CN109003896B - 掺杂多晶硅的制作方法及其应用 - Google Patents

掺杂多晶硅的制作方法及其应用 Download PDF

Info

Publication number
CN109003896B
CN109003896B CN201810863614.0A CN201810863614A CN109003896B CN 109003896 B CN109003896 B CN 109003896B CN 201810863614 A CN201810863614 A CN 201810863614A CN 109003896 B CN109003896 B CN 109003896B
Authority
CN
China
Prior art keywords
layer
intermediate layer
polycrystalline silicon
thin film
film transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810863614.0A
Other languages
English (en)
Other versions
CN109003896A (zh
Inventor
林忱
冯玉春
杨小宝
陈运金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Fuzhou BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Fuzhou BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Fuzhou BOE Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201810863614.0A priority Critical patent/CN109003896B/zh
Publication of CN109003896A publication Critical patent/CN109003896A/zh
Application granted granted Critical
Publication of CN109003896B publication Critical patent/CN109003896B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • H01L29/6675Amorphous silicon or polysilicon transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651Silicon transistors
    • H01L29/7866Non-monocrystalline silicon transistors
    • H01L29/78672Polycrystalline or microcrystalline silicon transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明提供了制作掺杂多晶硅的方法及其应用。所述制作掺杂多晶硅的方法包括:在多晶硅层的上表面上形成中间层;在中间层的上表面上形成图案化光刻胶;从图案化光刻胶的上方对多晶硅层进行离子注入;剥离中间层。由此,上述制作掺杂多晶硅的方法简单,易实施,易于工业化生产,且制作成本低,节省产能;且由于在上述工艺中,完成对多晶硅层的离子注入之后,直接剥离中间层,此时硬化的图案化光刻胶也就随之去除,所以整个制作掺杂多晶硅的方法中无需采用灰化工艺去除图案化光刻胶,进而避免了灰化对多晶硅的伤害,进而可以提升制作得到的掺杂多晶硅的电学性能,进而提高使用该掺杂多晶硅的器件的使用性能。

Description

掺杂多晶硅的制作方法及其应用
技术领域
本发明涉及显示技术领域,具体的,涉及掺杂多晶硅的制作方法及其应用,更具体的,涉及制作掺杂多晶硅的方法、薄膜晶体管及其的制作方法和显示器件。
背景技术
显示技术近年来飞速发展,薄膜晶体管(Thin Film Transistor)由早期的非晶硅(a-Si)薄膜晶体管发展到低温多晶硅(Low Temperature Poly-Silicon,简称LTPS)薄膜晶体管,相比于传统的非晶硅薄膜晶体管显示器,LTPS薄膜晶体管的电子迁移率可以达到200cm2/V-sec以上,可以有效减小薄膜晶体管器件的面积,提高开口率,并且在增进显示器亮度的同时还可以降低整体的功耗。除此之外,较高的电子迁移率可以将部分驱动电路集成在玻璃基板上,减少了驱动IC,大幅提升显示面板的可靠度,使面板的制造成本大幅降低。因此,LTPS薄膜晶体管逐渐成为显示领域的研究热点。
目前在LTPS薄膜晶体管的制作过程中,为了使源漏电极和低温多晶硅(LTPS)有源层之间形成良好的电连接以及抑制漏电流,需要在LTPS有源层制备完成后用离子注入(Doping)工艺进行离子掺杂,在有源层中形成重掺杂区域和轻掺杂区域,但是重掺杂后光刻胶会发生硬化(碳化),光刻胶的碳化现象可参照图1中的虚线框部分,需要进行灰化(Ashing)工艺去除表面硬化的光刻胶,再进行剥离(Strip)去除剩余的光刻胶。但对硬化的光刻胶进行灰化时,存在难以将光刻胶图形彻底灰化的问题,以及灰化气体灰化效率不高的问题,这都会造成硬化的光刻胶难以剥离而造成残留;此外,灰化时,采用的氧气等离子体会对表面无光刻胶保护的区域的低温多晶硅有源层衬底造成一定程度的影响:
(1)导致多晶硅衬底表面产生凹陷,该凹陷会对衬底上的器件、后续工艺步骤以及最终显示器件的性能造成影响;
(2)导致掺杂区域中离子的分布发生变化,进而使形成的多晶硅有源层的性能发生改变;
(3)氧化低温多晶硅层的重掺杂区,造成源漏电极与重掺杂区域之间的接触电阻增大,甚至造成电学性连接不良。
因此,目前的LTPS薄膜晶体管相关技术仍有待改进。
发明内容
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此,本发明的一个目的在于提出一种制作掺杂多晶硅的方法,该方法工艺简单、易操作、节省产能,或可以提高掺杂多晶硅的电学性能。
在本发明的一个方面,本发明提供了一种制作掺杂多晶硅的方法。根据本发明的实施例,所述方法包括:在多晶硅层的上表面上形成中间层;在所述中间层的上表面上形成图案化光刻胶;从所述图案化光刻胶的上方对所述多晶硅层进行离子注入;剥离所述中间层。由此,上述制作掺杂多晶硅的方法简单,易于实施和工业化生产,且制作成本低,节省产能;且由于在上述工艺中,完成对多晶硅层的离子注入之后,直接剥离中间层,此时硬化的图案化光刻胶也就随之去除,所以整个制作掺杂多晶硅的方法中无需采用灰化工艺去除图案化光刻胶,进而避免了灰化对多晶硅的伤害,制作得到的掺杂多晶硅的表面平整,没有凹陷,掺杂区中的离子分布不会发生变化,掺杂区的多晶硅不会被氧化,而且还可以解决光刻胶在多晶硅表面上有残留,不能完全去除的难题,进而可以提升该掺杂多晶硅的电学性能,从而提高使用该掺杂多晶硅的器件的使用性能。
根据本发明的实施例,所述中间层包括有机多孔层或无机多孔层。
根据本发明的实施例,形成所述中间层的材料选自聚烯烃树脂、聚酯、聚四氟乙烯、聚氨基甲酸酯和聚乳酸酯中的至少一种。
根据本发明的实施例,所述中间层厚度为100埃米~1000埃米。
根据本发明的实施例,形成所述图案化光刻胶包括:在所述中间层的上表面上形成光刻胶层;依次对所述光刻胶层进行曝光和显影。
根据本发明的实施例,所述离子注入的离子束能量为5~50KeV,所述离子注入的离子束剂量为1011~1017/cm2
根据本发明的实施例,剥离所述中间层是通过使得剥离液与所述中间层接触进行的。
在本发明的另一方面,本发明提供了一种制作薄膜晶体管的方法。根据本发明的实施例,所述薄膜晶体管的有源层是前面所述的方法制备的。由此,制作方法薄膜晶体管的方法简单,易实施,易于工业化生产,且制作成本低,节省产能;且通过上述方法制作薄膜晶体管的有源层,避免了灰化对多晶硅有源层的伤害,制备得到的有源层的表面平整,没有凹陷,掺杂区中的离子分布不会发生变化,进而可以提升该有源层和薄膜晶体管的电学性能;有源层的掺杂区不会被氧化,降低源漏电极与掺杂区之间接触电阻,进一步提高薄膜晶体管的电学特性;而且上述方法还可以解决光刻胶在多晶硅有源层表面上有残留,不能完全去除的难题,更进一步的提升薄膜晶体管的电学特性。
在本发明的又一方面,本发明提供了一种薄膜晶体管。根据本发明的实施例,所述薄膜晶体管是利用前面所述的制作薄膜晶体管的方法制备的。由此,该薄膜晶体管电学特性较佳,有利于提高使用该薄膜晶体管的显示器件的显示效果。本领域技术人员可以理解,该薄膜晶体管具有前面所述制作薄膜晶体管的方法的所有特征和优点,在此不再一一赘述。
在本发明的又一方面,本发明提供了一种显示器件。根据本发明的实施例,该显示器件包括前面所述的薄膜晶体管。由此,该显示器件的显示效果较佳,使用寿命较长,市场竞争力较强。本领域技术人员可以理解,该显示器件具有前面所述薄膜晶体管的所有特征和优点,在此不再一一赘述。
附图说明
图1是现有技术中碳化光刻胶的扫描电镜图(SEM)。
图2是本发明一个实施例中制作掺杂多晶硅的方法流程图。
图3、图4、图5、图6、图7和图8是本发明另一个实施例中制作掺杂多晶硅的方法流程示意图。
附图标记:
10-多晶硅层;11-掺杂区;12-非掺杂区;20-中间层;30-图案化光刻胶;31-光刻胶
具体实施方式
下面详细描述本发明的实施例。下面描述的实施例是示例性的,仅用于解释本发明,而不能理解为对本发明的限制。实施例中未注明具体技术或条件的,按照本领域内的文献所描述的技术或条件或者按照产品说明书进行。所用试剂或仪器未注明生产厂商者,均为可以通过市购获得的常规产品。
在本发明的一个方面,本发明提供了一种制作掺杂多晶硅的方法。根据本发明的实施例,参照图2,所述制作掺杂多晶硅的方法包括:
S100:在多晶硅层10的上表面上形成中间层20,结构示意图参照图3。
在上述步骤中,根据本发明的实施例,多晶硅层的制作方法没有限制要求,本领域技术人员可以根据实际需求灵活选择。在本发明的实施例中,多晶硅层可以通过利用准分子激光退火技术(ELA)或微阵列透镜激光退火技术(MLA)对非晶硅进行激光照射,进而形成多晶硅层。由此,工艺成熟,易于实施和工业化生产。根据发明的实施例,多晶硅层的厚度也没有限制要求,本领域技术人员可以根据实际情况灵活选择,在此不作限制要求。
根据本发明的实施例,可以通过沉积的方法形成中间层,比如采用磁控溅射或真空蒸镀等物理气相沉积的方法,或者等离子体增强化学的气相沉积等化学气相沉积的方法。由此,工艺成熟,易于工业化生产。
根据本发明的实施例,由于离子注入时中间层的设置会影响离子束的能量,减缓离子束的速率,所以为了便于后续步骤中离子注入到多晶硅层中,以及中间层的剥离,中间层包括有机多孔层或无机多孔层,即中间层可为有机多孔膜或无机多孔膜。由此,上述材料稀疏,不致密,离子可以较为顺利的注入到多晶硅层中,得到所需掺杂浓度的掺杂多晶硅。在本发明的实施例,形成中间层的材料选自聚烯烃树脂、聚酯(PE)、聚四氟乙烯(PTFE)、聚氨基甲酸酯(PU)和聚乳酸酯等中的至少一种。由此,材料稀疏,不致密,离子可以较为顺利的注入到多晶硅层中,得到所需掺杂浓度的掺杂多晶硅,而且离子注入结束后,也便于去除中间层,去除过程中不会对多晶硅层产生不良影响。
根据本发明的实施例,由于离子注入时中间层的设置会影响离子束的能量,减缓离子束的速率,所以为了便于后续步骤中将离子注入到多晶硅层中,中间层厚度为
Figure BDA0001750339720000041
Figure BDA0001750339720000042
比如100埃米、200埃米、300埃米、400埃米、500埃米、600埃米、700埃米、800埃米、900埃米或1000埃米。由此,离子可以顺利的注入到多晶硅层中,得到所需掺杂浓度的掺杂多晶硅;相对于上述厚度范围,若中间层的厚度低于
Figure BDA0001750339720000043
在中间层的成膜过程中其均一性可能会受到影响,即无法做到所有区域的中间层的膜厚一致,导致中间层的膜厚在一定的范围内波动,进而有可能造成部分区域中间层膜层厚度过低甚至未形成膜,造成图案化光刻胶直接形成在多晶硅层的表面上;若中间层的厚度高于
Figure BDA0001750339720000044
则可能会有部分离子无法注入到多晶硅层中,进而得到的掺杂多晶硅的掺杂浓度相对较低,为了得到所需掺杂浓度的掺杂多晶硅,就需提高离子束的注入能量,如此便会相对提高掺杂多晶硅的制作成本和制作中间层的成本。
S200:在中间层20的上表面上形成图案化光刻胶30,结构示意图参照图4。
根据本发明的实施例,为了便于工艺的实施,形成图案化光刻胶30包括:
S210:在中间层20的上表面上形成光刻胶层31,结构示意图参照图5。
在该步骤中,形成光刻胶的具体种类没有限制要求,可以为正性光刻胶,也可以为负性光刻胶,本领域技术人员根据实际需求灵活选择即可。形成光刻胶31的方法也没有限制要求,在本发明中,形成光刻胶的方法包括但不限涂覆。
S220:依次对光刻胶层31进行曝光和显影,进而得到图案化光刻胶30,结构示意图为图4。
在该步骤中,本领域技术人员可以根据光刻胶的具体种类进行灵活选择曝光区域和曝光时间,以及显影液的具体种类和显影时间,在此不作限制要求。
S300:从图案化光刻胶30的上方对多晶硅层20进行离子注入,结构示意图参照图6,完成离子注入后,多晶硅层10分为掺杂区11和非掺杂区12,结构示意图参照图7。
根据本发明的实施例,离子注入的离子种类没有限制要求,本领域技术人员可以根据掺杂多晶硅的应用的实际情况灵活选择。在本发明的实施例,离子注入的离子可以为硼离子(B)、磷离子(P)、砷离子(As)等。由此,可以满足掺杂多晶硅不同的应用需求。
根据本发明的实施例,为了使得离子穿过中间层,顺利注入到多晶硅层中,掺杂多晶硅的离子注入的离子束能量为5~50KeV,比如5KeV、10KeV、15KeV、20KeV、25KeV、30KeV、35KeV、40KeV、45KeV或50KeV,离子注入的离子束剂量为1011~1017/cm2,比如1011/cm2、1012/cm2、1013/cm2、1014/cm2、1015/cm2、1016/cm2或1017/cm2。由此,本领域技术人员可以根据前面所述中间层的具体材料和具体厚度等实际情况,在上述范围内灵活调整离子注入的离子束注入能量和剂量,使得离子顺利注入到多晶硅层中,得到所述掺杂浓度的掺杂多晶硅。
S400:剥离中间层,中间层20剥离后,硬化的光刻胶30也就随之去除,结构示意图参照图8。
根据本发明的实施例,为了顺利的将中间层20完全从多晶硅层10的表面上剥离,可以采用剥离液除去中间层20,即剥离中间层20是通过使得剥离液与中间层20接触进行的,也就是说,采用一种可以与中间层发生化学反应的剥离液,且该剥离液不会与多晶硅层10发生任何反应,也不会对多晶硅层中掺杂的离子产生任何不良影响。所以说,剥离液的具体种类与中间层的具体材料相关,本领域技术人员根据中间层的具体种类进行灵活选择剥离液即可。
根据本发明的实施例,本申请中制作掺杂多晶硅的方法简单,易实施,易于工业化生产,且制作成本低,节省产能;且由于在上述工艺中,完成多晶硅层的离子注入之后,直接剥离中间层,此时硬化的图案化光刻胶也就随之去除,所以整个制作掺杂多晶硅的方法中无需采用灰化工艺去除图案化光刻胶,进而避免了灰化对多晶硅的伤害,制作得到的掺杂多晶硅的表面平整,没有凹陷,掺杂区中的离子分布不会发生变化,掺杂区的多晶硅不会被氧化,而且还可以解决光刻胶在多晶硅表面上有残留,不能完全去除的难题,进而可以提升该掺杂多晶硅的电学性能,从而提高使用该掺杂多晶硅的器件的使用性能。
在本发明的另一方面,本发明提供了一种制作薄膜晶体管的方法。根据本发明的实施例,所述薄膜晶体管的有源层是前面所述的方法制备的。由此,制作方法薄膜晶体管的方法简单,易实施,易于工业化生产,且制作成本低,节省产能;且通过上述方法制作薄膜晶体管的有源层,避免了灰化对多晶硅有源层的伤害,制备得到的有源层的表面平整,没有凹陷,掺杂区中的离子分布不会发生变化,进而可以提升该有源层和薄膜晶体管的电学性能;有源层的掺杂区不会被氧化,降低源漏电极与掺杂区之间接触电阻,进一步提高薄膜晶体管的电学特性;而且上述方法还可以解决光刻胶在多晶硅有源层表面上有残留,不能完全去除的难题,更进一步的提升薄膜晶体管的电学特性。
本领域技术人员可以理解,上述制作薄膜晶体管的方法中,除了包括制作有源层的步骤,还包括薄膜晶体管中常规结构的制作步骤,比如栅极、源漏电极或金属引线的制作步骤。
在本发明的又一方面,本发明提供了一种薄膜晶体管。根据本发明的实施例,所述薄膜晶体管是利用前面所述的制作薄膜晶体管的方法制备的。由此,该薄膜晶体管电学特性较佳,有利于提高使用该薄膜晶体管的显示器件的显示效果。本领域技术人员可以理解,该薄膜晶体管具有前面所述制作薄膜晶体管的方法的所有特征和优点,在此不再一一赘述。
根据本发明的实施例,上述薄膜晶体管的具体结构没有限制要求,本领域技术人员可以根据实际需求灵活选择。在本发明的实施例,上述薄膜晶体管可以顶栅结构的薄膜晶体管、底栅结构的薄膜晶体管、刻蚀阻挡层薄膜晶体管或背沟道刻蚀型薄膜晶体管。其中,薄膜晶体管中有源层、栅极、源漏极以及绝缘层等各个结构之间的设置位置关系与常规薄膜晶体管的各个结构的设置要求一致,在此不作限制要求。
在本发明的又一方面,本发明提供了一种显示器件。根据本发明的实施例,该显示器件包括前面所述的薄膜晶体管。由此,该显示器件的显示效果较佳,使用寿命较长,市场竞争力较强。本领域技术人员可以理解,该显示器件具有前面所述薄膜晶体管的所有特征和优点,在此不再一一赘述。
根据本发明的实施例,该显示器件的具体种类没有特别限制,可以为本领域任何具有显示功能的装置、设备,例如包括但不限于手机、平板电脑、计算机显示器、游戏机、电视机、显示屏幕、可穿戴设备及其他具有显示功能的生活电器或家用电器等。
当然,本领域技术人员可以理解,除了前面所述的薄膜晶体管,本发明所述的显示器件还可以包括常规显示器件所具有的必要的结构和部件,以手机为例进行说明,除了具有本发明的薄膜晶体管之外,其还可以具有彩膜基板、盖板、触控屏、外壳、CPU、照相模组、指纹识别模组、声音处理系统等等常规手机所具有的结构和部件。
在本说明书的描述中,参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中,对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且,描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外,在不相互矛盾的情况下,本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例,可以理解的是,上述实施例是示例性的,不能理解为对本发明的限制,本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (7)

1.一种制作掺杂多晶硅的方法,其特征在于,包括:
在多晶硅层的上表面上形成中间层,形成所述中间层的材料选自聚烯烃树脂、聚酯、聚四氟乙烯、聚氨基甲酸酯和聚乳酸酯中的至少一种,所述中间层的厚度为300埃米~1000埃米;
在所述中间层的上表面上形成图案化光刻胶;
从所述图案化光刻胶的上方对所述多晶硅层进行离子注入,所述离子注入的离子束能量为5~50KeV,所述离子注入的离子束剂量为1011~1017/cm2
剥离所述中间层,且所述图案化光刻胶与所述中间层一起被去除。
2.根据权利要求1所述的方法,其特征在于,所述中间层包括有机多孔层或无机多孔层。
3.根据权利要求1所述的方法,其特征在于,形成所述图案化光刻胶包括:
在所述中间层的上表面上形成光刻胶层;
依次对所述光刻胶层进行曝光和显影。
4.根据权利要求1所述的方法,其特征在于,剥离所述中间层是通过使得剥离液与所述中间层接触进行的。
5.一种制作薄膜晶体管的方法,其特征在于,所述薄膜晶体管的有源层是利用权利要求1-4中任一项所述的方法制备的。
6.一种薄膜晶体管,其特征在于,是利用权利要求5所述的方法制备的。
7.一种显示器件,其特征在于,包括权利要求6所述的薄膜晶体管。
CN201810863614.0A 2018-08-01 2018-08-01 掺杂多晶硅的制作方法及其应用 Active CN109003896B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810863614.0A CN109003896B (zh) 2018-08-01 2018-08-01 掺杂多晶硅的制作方法及其应用

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810863614.0A CN109003896B (zh) 2018-08-01 2018-08-01 掺杂多晶硅的制作方法及其应用

Publications (2)

Publication Number Publication Date
CN109003896A CN109003896A (zh) 2018-12-14
CN109003896B true CN109003896B (zh) 2021-03-26

Family

ID=64594714

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810863614.0A Active CN109003896B (zh) 2018-08-01 2018-08-01 掺杂多晶硅的制作方法及其应用

Country Status (1)

Country Link
CN (1) CN109003896B (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101673674B (zh) * 2008-09-10 2012-02-29 中芯国际集成电路制造(北京)有限公司 一种多晶硅预掺杂方法
CN104701175A (zh) * 2013-12-10 2015-06-10 昆山国显光电有限公司 一种薄膜晶体管的制造方法
CN104465702B (zh) * 2014-11-03 2019-12-10 深圳市华星光电技术有限公司 Amoled背板的制作方法
CN105489552B (zh) * 2016-01-28 2018-08-14 武汉华星光电技术有限公司 Ltps阵列基板的制作方法
CN106847703B (zh) * 2017-04-11 2020-04-10 京东方科技集团股份有限公司 低温多晶硅薄膜晶体管的制造方法和显示装置

Also Published As

Publication number Publication date
CN109003896A (zh) 2018-12-14

Similar Documents

Publication Publication Date Title
CN108538860B (zh) 顶栅型非晶硅tft基板的制作方法
US9437627B2 (en) Thin film transistor and manufacturing method thereof
CN106847703B (zh) 低温多晶硅薄膜晶体管的制造方法和显示装置
TWI533408B (zh) 薄膜電晶體和主動矩陣有機發光二極體組件及製造方法
CN108493236B (zh) 薄膜晶体管及其制造方法、柔性显示屏及显示装置
CN105206568A (zh) 一种低温多晶硅tft阵列基板的制备方法及其阵列基板
CN106098699A (zh) 一种阵列基板、其制作方法、显示面板及其制作方法
CN108565247B (zh) Ltps tft基板的制作方法及ltps tft基板
CN111933696B (zh) 半导体器件的制备方法
CN105470312A (zh) 低温多晶硅薄膜晶体管及其制造方法
CN107275340A (zh) 薄膜晶体管制备方法、阵列基板、其制备方法及显示装置
CN104241139B (zh) 制作薄膜晶体管的方法及薄膜晶体管
TW544941B (en) Manufacturing process and structure of thin film transistor
US20120018718A1 (en) Self-aligned top-gate thin film transistors and method for fabricating same
CN108511464B (zh) Cmos型ltps tft基板的制作方法
CN109003896B (zh) 掺杂多晶硅的制作方法及其应用
CN110504164B (zh) 薄膜晶体管及其制造方法和显示装置
WO2017136984A1 (zh) N型薄膜晶体管的制作方法
CN110718466A (zh) 显示面板及其制备方法
US9960255B2 (en) Method for manufacturing thin film transistor
CN108831895B (zh) 显示面板及其制造方法
US20210217894A1 (en) Cmos thin film transistor, manufacturing method thereof and array substrate
CN110047800B (zh) 阵列基板及其制备方法
US10916641B2 (en) Thin film transistor, method of manufacturing thin film transistor, and manufacturing system
CN109638034B (zh) 显示面板的制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant