CN103915323B - 晶体管的制作方法 - Google Patents
晶体管的制作方法 Download PDFInfo
- Publication number
- CN103915323B CN103915323B CN201310006415.5A CN201310006415A CN103915323B CN 103915323 B CN103915323 B CN 103915323B CN 201310006415 A CN201310006415 A CN 201310006415A CN 103915323 B CN103915323 B CN 103915323B
- Authority
- CN
- China
- Prior art keywords
- layer
- oxide
- gate
- coating
- dummy gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 28
- 239000010410 layer Substances 0.000 claims abstract description 230
- 239000000463 material Substances 0.000 claims abstract description 122
- 239000011248 coating agent Substances 0.000 claims abstract description 50
- 238000000576 coating method Methods 0.000 claims abstract description 50
- 239000011241 protective layer Substances 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 238000000034 method Methods 0.000 claims abstract description 27
- 239000011229 interlayer Substances 0.000 claims abstract description 16
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical group [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 12
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 12
- 239000001301 oxygen Substances 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims description 51
- 239000003989 dielectric material Substances 0.000 claims description 34
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 229920005591 polysilicon Polymers 0.000 claims description 16
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 12
- 238000006243 chemical reaction Methods 0.000 claims description 10
- 238000005240 physical vapour deposition Methods 0.000 claims description 10
- 239000000377 silicon dioxide Substances 0.000 claims description 10
- 229910052681 coesite Inorganic materials 0.000 claims description 7
- 229910052906 cristobalite Inorganic materials 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 7
- 229910052682 stishovite Inorganic materials 0.000 claims description 7
- 229910052905 tridymite Inorganic materials 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 claims description 6
- 238000010276 construction Methods 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 6
- 239000012895 dilution Substances 0.000 claims description 6
- 238000010790 dilution Methods 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 239000007792 gaseous phase Substances 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 239000002356 single layer Substances 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 5
- 229910004129 HfSiO Inorganic materials 0.000 claims description 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 3
- 238000006701 autoxidation reaction Methods 0.000 claims description 3
- 229910052593 corundum Inorganic materials 0.000 claims description 3
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 claims description 3
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum oxide Inorganic materials [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 claims description 3
- KTUFCUMIWABKDW-UHFFFAOYSA-N oxo(oxolanthaniooxy)lanthanum Chemical compound O=[La]O[La]=O KTUFCUMIWABKDW-UHFFFAOYSA-N 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 229910001845 yogo sapphire Inorganic materials 0.000 claims description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims 1
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 238000001312 dry etching Methods 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 9
- 230000000694 effects Effects 0.000 description 6
- 230000001788 irregular Effects 0.000 description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000000243 solution Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical group [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 3
- -1 Hafnium nitride Chemical class 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910010037 TiAlN Inorganic materials 0.000 description 1
- VQYPKWOGIPDGPN-UHFFFAOYSA-N [C].[Ta] Chemical compound [C].[Ta] VQYPKWOGIPDGPN-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- CFJRGWXELQQLSA-UHFFFAOYSA-N azanylidyneniobium Chemical compound [Nb]#N CFJRGWXELQQLSA-UHFFFAOYSA-N 0.000 description 1
- SKKMWRVAJNPLFY-UHFFFAOYSA-N azanylidynevanadium Chemical compound [V]#N SKKMWRVAJNPLFY-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 239000011777 magnesium Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002927 oxygen compounds Chemical class 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- ZVWKZXLXHLZXLS-UHFFFAOYSA-N zirconium nitride Chemical compound [Zr]#N ZVWKZXLXHLZXLS-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
一种晶体管的制作方法，包括：提供衬底；在所述衬底上形成伪栅极结构，所述伪栅极结构包括栅介质层、位于所述栅介质层上的保护层、位于所述保护层上的氧化物层和位于所述氧化物层上的伪栅极；所述栅介质层的材料为含氧材料，所述氧扩散至保护层上表面形成氧化层；形成伪栅极结构后，形成晶体管的源极和漏极；形成源极和漏极后，在所述衬底上形成层间介质层，所述层间介质层暴露出所述伪栅极结构的上表面；去除所述伪栅极，在所述层间介质层中形成伪栅沟槽；形成伪栅沟槽后，去除所述氧化物层及所述氧化层；去除所述氧化物层、氧化层后，在所述伪栅沟槽中形成栅电极。该方法可以使晶体管得到均匀的阈值电压，从而提高其性能。
Description
技术领域
本发明属于半导体制造领域，特别是涉及一种晶体管的制作方法。
背景技术
随着互补金属氧化物半导体(CMOS)尺寸的不断减小，传统的SiO2作为栅介质已经不能满足集成电路高速发展的需要。当SiO2栅介质在10nm厚度以下时将出现隧道电流、真空缺陷、可靠性变差和性能失效等问题，漏电流及功耗急剧上升，如果不能很好解决，功耗反而会随之增大。而且，由于短沟道效应的出现，会降低CMOS晶体管的阈值电压，出现阈值电压不稳定。为了解决这些问题，采用新型的高k金属栅极晶体管已经得到了广泛的研究和应用。相比传统工艺，高k金属栅极晶体管可使漏电流减少10倍之多，功耗也能得到很好的控制。而且，如果在相同功耗下，理论上性能可提升20％左右。
现有技术中高k金属栅极晶体管的制作方法包括：
如图1所示，提供半导体衬底1，在半导体衬底1上形成介质材料层2a、位于介质材料层2a上的高k栅介质材料层3a。在沉积完高k栅介质材料层3a之后，需将形成有介质材料层2a及高k栅介质材料层3a的半导体衬底1运送至另一个反应腔室中，以在高k栅介质材料层3a上形成多晶硅材料层5a。为避免在运送形成有高k栅介质材料层3a的半导体衬底1及排队等待形成多晶硅材料层5a的过程中，高k栅介质材料层3a会暴露在大气环境中被氧化以致影响其质量，在沉积完高k栅介质材料层3a之后，需在同一个反应腔室中继续在高k栅介质材料层3a上形成保护材料层4a，保护材料层4a的材料可为TiN，TiN的形成方法可为原子层沉积。
将形成有保护材料层4a的半导体衬底1运送至另一个反应腔室中，在保护材料层4a上形成多晶硅材料层5a，多晶硅层5a用于形成伪栅极（dummygate）。
如图1和2所示，图形化所述介质材料层2a、高k栅介质材料层3a、保护材料层4a和多晶硅材料层5a，形成伪栅极结构，伪栅极结构包括：介质层2、高k栅介质层3、保护层4和多晶硅层5。然后根据欲形成的MOS晶体管的类型，进行离子注入，形成MOS晶体管的源极S和漏极D。
如图2和图3所示，在半导体衬底1及多晶硅层5上形成层间介质层6，然后，对层间介质层6进行平坦化处理，直至露出多晶硅层5的表面。然后，去除多晶硅层5，形成伪栅沟槽7。
如图3和图4所示，向伪栅沟槽7中填入金属，以形成金属栅极8。
由上述制作方法形成的高k金属栅极晶体管，阈值电压分布不均匀。
发明内容
本发明要解决的技术问题是现有技术中形成的高k金属栅极晶体管阈值电压不均匀。
为解决上述问题，本发明提供了一种晶体管的制作方法，包括：
提供衬底；在所述衬底上形成伪栅极结构，所述伪栅极结构包括栅介质层、位于所述栅介质层上的保护层、位于所述保护层上的氧化物层和位于所述氧化物层上的伪栅极；所述栅介质层的材料为含氧材料，所述氧扩散至保护层上表面形成氧化层；然后，形成晶体管的源极和漏极；接着，在所述衬底上形成层间介质层，所述层间介质层暴露出所述伪栅极结构的上表面；去除所述伪栅极，在所述层间介质层中形成伪栅沟槽；形成伪栅沟槽后，去除所述氧化物层及所述氧化层；去除所述氧化物层、氧化层后，在所述伪栅沟槽中形成栅电极。
可选地，所述伪栅极结构的形成方法包括：在所述衬底上由下至上依次形成栅介质材料层、保护材料层、氧化物材料层和伪栅材料层；图形化所述栅介质材料层、保护材料层、氧化物材料层和伪栅材料层，对应分别形成栅介质层、保护层、氧化物层和伪栅极。
可选地，所述图形化所述栅介质材料层、保护材料层、氧化物材料层和伪栅材料层的方法包括：
在所述伪栅材料层上形成图形化的掩模层，定义伪栅极结构的位置；
以所述图形化的掩模层为掩模，对所述伪栅极材料层进行第一刻蚀，形成伪栅极；
对所述伪栅极侧壁进行氧化，在伪栅极侧壁形成侧壁氧化层；
在伪栅极侧壁形成侧壁氧化层后，以所述图形化的掩模层及侧壁氧化层为掩模，进行第二刻蚀，刻蚀至所述衬底上表面，形成栅介质层和保护层，所述栅介质材料层对应形成栅介质层，所述保护材料层对应形成保护层；
所述第一刻蚀完全刻蚀所述氧化物材料层，形成氧化物层；或者，所述第一刻蚀刻蚀部分厚度的所述氧化物材料层，所述第二刻蚀刻蚀剩余的氧化物材料层，形成氧化物层。
可选地，所述伪栅极侧墙氧化的方法为在反应腔内，使所述伪栅极侧壁进行自氧化；或者，在刻蚀反应腔内用氧等离子体轰击所述伪栅极侧壁，对所述伪栅极侧壁进行氧化。
可选地，所述第一刻蚀、形成所述侧壁氧化层和所述第二刻蚀在同一反应腔内进行。
可选地，所述伪栅极结构还包括介质层，所述介质层位于所述衬底和所述栅介质层之间。
可选地，所述介质层的材料为SiO2或者SiON。
可选地，所述栅介质层的材料为高k栅介质材料。
可选地，所述高k栅介质材料为HfO2、HfSiO、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO或HfSiON。
可选地，所述保护层的材料为TaN或TiN。
可选地，所述氧化物层的材料为SiO2。
可选地，所述氧化物层的厚度小于
可选地，所述氧化物材料层的形成方法为化学气相沉积或物理气相沉积。
可选地，所述伪栅极的材料为多晶硅。
可选地，在所述伪栅极结构形成后，形成所述晶体管的源极和漏极之前，在所述伪栅极结构周围形成侧墙，所述侧墙为单层结构或叠层结构，当侧墙为单层结构时，侧墙的材料为氮化硅，当侧墙为叠层结构时，侧墙的最里层为氮化硅。
可选地，利用稀释的氢氟酸去除所述氧化物层和氧化层。
可选地，稀释的氢氟酸需要满足其对所述氧化物层、氧化层的刻蚀速率小于
与现有技术相比，本发明具有以下优点：
本技术方案形成晶体管的方法，在伪栅极结构的保护层和伪栅极之间增加了氧化物层。在去除伪栅极的刻蚀中，该刻蚀对氧化物层的刻蚀速率很低，氧化物层可以作为刻蚀停止层，避免由于过刻蚀而对保护层造成不规则损伤。而且使保护层上表面直接与氧化物层接触，可以减小形成氧化物层后在保护层上表面形成的氧化层的厚度，并使该氧化层的厚度均匀。在去除氧化物层和氧化层时，常采用湿法刻蚀，湿法刻蚀对氧化物层的选择性很高，对保护层的选择性很低，因此即使刻蚀时间过长，也不会对保护层造成损伤。综上，在伪栅极结构的保护层和伪栅极之间形成氧化物层，可以使保护层厚度均匀，使晶体管具有均匀的阈值电压，从而提高了其性能。
而且在去除伪栅极的刻蚀中，该刻蚀对氧化物层的刻蚀速率很低，有利于去除伪栅极刻蚀工艺的操作和刻蚀形貌的控制。
在具体实施例中，在伪栅极侧壁形成侧壁氧化层。形成厚度为t的侧壁氧化层，只会消耗厚度为0.45t的伪栅极材料，而在原伪栅极的几何尺寸外会形成厚度为0.55t的侧壁氧化层。该厚度为0.55t的侧壁氧化层在第二刻蚀过程中可以作为掩模，使栅介质层的宽度较无侧壁氧化层时要大，制成晶体管后沟道长度相对增加，能减弱短沟道效应，还有利于提高阈值电压的均匀性。而且在干法刻蚀去除伪栅极时，该干法刻蚀对侧壁氧化层的刻蚀速率很慢，因此可以有效控制该刻蚀工艺，起到保护其他材料层的作用。
附图说明
图1至图4是现有技术中高k金属栅极晶体管的制作方法的中间结构剖面示意图；
图5是本发明具体实施例的晶体管的制作流程示意图；
图6至图14是本发明具体实施例的晶体管制作方法的剖面结构示意图。
具体实施方式
背景技术中所提到的金属栅极晶体管的制作方法容易导致保护层的不规则损伤，并在保护层表面形成的深度不均匀的氧化层，造成晶体管阈值电压的不均匀性。
为解决上述技术问题，发明人对上述金属栅极晶体管的制作方法作了大量分析，通过深入分析，发明人发现：
结合参照图2和图3，在去除多晶硅层5时，常采用干法刻蚀，由于干法刻蚀对多晶硅层5的刻蚀速率大，而且对保护层4也有刻蚀作用，导致在去除多晶硅层5以形成伪栅沟槽7的过程中，容易过刻蚀而对保护层4造成不规则损伤，该不规则损伤本身会致使阈值电压不均匀。另外，栅介质层的材料通常选用含氧的材料，该栅介质层中的氧会扩散至保护层4与多晶硅层5的交界面，与保护层发生反应生成厚度较大，且厚度不均匀的氧化层；由于，保护层4在去除多晶硅层5的过程中，受到干法刻蚀的过刻蚀，其表面有不规则损伤，而该氧化层形成在保护层4的表面，所以该氧化层的表面也是不规则的，该保护层4表面的不规则损伤加剧了氧化层厚度的不均匀。保护层4的不规则损伤和氧化层深度的不均匀会使晶体管的阈值电压不均匀，难以得到具有均匀目标阈值电压的高k金属栅极晶体管。
为了解决上述保护层的不规则损伤和氧化层深度的不均匀导致的晶体管阈值电压不均匀的问题，发明人提出一种解决办法：基于现有技术，在伪栅极结构的保护层和伪栅极之间增加氧化物层，该氧化物层可以很好的解决上述问题导致的阈值电压不均匀的问题。进一步改进中，在伪栅极侧壁形成侧壁氧化层，可以有效增加沟道长度，能减弱短沟道效应，还有利于提高阈值电压的均匀性，而且在干法刻蚀去除伪栅极时，该干法刻蚀对侧壁氧化层的刻蚀速率很慢，因此可以有效控制该刻蚀工艺，起到保护其他材料层的作用。
为使本发明的上述目的、特点和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其他方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。
图5为本发明具体实施例的晶体管的制作流程示意图，图6至图14是本发明具体实施例的制作晶体管的剖面结构示意图，下面将图6至图14与图5结合起来对本发明的技术方案进行详细说明。
首先参考图9，执行图5中的步骤S1，提供衬底101，并在衬底上形成伪栅极结构，所述伪栅极结构包括介质层102、栅介质层103、保护层104、氧化物层105和伪栅极106。
本发明中伪栅结构可以不包含介质层102。
本发明具体实施例中，形成伪栅极结构的方法包括：
参见图6，在衬底101上由下至上依次形成介质层102a，栅介质材料层103a、保护材料层104a、氧化物材料层105a和伪栅材料层106a。
然后，图形化所述介质层102a、栅介质材料层103a、保护材料层104a、氧化物材料层105a和伪栅材料层106a，形成介质层102、栅介质层103、保护层104、氧化物层105和伪栅极106。具体的图形化的方法可以包括以下步骤：
首先，参考图7，在所述伪栅材料层106a的上表面形成图形化的掩模层（未显示出）用于保护被处理的覆层的特定区域不被蚀刻或者掺杂，并在图形化的掩模层的保护下，进行第一刻蚀，形成伪栅极106。在具体实施例中图形化的掩膜层可以采用经曝光显影后的光刻胶。在具体实施例中，还可以在所述伪栅材料层106a与图形化的掩膜层之间形成底部抗反射层，用以消除或缓解曝光反射问题，实现精细图形的精确转移。
参考图8，在第一刻蚀之后，可以对伪栅极106侧壁进行氧化，形成侧壁氧化层107。形成侧壁氧化层107的方法可以对伪栅极106侧壁进行自氧化；或者，在刻蚀反应腔内用氧等离子体轰击所述伪栅极106侧壁，对所述伪栅极106侧壁进行氧化。
最后，参考图9，在伪栅极侧壁形成侧壁氧化层后，以所述图形化的掩模层及侧壁氧化层为掩模，进行第二刻蚀，刻蚀至所述衬底101上表面，介质材料层102a刻蚀后形成介质层102，栅介质材料层103a刻蚀后形成栅介质层103和保护材料层104a刻蚀后形成保护层104。
所述第一刻蚀完全刻蚀所述氧化物材料层105a，形成氧化物层105；或者，所述第一刻蚀刻蚀部分厚度的所述氧化物材料层105a，所述第二刻蚀刻蚀剩余的氧化物材料层105a，形成氧化物层105。在图7所示的具体实施例中，第一刻蚀刻蚀部分厚度的氧化物材料层，第二刻蚀刻蚀剩余的氧化物材料层105a。
第一刻蚀可采用干法刻蚀，干法刻蚀对伪栅材料层106a的刻蚀速率很大，而对氧化物材料层105a的刻蚀速率很低，氧化物材料层105a在该步骤作为刻蚀停止层。
形成厚度为t的侧壁氧化层107，只会消耗厚度为0.45t的伪栅极106材料，而在原伪栅极的几何尺寸外会形成厚度为0.55t的侧壁氧化层。该厚度为0.55t的侧壁氧化层在后续刻蚀过程中可以作为掩模，使栅介质层103的宽度较无侧壁氧化层107时要大，制成晶体管后沟道长度相对增加，能减弱短沟道效应，还有利于提高阈值电压的均匀性。
在具体实施例中，上述步骤第一刻蚀、形成侧壁氧化层107和第二刻蚀可以在同一反应腔内进行。这样可以提高工艺效率，避免转换反应腔而造成时间浪费。
在该具体实施例中，为了形成侧壁氧化层107所以分两步进行刻蚀形成伪栅极结构，但不限于这种方法，当无需进行伪栅极106侧壁氧化以形成侧壁氧化层107时，可直接刻蚀至衬底101上表面，而不必分两步进行刻蚀。
在具体实施例中，可以不含介质材料层102a，相应的，图形化之后不含介质层102。由于介质材料层102a与衬底101和栅介质材料层103a的粘附性能均较好，可以作为过渡层以改善衬底101和栅介质材料层103a的粘附性不好的问题。
衬底101可为硅衬底、硅锗衬底、绝缘体上硅（silicon on insulator，简称SOI）衬底等常规的半导体衬底。
介质材料层102a的材料为氧化硅或者氮氧化硅，在其他实施例中，介质材料层102a的材料可以为本领域技术人员公知的其他材料。
栅介质材料层103a的材料为高介电常数的HfSiON，栅介质材料层103a还可以为本领域技术人员公知的其他材料，如HfO2、HfSiO、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO等材料。
其中保护材料层104a的材料可以为氮化钽（TaN）或氮化钛（TiN）。
其中氧化物材料层105a的形成方法为化学气相沉积或物理气相沉积，其厚度小于可以选择其材料为二氧化硅。氧化物材料层105a的形成，使保护材料层104a上表面直接与氧化物材料层105a接触，氧化物材料层105a的存在可以减小形成氧化物材料层105a后在保护材料层104a上表面形成的氧化层的厚度，并使该氧化层的厚度均匀，避免保护层表面形成的深度不均匀的氧化层而造成的阈值电压的不均匀性。
所述伪栅材料层106a的材料为多晶硅，在其他实施例中，所述伪栅材料层106a的材料也可以为本领域技术人员公知的其他材料，其用作形成伪栅极。
在具体实施例中，参考图10，伪栅极结构形成后，还可以在伪栅极结构的周围形成侧墙108。所述侧墙108为单层结构或叠层结构，当侧墙108为单层结构时，侧墙108的材料为氮化硅，当侧墙108为叠层结构时，侧墙108的最里层为氮化硅。侧墙108最里层的材料应不同于氧化硅，防止在后续湿法去除伪栅沟槽内的氧化物层和氧化层时，对侧墙造成损伤。
接着继续参考图10，执行图5中的步骤S2，形成晶体管的源极S和漏极D。
在具体实施例中，可根据欲形成的MOS晶体管的类型，进行不同类型的离子注入，形成各掺杂区域，形成MOS晶体管的源极S和漏极D。
接着参考图11，执行图5中的步骤S3，在衬底101上形成层间介质层109，层间介质层109暴露出伪栅极结构的上表面。
其中层间介质层109的材料为SiO2或SiON，在其他实施例中，也可以为本领域技术人员公知的其他材料。在具体实施例中，形成层间介质层的方法可以为化学气相沉积或物理气相沉积，沉积完之后采用化学机械抛光（CMP），直至暴露出伪栅极结构的上表面。
接着参考图11和12，执行图5中的步骤S4，去除伪栅极106，在层间介质层中形成伪栅沟槽110。
在具体实施例中，去除伪栅沟槽的方法为干法刻蚀，该刻蚀对氧化物层105a的刻蚀速率很低，氧化物材料层105a的存在有利于工艺的操作和刻蚀形貌的控制，可以作为刻蚀停止层，防止去除伪栅极106时发生过刻蚀而损伤保护层104。保护层104的不规则损伤会使保护层104上表面形成厚度不均匀的氧化层，导致阈值电压的不均匀性。
接着参考图12和13，执行图5中的步骤S5，去除氧化物层105及所述氧化层。
在具体实施例中，采用稀释的氢氟酸去除氧化物层105及所述氧化层，所述稀释的氢氟酸需要满足其对氧化物层105和氧化层的刻蚀速率小于 刻蚀速率小，有利于对刻蚀量进行监控，以便于精确控制刻蚀量及过刻蚀比例。在具体实施例中，如果还形成侧壁氧化层107，该步骤还同时去除侧壁氧化层107。其中所述刻蚀速率由工艺和设备变量决定，如刻蚀材料类型、刻蚀机的结构配置、工艺参数设置。
接着参考图13和图14，执行图5中的步骤S6，去除氧化物层105、氧化层以及侧壁氧化层107后，在伪栅沟槽110中形成栅电极111。
在具体实施例中所述栅电极111的材料可以是钨、钽、氮化钛、氮化锆、氮化铪、氮化钒、氮化铌、氮化钽、氮化钨、氮化钛铝、碳化钽、碳化钽镁、碳氮化钽中的一种或多种。可以通过化学气相沉积、物理气相沉积或者原子层沉积的方法形成所述栅电极111。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (17)
1.一种晶体管的制作方法，其特征在于，包括：
提供衬底；
在所述衬底上形成伪栅极结构，所述伪栅极结构包括栅介质层、位于所述栅介质层上的保护层、位于所述保护层上的氧化物层和位于所述氧化物层上的伪栅极，所述氧化物层与所述保护层接触；所述栅介质层的材料为含氧材料，所述氧扩散至保护层上表面形成氧化层；
形成伪栅极结构后，形成晶体管的源极和漏极；
形成源极和漏极后，在所述衬底上形成层间介质层，所述层间介质层暴露出所述伪栅极结构的上表面；
去除所述伪栅极，在所述层间介质层中形成伪栅沟槽，去除所述伪栅极的刻蚀工艺对所述伪栅极的刻蚀速率高于对所述氧化物层的刻蚀速率；
形成伪栅沟槽后，去除所述氧化物层及所述氧化层，去除所述氧化物层及所述氧化层的刻蚀工艺对所述氧化物层及所述氧化层的刻蚀速率高于对所述保护层的刻蚀速率；
去除所述氧化物层、氧化层后，在所述伪栅沟槽中形成栅电极。
2.如权利要求1所述的晶体管的制作方法，其特征在于，所述伪栅极结构的形成方法包括：
在所述衬底上由下至上依次形成栅介质材料层、保护材料层、氧化物材料层和伪栅材料层；
图形化所述栅介质材料层、保护材料层、氧化物材料层和伪栅材料层，对应分别形成栅介质层、保护层、氧化物层和伪栅极。
3.如权利要求2所述的晶体管的制作方法，其特征在于，图形化所述栅介质材料层、保护材料层、氧化物材料层和伪栅材料层的方法包括：
在所述伪栅材料层上形成图形化的掩模层，定义伪栅极结构的位置；
以所述图形化的掩模层为掩模，对所述伪栅极材料层进行第一刻蚀，形成伪栅极；
对所述伪栅极侧壁进行氧化，在伪栅极侧壁形成侧壁氧化层；
在伪栅极侧壁形成侧壁氧化层后，以所述图形化的掩模层及侧壁氧化层为掩模，进行第二刻蚀，刻蚀至所述衬底上表面，形成栅介质层和保护层，所述栅介质材料层对应形成栅介质层，所述保护材料层对应形成保护层；
所述第一刻蚀完全刻蚀所述氧化物材料层，形成氧化物层；或者，所述第一刻蚀刻蚀部分厚度的所述氧化物材料层，所述第二刻蚀刻蚀剩余的氧化物材料层，形成氧化物层。
4.如权利要求3所述的晶体管的制作方法，其特征在于，形成侧壁氧化层的方法为：在反应腔内，使所述伪栅极侧壁进行自氧化；或者，在刻蚀反应腔内用氧等离子体轰击所述伪栅极侧壁，对所述伪栅极侧壁进行氧化。
5.如权利要求3所述的晶体管的制作方法，其特征在于，所述第一刻蚀、形成所述侧壁氧化层和所述第二刻蚀在同一反应腔内进行。
6.如权利要求1所述的晶体管的制作方法，其特征在于，所述伪栅极结构还包括介质层，所述介质层位于所述衬底和所述栅介质层之间。
7.如权利要求6所述的晶体管的制作方法，其特征在于，所述介质层的材料为SiO2或者SiON。
8.如权利要求1所述的晶体管的制作方法，其特征在于，所述栅介质层的材料为高k栅介质材料。
9.如权利要求8所述的晶体管的制作方法，其特征在于，所述高k栅介质材料为HfSiON、HfO2、HfSiO、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、或LaAlO。
10.如权利要求1所述的晶体管的制作方法，其特征在于，所述保护层的材料为TaN或TiN。
11.如权利要求1所述的晶体管的制作方法，其特征在于，所述氧化物层的材料为SiO2。
12.如权利要求1或11所述的晶体管的制作方法，其特征在于，所述氧化物层的厚度小于
13.如权利要求2所述的晶体管的制作方法，其特征在于，所述氧化物材料层的形成方法为化学气相沉积或物理气相沉积。
14.如权利要求1所述的晶体管的制作方法，其特征在于，所述伪栅极的材料为多晶硅。
15.如权利要求1所述的晶体管的制作方法，其特征在于，在所述伪栅极结构形成后，形成所述晶体管的源极和漏极之前，在所述伪栅极结构周围形成侧墙，所述侧墙为单层结构或叠层结构，当侧墙为单层结构时，侧墙的材料为氮化硅，当侧墙为叠层结构时，侧墙的最里层为氮化硅。
16.如权利要求1所述的晶体管的制作方法，其特征在于，利用稀释的氢氟酸去除所述氧化物层和氧化层。
17.如权利要求16所述的晶体管的制作方法，其特征在于，稀释的氢氟酸对所述氧化物层、氧化层的刻蚀速率小于
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310006415.5A CN103915323B (zh) | 2013-01-08 | 2013-01-08 | 晶体管的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310006415.5A CN103915323B (zh) | 2013-01-08 | 2013-01-08 | 晶体管的制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103915323A CN103915323A (zh) | 2014-07-09 |
| CN103915323B true CN103915323B (zh) | 2016-08-31 |
Family
ID=51040922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310006415.5A Active CN103915323B (zh) | 2013-01-08 | 2013-01-08 | 晶体管的制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103915323B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105762079A (zh) * | 2014-12-17 | 2016-07-13 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| CN109524302B (zh) * | 2017-09-20 | 2020-12-15 | 华邦电子股份有限公司 | 半导体组件及其制造方法 |
| CN109994379B (zh) * | 2017-12-29 | 2021-10-19 | 长鑫存储技术有限公司 | 双重图形化方法及双重图形化结构 |
| CN112038226A (zh) * | 2020-08-11 | 2020-12-04 | 上海华力集成电路制造有限公司 | 高介电金属栅极制造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101714508A (zh) * | 2008-10-06 | 2010-05-26 | 台湾积体电路制造股份有限公司 | 制造半导体装置的方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030001063A (ko) * | 2001-06-28 | 2003-01-06 | 주식회사 하이닉스반도체 | 반도체소자의 금속게이트 형성 방법 |
| US7279413B2 (en) * | 2004-06-16 | 2007-10-09 | International Business Machines Corporation | High-temperature stable gate structure with metallic electrode |
| US8643113B2 (en) * | 2008-11-21 | 2014-02-04 | Texas Instruments Incorporated | Structure and method for metal gate stack oxygen concentration control using an oxygen diffusion barrier layer and a sacrificial oxygen gettering layer |
| US8138037B2 (en) * | 2009-03-17 | 2012-03-20 | International Business Machines Corporation | Method and structure for gate height scaling with high-k/metal gate technology |
-
2013
- 2013-01-08 CN CN201310006415.5A patent/CN103915323B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101714508A (zh) * | 2008-10-06 | 2010-05-26 | 台湾积体电路制造股份有限公司 | 制造半导体装置的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103915323A (zh) | 2014-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106684144B (zh) | 半导体结构的制造方法 | |
| US8759208B2 (en) | Method for manufacturing contact holes in CMOS device using gate-last process | |
| JP5759550B2 (ja) | 置換金属ゲートを有するトランジスタ及びその製造方法 | |
| CN104282540B (zh) | 晶体管及其形成方法 | |
| TWI714583B (zh) | 半導體裝置及其形成方法 | |
| CN108010884A (zh) | 半导体结构及其形成方法 | |
| CN103915323B (zh) | 晶体管的制作方法 | |
| CN107731738A (zh) | 半导体结构的形成方法 | |
| CN105990113B (zh) | 晶体管及其形成方法 | |
| US7820555B2 (en) | Method of patterning multilayer metal gate structures for CMOS devices | |
| US20130126984A1 (en) | Patterning of Sensitive Metal-Containing Layers With Superior Mask Material Adhesion by Providing a Modified Surface Layer | |
| CN107293488A (zh) | 半导体结构及其制造方法 | |
| CN107785265B (zh) | 半导体器件的形成方法 | |
| CN108281477A (zh) | 鳍式场效应管及其形成方法 | |
| CN106469652A (zh) | 半导体器件及其形成方法 | |
| CN106935503A (zh) | 半导体器件的形成方法 | |
| CN106653693B (zh) | 改善核心器件和输入输出器件性能的方法 | |
| CN105990234A (zh) | 半导体器件的形成方法 | |
| CN108257918A (zh) | 半导体结构及其形成方法 | |
| CN108155235A (zh) | 半导体结构及其形成方法 | |
| CN104465378B (zh) | 半导体器件的制作方法 | |
| TWI464786B (zh) | 形成金屬閘極結構之方法與形成金屬閘極電晶體之方法 | |
| CN109841525B (zh) | 半导体结构及其形成方法 | |
| CN106816368A (zh) | 半导体结构和cmos晶体管的形成方法 | |
| CN107706153B (zh) | 半导体器件的形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |