CN109841525B - 半导体结构及其形成方法 - Google Patents
半导体结构及其形成方法 Download PDFInfo
- Publication number
- CN109841525B CN109841525B CN201711207074.2A CN201711207074A CN109841525B CN 109841525 B CN109841525 B CN 109841525B CN 201711207074 A CN201711207074 A CN 201711207074A CN 109841525 B CN109841525 B CN 109841525B
- Authority
- CN
- China
- Prior art keywords
- layer
- forming
- dielectric layer
- gate dielectric
- temperature
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种半导体结构及其形成方法，形成方法包括：提供衬底和凸出于衬底的鳍部，鳍部材料中含有锗元素，衬底上具有覆盖鳍部部分侧壁的隔离层，且隔离层顶部低于鳍部顶部；采用原子层沉积工艺在隔离层露出的鳍部顶部及侧壁上形成伪栅氧化层，原子层沉积工艺的工艺温度为第一温度；形成横跨鳍部的伪栅，伪栅覆盖伪栅氧化层表面；在隔离层上形成介质层，介质层覆盖伪栅侧壁且露出伪栅顶部；去除伪栅以及伪栅氧化层，暴露出鳍部顶部和部分侧壁；在暴露出的鳍部顶部及侧壁上形成界面层，形成界面层的工艺温度为第二温度，第二温度小于或等于第一温度。本发明可避免鳍部内的锗元素扩散进入界面层，从而改善界面层与鳍部间的界面特性，增强载流子迁移率。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
载流子迁移率用于衡量半导体结构内部电子和空穴整体运动的快慢。载流子迁移率对半导体结构的电学性能具有重要影响：一方面，载流子迁移率决定半导体材料的电导率的大小，载流子迁移率越大，电导率越大，因而通过相同电流时，功耗越小。另一方面，载流子迁移率影响半导体结构的工作频率，载流子迁移率越大，载流子渡越基区的时间越短，因此半导体结构的频率响应特性更为优异。
经研究发现，相较于硅，锗的电子迁移率及空穴迁移率更高，因而沟道材料中引入锗元素有助于提高半导体结构的载流子迁移率，降低功耗。
然而，尽管在沟道材料中引入锗元素，半导体结构的性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，能够避免鳍部材料内的锗元素扩散进入界面层，从而改善界面层与鳍部间的界面特性，增强载流子迁移率。
为解决上述问题，本发明提供一种半导体结构形成方法，包括：提供衬底和凸出于所述衬底的鳍部，所述鳍部材料中含有锗元素，所述衬底上具有覆盖所述鳍部部分侧壁的隔离层，且所述隔离层顶部低于所述鳍部顶部；采用原子层沉积工艺在所述隔离层露出的所述鳍部顶部及侧壁上形成伪栅氧化层，且所述原子层沉积工艺的工艺温度为第一温度；形成横跨所述鳍部的伪栅，所述伪栅覆盖所述伪栅氧化层表面；在所述隔离层上形成介质层，所述介质层覆盖所述伪栅侧壁且露出所述伪栅顶部；在形成所述介质层之后，去除所述伪栅以及所述伪栅氧化层，暴露出所述鳍部顶部和部分侧壁；在所述暴露出的鳍部顶部及侧壁上形成界面层，形成所述界面层的工艺温度为第二温度，且所述第二温度小于或等于所述第一温度。
可选的，所述第一温度为100℃～600℃。
可选的，所述原子层沉积工艺的工艺参数包括：温度为100℃至600℃，气压为5mTorr至20Torr，工艺气体包括有机硅化合物前驱体，循环次数为5至50。
可选的，所述伪栅氧化层的材料为氧化硅；所述界面层的材料为氧化硅。
可选的，所述第二温度为30℃～80℃。
可选的，采用化学氧化方法形成所述界面层。
可选的，形成所述界面层的方法包括：采用双氧水对所述鳍部顶部及侧壁进行浸润处理，双氧水的溶质质量分数为20～1000ppm，化学氧化方法采用的第二温度为30℃～80℃。
可选的，形成所述界面层后，还包括：在所述界面层上形成高k栅介质层。
可选的，所述衬底包括输入输出区域和核心区域，所述衬底上具有多个所述鳍部；形成所述界面层后，还包括：在输入输出区域和核心区域的所述界面层上形成高k栅介质层；在输入输出区域的所述高k栅介质层上形成增厚栅介质层。
可选的，所述增厚栅介质层的厚度为
可选的，形成所述增厚栅介质层后，还包括：采用退火工艺对所述增厚栅介质层进行致密化处理。
可选的，所述退火工艺的退火温度为800℃～1100℃。
可选的，对所述增厚栅介质层进行致密化处理后，还包括：形成横跨所述鳍部的栅极，所述栅极覆盖所述增厚栅介质层以及核心区域的高k栅介质层。
可选的，形成所述增厚栅介质层的工艺步骤包括：在所述输入输出区域和核心区域的高k栅介质层上形成增厚栅介质膜；去除核心区域的所述增厚栅介质膜，剩余所述增厚栅介质膜作为所述增厚栅介质层。
可选的，采用原子层沉积工艺形成所述增厚栅介质膜。
可选的，所述增厚栅介质膜的材料为氧化硅。
可选的，所述鳍部的材料为锗化硅。
相应的，本发明还提供一种半导体结构，包括：衬底和凸出于所述衬底的鳍部，所述鳍部材料中含有锗元素，所述衬底上具有覆盖所述鳍部部分侧壁的隔离层，且所述隔离层顶部低于所述鳍部顶部；位于部分所述隔离层顶部的介质层，所述介质层露出所述鳍部顶部及部分侧壁；位于露出的所述鳍部顶部及侧壁上的界面层。
可选的，所述衬底包括输入输出区域和核心区域，所述衬底上具有多个所述鳍部；所述输入输出区域及核心区域的所述界面层表面具有高k栅介质层；所述输入输出区域的高k栅介质层表面具有增厚栅介质层。
可选的，所述增厚栅介质层的厚度为
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体结构的形成方法的技术方案中，采用原子层沉积工艺在隔离层露出的鳍部顶部及侧壁上形成伪栅氧化层，且所述原子层沉积工艺的工艺温度为第一温度；在形成介质层之后，去除伪栅氧化层，并在鳍部顶部及侧壁形成界面层，形成所述界面层的工艺温度为第二温度，所述第二温度小于或等于所述第一温度。由于所述原子层沉积工艺具有工艺温度低的特性，即所述第一温度低，且由于所述第二温度小于或等于所述第一温度，因此形成所述界面层的工艺温度低。形成所述界面层的工艺温度低，有助于防止形成所述界面层的过程中鳍部材料内的锗元素扩散进入界面层，从而改善所述界面层与鳍部间的界面特性，提高载流子迁移率。另外，采用原子层沉积工艺形成所述伪栅氧化层可避免形成伪栅氧化层的过程对鳍部表面的锗元素浓度造成影响，从而防止鳍部表面的锗元素浓度过高，有利于避免形成所述界面层的过程中鳍部表面的锗元素扩散进入界面层。
可选方案中，所述第一温度为100℃～600℃，所述第一温度适当，有利于降低所述鳍部内的锗元素向鳍部顶部及侧壁表面扩散的速率，从而防止鳍部顶部和侧壁表面的锗元素浓度增加，进而避免形成界面层过程中鳍部顶部及侧壁表面的锗元素扩散进入所述界面层；另外，有助于保证所述栅氧化层的形成质量，提高伪栅氧化层在去除伪栅的过程中对鳍部表面的保护效果。
可选方案中，所述第二温度为30℃～80℃，所述第二温度适当，有助于避免鳍部材料内的锗元素扩散进入所述界面层，从而改善形成的界面层与鳍部间的界面特性，提高载流子迁移率，另外，有助于提高界面层的形成质量，改善界面层对后续形成的高k栅介质层界面基础的提升效果。
可选方案中，所述增厚栅介质层的厚度为
所述输入输出区域的所述界面层、高k栅介质层及增厚栅介质层构成输入输出区域的栅介质层，所述增厚栅介质层的厚度处于合适范围内，能够改善输入输出区域的栅介质层的抗击穿特性。
附图说明
图1至图2是一种半导体结构的形成方法中各步骤对应的结构示意图；
图3至图12是本发明半导体结构形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，现有半导体结构的性能仍有待提高。
现结合一种半导体结构的形成方法进行分析，图1及图2是一种半导体结构的形成方法中对应的结构示意图，形成半导体结构的工艺步骤包括：
参考图1，提供衬底10和凸出于所述衬底10的鳍部20，所述衬底10上具有覆盖所述鳍部20部分侧壁的隔离层30，且所述隔离层30顶部低于所述鳍部20顶部。
其中，所述鳍部20材料为锗化硅。
参考图2，采用热氧化处理工艺在所述隔离层30露出的所述鳍部20顶部及侧壁上形成栅氧化层40。
所述栅氧化层40作为形成的半导体结构的栅介质层。
上述方法形成的半导体结构的载流子迁移率低，分析其原因在于：
所述栅氧化层40与所述鳍部20之间的界面性能差，造成沟道内的载流子散射严重，导致载流子迁移率低。进一步发现，导致界面性能差的原因在于：在形成所述栅氧化层40的过程中，随着鳍部20顶部及侧壁表面的硅元素参与氧化反应，所述鳍部20顶部及侧壁表面的锗元素含量占比升高，又由于所述热氧化处理工艺的工艺温度高，因此所述鳍部20顶部及侧壁表面的锗元素容易扩散进入所述栅氧化层40，使形成的所述栅氧化层40与鳍部间20的界面特性差。
为了解决上述问题，本发明提供一种半导体结构形成方法，包括：采用原子层沉积工艺在所述隔离层露出的所述鳍部顶部及侧壁上形成伪栅氧化层，且所述原子层沉积工艺的工艺温度为第一温度；形成横跨所述鳍部的伪栅，所述伪栅覆盖所述伪栅氧化层表面；在所述隔离层上形成介质层，所述介质层覆盖所述伪栅侧壁且露出所述伪栅顶部；在形成所述介质层之后，去除所述伪栅以及所述伪栅氧化层，暴露出所述鳍部顶部和部分侧壁；在所述暴露出的鳍部顶部及侧壁上形成界面层，形成所述界面层的工艺温度为第二温度，且所述第二温度小于或等于所述第一温度。
采用所述原子层沉积工艺形成伪栅氧化层，所述原子层沉积工艺的工艺温度为第一温度，形成所述界面层的工艺温度为第二温度。由于原子层沉积工艺具有工艺温度低的特性，且由于所述第二温度小于或等于所述第一温度，因此形成所述界面层的工艺温度低，较低的工艺温度有利于防止在形成界面层的过程中鳍部材料内的锗元素扩散进入界面层，从而可避免界面层内掺杂有锗元素杂质，有助于改善所述界面层与鳍部间的界面特性，提高载流子迁移率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图12为本发明一实施例提供的半导体结构形成过程的结构示意图。
参考图3，提供衬底100和凸出于所述衬底100的鳍部200，所述鳍部200材料中含有锗元素，所述衬底100上具有覆盖所述鳍部200部分侧壁的隔离层300，且所述隔离层300顶部低于所述鳍部200顶部。
本实施例中，所述衬底100包括第一衬底110和位于所述第一衬底110顶部的第二衬底120，且所述第二衬底120的材料与所述第一衬底110的材料不同。
本实施例中，所述第一衬底110的材料为硅，所述第二衬底120的材料为锗化硅。
本实施例中，所述衬底100包括核心区域Ⅰ和输入输出区域Ⅱ，且所述衬底100上具有多个所述鳍部200，其中，所述核心区域I用于形成核心器件，所述输入输出区域II用于形成输入输出器件，核心器件的工作电压低于输入输出器件的工作电压。在其他实施例中，所述衬底还可以仅包括所述核心区域，其中，所述核心区域的不同器件的工作电压不同；另外，所述衬底还可以仅包括所述输入输出区域，其中，所述输入输出区域的不同器件的工作电压不同。
本实施例中，所述鳍部200的材料与所述第二衬底120的材料相同，为锗化硅。
本实施例中，形成所述衬底100及鳍部200的工艺步骤包括：提供第一衬底110；在所述第一衬底110表面形成第二初始衬底(未示出)；在所述第二初始衬底表面形成图形化的鳍部掩膜层(未示出)；以所述鳍部掩膜层为掩膜刻蚀所述第二初始衬底，刻蚀后的第二初始衬底作为第二衬底120，位于所述第二衬底120表面的凸起作为鳍部200。
本实施例中，采用选择性外延生长工艺形成所述第二初始衬底。
在其他实施例中，以所述鳍部掩膜层为掩膜刻蚀所述第二初始衬底直至露出所述第一衬底表面，使后续形成的半导体结构的衬底仅包括第一衬底。
本实施例中，所述隔离层300的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以为氮化硅或氮氧化硅。
参考图4，采用原子层沉积工艺在所述隔离层300露出的所述鳍部200顶部及侧壁上形成伪栅氧化层400，且所述原子层沉积工艺的工艺温度为第一温度。
本实施例中，所述伪栅氧化层400的材料为氧化硅，所述伪栅氧化层400还覆盖所述隔离层300顶部。
本实施例中，采用后栅工艺形成所述半导体结构，在后续去除伪栅的工艺步骤中，所述伪栅氧化层400可以起到刻蚀停止的作用，从而保护所述鳍部200顶部及侧壁。
由于相较于热氧化工艺或者化学气相沉积工艺，所述原子层沉积工艺形成伪栅氧化层400本身具有工艺温度低的特性，因而采用原子层沉积工艺有利于避免鳍部200材料内的锗元素扩散进入所述伪栅氧化层400，从而防止鳍部200材料内的锗元素浓度分布不均匀。另外，采用所述原子层沉积工艺形成伪栅氧化层400能够避免所述鳍部200表面硅元素的消耗，因而可避免形成伪栅氧化层400的过程中所述鳍部200表面的锗元素浓度升高，从而可防止在后续形成所述界面层的过程中鳍部200表面的锗元素扩散进入所述界面层。
若所述第一温度过高，容易增加所述鳍部200内的锗元素向鳍部200顶部及侧壁表面扩散的速率，导致鳍部200顶部和侧壁表面的锗元素浓度增加，后续去除所述伪栅氧化层400，在所述鳍部200表面形成界面层，鳍部200材料内的锗元素容易扩散进入所述界面层；若所述第一温度过低，影响所述伪栅氧化层400的形成质量，导致在后续去除伪栅的过程中，所述伪栅氧化层400对鳍部200表面的保护效果差。本实施例中，所述第一温度为100℃～600℃。
本实施例中，所述原子层沉积工艺的工艺参数包括：温度为100℃至600℃，气压为5mTorr至20Torr，工艺气体包括有机硅化合物前驱体，循环次数为5至50。
参考图5，形成横跨所述鳍部200的伪栅500，所述伪栅500覆盖所述伪栅氧化层400表面。
本实施例中，所述伪栅500露出位于所述隔离层300顶部的伪栅氧化层400部分表面。
本实施例中，采用后栅工艺形成所述半导体结构，所述伪栅500为后续形成栅极占据空间位置。
所述伪栅500的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述伪栅500的材料为多晶硅。
形成所述伪栅500的工艺步骤包括：在所述伪栅氧化层400表面形成伪栅膜(未示出)，所述伪栅膜顶部高于位于鳍部200顶部的伪栅氧化层400表面；在部分所述伪栅膜顶部形成栅极掩膜层510；以所述栅极掩膜层510为掩膜，图形化所述伪栅膜，形成所述伪栅500。
本实施例中，形成所述伪栅500后，保留位于所述伪栅500顶部的栅极掩膜层510。
本实施例中，形成所述伪栅500后，所述形成方法还包括：在所述伪栅500侧壁上形成侧墙520。后续在所述伪栅500露出的隔离层300上形成介质层，所述侧墙520在后续去除所述伪栅500的过程中能够保护所述介质层侧壁。
本实施例中，所述侧墙520的材料为氮化硅。在其他实施例中，所述侧墙的材料还可以为氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。
参考图6，在所述隔离层300上形成介质层600，所述介质层600覆盖所述伪栅500侧壁且露出所述伪栅500顶部。
本实施例中，所述介质层600覆盖所述侧墙520侧壁，且所述介质层600顶部与所述栅极掩膜层510顶部齐平。
形成所述介质层600的工艺步骤包括：在所述伪栅500露出的所述隔离层300表面形成覆盖所述侧墙520侧壁的介质膜(未示出)，且所述介质膜顶部高于所述栅极掩膜层510顶部；去除高于所述栅极掩膜层510顶部的所述介质膜，剩余所述介质膜作为所述介质层600。
本实施例中，采用化学机械研磨工艺去除所述介质膜。
本实施例中，所述介质层600的材料为氮氧化硅。在其他实施例中，所述介质层的材料还可以为碳氮化硅或碳氮氧化硅。
参考图7，去除所述伪栅500(参考图6)以及所述伪栅氧化层400，暴露出所述鳍部200顶部和部分侧壁。
本实施例中，去除所述伪栅500前，还包括：去除所述伪栅500顶部的栅极掩膜层510(参考图6)。
本实施例中，去除所述伪栅500后，露出位于所述隔离层300部分顶部、所述鳍部200顶部及部分侧壁上的伪栅氧化层400，然后，去除露出的所述伪栅氧化层400。
本实施例中，采用干法刻蚀工艺去除所述伪栅500，所述干法刻蚀工艺的工艺参数包括：刻蚀气体包括溴化氢及氦气，其中，溴化氢的气体流量为150sccm至500sccm，氦气的气体流量为100sccm至400sccm，腔室压强为3mTorr至10mTorr。
本实施例中，采用干法刻蚀工艺去除所述伪栅氧化层400，所述干法刻蚀工艺的工艺参数包括：刻蚀气体包括氦气、氨气及三氟化氮，其中，氦气的气体流量为600sccm至2000sccm，氨气的气体流量为200sccm至500sccm，三氟化氮的气体流量为20sccm至200sccm，腔室压强为2Torr至10Torr，刻蚀气体通入时间为20s～100s。
参考图8，在所述暴露出的鳍部200顶部及侧壁上形成界面层710，形成所述界面层710的工艺温度为第二温度，且所述第二温度小于或等于所述第一温度。
所述界面层710为后续形成高k栅介质层提供良好的界面基础，有利于提高所述高k栅介质层的形成质量，减小所述高k栅介质层与所述鳍部200间的界面态密度。
由于原子层沉积工艺具有工艺温度低的特性，即所述第一温度值低，又由于所述第二温度小于或等于所述第一温度，因而形成所述界面层710的工艺温度低。在形成所述界面层710的过程中，较低的工艺温度可防止所述鳍部200材料内的锗元素扩散进入所述界面层710，避免形成的界面层710内掺杂有锗元素杂质，有助于提高所述界面层710的形成质量，改善所述界面层710与鳍部200间的界面特性，提高载流子迁移率。
若所述第二温度过高，鳍部200材料内的锗元素容易扩散进入所述界面层710，使形成的所述界面层710与鳍部200之间界面位置处产生悬挂键及缺陷，导致所述界面层710与鳍部200间的界面特性差，造成载流子散射问题的发生，影响载流子迁移率；若所述第二温度过低，则形成的所述界面层710的质量差，影响所述界面层710对后续形成的高k栅介质层界面基础的提升效果。本实施例中，所述第二温度为30℃～80℃。
本实施例中，采用化学氧化方法形成所述界面层710，所述界面层710的材料为氧化硅。
具体地，形成所述界面层710的方法包括：采用双氧水对所述鳍部200顶部及侧壁进行浸润处理，双氧水的溶质质量分数为20～1000ppm，化学氧化方法采用的第二温度为30℃～80℃。
化学氧化方法采用的第二温度低，能够防止鳍部200材料内的锗元素扩散进入界面层710内，有助于改善界面层710与鳍部200间的界面特性，提高载流子迁移率。另外，鳍部200表面材料被双氧水氧化形成所述界面层710，因此所述界面层710材料与鳍部200材料之间的相互作用力强，有利于提高界面层710的形成质量。
一方面，后续在界面层710上形成高k栅介质层，若所述界面层710的厚度过小，影响所述界面层710对高k栅介质层界面特性的提升效果，导致所述高k栅介质层的形成质量差；另一方面，若所述界面层710厚度过大，将导致形成所述界面层710的时间过长，使鳍部200材料内的锗元素容易扩散进入所述界面层710，造成所述界面层710与鳍部200间的界面特性差。本实施例中，所述界面层710的厚度为
参考图9，在所述界面层710上形成高k栅介质层720。
本实施例中，在核心区域Ⅰ上和输入输出区域Ⅱ上的所述界面层710上形成高k栅介质层720，且所述高k栅介质层720还覆盖所述介质层600顶部、所述侧墙520侧壁及暴露出的隔离层300顶部。
所述高k栅介质层720材料的相对介电常数大于所述界面层710材料的相对介电常数。本实施例中，所述高k栅介质层720的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
参考图10及图11，在输入输出区域Ⅱ的所述高k栅介质层720上形成增厚栅介质层730。
本实施例中，所述增厚栅介质层730的材料为氧化硅。
形成所述增厚栅介质层730的工艺步骤包括：参考图10，在所述核心区域Ⅰ上和输入输出区域Ⅱ上的高k栅介质层720上形成增厚栅介质膜731；参考图11，去除核心区域Ⅰ上的所述增厚栅介质膜731，剩余所述增厚栅介质膜731作为所述增厚栅介质层730。
本实施例中，采用原子层沉积工艺形成所述增厚栅介质膜731。原子层沉积工艺在拐角出具有良好的台阶覆盖性，有利于提高所述增厚栅介质膜731的形成质量，进而提高所述增厚栅介质层730的形成质量。
本实施例中，去除核心区域Ⅰ上的所述增厚栅介质膜731工艺步骤包括：在所述输入输出区域Ⅱ上的增厚栅介质膜731表面形成光刻胶层(未示出)，所述光刻胶层露出所述核心区域Ⅰ上的所述增厚栅介质膜731表面，且所述光刻胶层顶部高于所述介质层600上的增厚栅介质膜731表面；以所述光刻胶层为掩膜，刻蚀去除露出的所述增厚栅介质膜731；去除所述光刻胶层。
本实施例中，采用湿法刻蚀工艺去除核心区域Ⅰ上的所述增厚栅介质膜731，所述湿法刻蚀工艺的刻蚀溶液包括稀释的氢氟酸，其中，水与氟化氢的体积比为100～3000。
所述增厚栅介质层730的作用为增加输入输出区域Ⅱ上的栅介质层厚度，从而提高输入输出区域Ⅱ上的栅介质层的抗击穿特性。若所述增厚栅介质层730的厚度过厚，难以符合对形成的半导体结构尺寸小型化的要求；若所述增厚栅介质层730的厚度过薄，所述输入输出区域Ⅱ上的栅介质层的抗击穿特性差，可靠性降低。本实施例中，所述增厚栅介质层730的厚度为
本实施例中，形成所述增厚栅介质层730后，还包括：采用退火工艺对所述增厚栅介质层730进行致密化处理。
对所述增厚栅介质层730进行致密化处理的作用为降低增厚栅介质层730的界面态密度，减少增厚栅介质层730内的缺陷，提高所述增厚栅介质层730的形成质量。
若所述退火工艺的退火温度过高，鳍部200材料内的锗元素容易扩散进入界面层710，使界面层710内掺杂有锗元素杂质，导致界面层710与鳍部200间的界面特性差，并且造成界面层710的抗击穿特性差；若所述退火工艺的退火温度过低，对所述增厚栅介质层730的致密化处理不充分。本实施例中，所述退火工艺的退火温度为800℃～1100℃。
所述核心区域Ⅰ上的所述界面层710及高k栅介质层720构成核心区域Ⅰ上的栅介质层；所述输入输出区域Ⅱ上的所述界面层710、高k栅介质层720及增厚栅介质层730构成输入输出区域Ⅱ上的栅介质层。由于所述半导体结构在应用时，所述输入输出区域Ⅱ上施加的电压高于所述核心区域Ⅰ上施加的电压，因此所述输入输出区域Ⅱ上的栅介质层厚度大于所述核心区域Ⅰ上的栅介质层厚度，有助于提高输入输出区域Ⅱ上的栅介质层的抗击穿性能。
参考图11，形成横跨所述鳍部200的栅极800，所述栅极800覆盖所述增厚栅介质层730以及核心区域Ⅰ上的高k栅介质层720。
本实施例中，所述栅极800的形成步骤包括：在输入输出区域Ⅱ上的所述增厚栅介质层730表面以及核心区域Ⅰ上的高k栅介质层720表面形成栅极膜(未示出)，所述栅极膜覆盖位于输入输出区域Ⅱ上的介质层600上的增厚栅介质层730表面(参考图10)，且覆盖位于核心区域Ⅰ上的介质层600顶部的高k栅介质层720表面；去除部分厚度的所述栅极膜，使剩余所述栅极膜与所述介质层600顶部齐平，形成所述栅极800。
本实施例中，在去除部分厚度的所述栅极膜的过程中，还去除位于输入输出区域Ⅱ上的介质层600上的增厚栅介质层730(参考图10)，并去除位于核心区域Ⅰ上的介质层600顶部的高k栅介质层720。
在其他实施例中，所述衬底不包括输入输出区域，则在所述界面层上形成高k栅介质层后，形成覆盖所述高k栅介质层表面的栅极。
综上，采用原子层沉积工艺在隔离层300露出的鳍部200顶部及侧壁上形成伪栅氧化层400，且所述原子层沉积工艺的工艺温度为第一温度；在形成介质层600之后，去除伪栅500以及伪栅氧化层400，暴露出所述鳍部200顶部和部分侧壁；在所述暴露出的鳍部200顶部及侧壁上形成界面层710，形成所述界面层710的工艺温度为第二温度，所述第二温度小于或等于所述第一温度。由于所述原子层沉积工艺具有工艺温度低的特性，又由于所述第二温度小于或等于所述第一温度，因此形成所述界面层710的工艺温度低。在形成界面层710的过程中，所述界面层710的工艺温度低有助于防止鳍部200材料内的锗元素扩散进入界面层710，从而有利于提高界面层710与鳍部200间的界面特性，提高载流子迁移率。另外，采用原子层沉积工艺形成所述伪栅氧化层400可避免形成伪栅氧化层400的过程中消耗鳍部200表面的硅元素，进而防止鳍部200表面的锗元素浓度过高，有利于避免形成所述界面层710的过程中鳍部200表面的锗元素扩散进入界面层710。
参照图12，本发明还提供一种采用上述方法形成的半导体结构，包括：衬底100和凸出于所述衬底100的鳍部200，所述鳍部200材料中含有锗元素，所述衬底100上具有覆盖所述鳍部200部分侧壁的隔离层300，且所述隔离层300顶部低于所述鳍部200顶部；位于部分所述隔离层300顶部的介质层600，所述介质层600露出所述鳍部200顶部及部分侧壁；位于露出的所述鳍部200顶部及侧壁上的界面层710。
本实施例中，所述半导体结构还包括：位于核心区域Ⅰ和输入输出区域Ⅱ的界面层710表面的高k栅介质层720；位于输入输出区域Ⅱ的高k栅介质层720表面的增厚栅介质层730；位于核心区域Ⅰ的高k栅介质层720表面以及输入输出区域Ⅱ的增厚栅介质层730表面的栅极800，且所述栅极800顶部与所述介质层600顶部齐平。
本实施例中，所述衬底100包括第一衬底110和位于所述第一衬底110顶部的第二衬底120，且所述第二衬底120的材料与所述第一衬底110的材料不同，所述第一衬底110的材料为硅，所述第二衬底120的材料为锗化硅。
本实施例中，所述衬底100包括核心区域Ⅰ和输入输出区域Ⅱ，所述衬底100上具有多个所述鳍部200。
本实施例中，所述鳍部200的材料与所述第二衬底120的材料相同，为锗化硅。
本实施例中，所述界面层710的材料为氧化硅。
若所述界面层710的厚度过小，影响所述界面层710对高k栅介质层界面特性的提升效果；若所述界面层710的厚度过大，所述界面层710内容易掺杂有锗元素杂质，导致界面层710与所述鳍部200间的界面特性差。本实施例中，所述界面层710的厚度为
若所述增厚栅介质层730的厚度过大，难以符合半导体结构尺寸小型化的要求；所述增厚栅介质层730的厚度过小，所述输入输出区域Ⅱ的栅介质层的抗击穿特性差，使栅介质层的可靠性降低。本实施例中，所述增厚栅介质层730的厚度为
本实施例中，所述输入输出区域Ⅱ的所述界面层710、高k栅介质层720及增厚栅介质层730构成输入输出区域Ⅱ的栅介质层；所述核心区域Ⅰ的所述界面层710及高k栅介质层720构成核心区域Ⅰ的栅介质层。所述输入输出区域Ⅱ的栅介质层厚度大于所述核心区域Ⅰ的栅介质层厚度，有助于提高输入输出区域Ⅱ的栅介质层的抗击穿性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构形成方法，其特征在于，包括：
提供衬底和凸出于所述衬底的鳍部，所述鳍部材料中含有锗元素，所述衬底上具有覆盖所述鳍部部分侧壁的隔离层，且所述隔离层顶部低于所述鳍部顶部；
采用原子层沉积工艺在所述隔离层露出的所述鳍部顶部及侧壁上形成伪栅氧化层，且所述原子层沉积工艺的工艺温度为第一温度；
形成横跨所述鳍部的伪栅，所述伪栅覆盖所述伪栅氧化层表面；
在所述隔离层上形成介质层，所述介质层覆盖所述伪栅侧壁且露出所述伪栅顶部；
在形成所述介质层之后，去除所述伪栅以及所述伪栅氧化层，暴露出所述鳍部顶部和部分侧壁；
在所述暴露出的鳍部顶部及侧壁上形成界面层，形成所述界面层的工艺温度为第二温度，且所述第二温度小于或等于所述第一温度。
2.如权利要求1所述的半导体结构形成方法，其特征在于，所述第一温度为100℃～600℃。
3.如权利要求2所述的半导体结构形成方法，其特征在于，所述原子层沉积工艺的工艺参数包括：温度为100℃至600℃，气压为5mTorr至20Torr，工艺气体包括有机硅化合物前驱体，循环次数为5至50。
4.如权利要求1所述的半导体结构形成方法，其特征在于，所述伪栅氧化层的材料为氧化硅；所述界面层的材料为氧化硅。
5.如权利要求1所述的半导体结构形成方法，其特征在于，所述第二温度为30℃～80℃。
6.如权利要求1所述的半导体结构形成方法，其特征在于，采用化学氧化方法形成所述界面层。
7.如权利要求6所述的半导体结构形成方法，其特征在于，形成所述界面层的方法包括：采用双氧水对所述鳍部顶部及侧壁进行浸润处理，双氧水的溶质质量分数为20～1000ppm，化学氧化方法采用的第二温度为30℃～80℃。
8.如权利要求1所述的半导体结构形成方法，其特征在于，形成所述界面层后，还包括：在所述界面层上形成高k栅介质层。
9.如权利要求1所述的半导体结构形成方法，其特征在于，所述衬底包括输入输出区域和核心区域，所述衬底上具有多个所述鳍部；
形成所述界面层后，还包括：在输入输出区域和核心区域的所述界面层上形成高k栅介质层；在输入输出区域的所述高k栅介质层上形成增厚栅介质层。
10.如权利要求9所述的半导体结构形成方法，其特征在于，所述增厚栅介质层的厚度为
11.如权利要求9所述的半导体结构形成方法，其特征在于，形成所述增厚栅介质层后，还包括：采用退火工艺对所述增厚栅介质层进行致密化处理。
12.如权利要求11所述的半导体结构形成方法，其特征在于，所述退火工艺的退火温度为800℃～1100℃。
13.如权利要求11所述的半导体结构形成方法，其特征在于，对所述增厚栅介质层进行致密化处理后，还包括：形成横跨所述鳍部的栅极，所述栅极覆盖所述增厚栅介质层以及核心区域的高k栅介质层。
14.如权利要求9所述的半导体结构形成方法，其特征在于，形成所述增厚栅介质层的工艺步骤包括：在所述输入输出区域和核心区域的高k栅介质层上形成增厚栅介质膜；去除核心区域的所述增厚栅介质膜，剩余所述增厚栅介质膜作为所述增厚栅介质层。
15.如权利要求14所述的半导体结构形成方法，其特征在于，采用原子层沉积工艺形成所述增厚栅介质膜。
16.如权利要求14所述的半导体结构形成方法，其特征在于，所述增厚栅介质膜的材料为氧化硅。
17.如权利要求1所述的半导体结构形成方法，其特征在于，所述鳍部的材料为锗化硅。
18.一种采用权利要求1至17任一项所述的半导体结构形成方法所形成的半导体结构，其特征在于，包括：
衬底和凸出于所述衬底的鳍部，所述鳍部材料中含有锗元素，所述衬底上具有覆盖所述鳍部部分侧壁的隔离层，且所述隔离层顶部低于所述鳍部顶部；
位于部分所述隔离层顶部的介质层，所述介质层露出所述鳍部顶部及部分侧壁；
位于露出的所述鳍部顶部及侧壁上的界面层。
19.如权利要求18所述的半导体结构，其特征在于，所述衬底包括输入输出区域和核心区域，所述衬底上具有多个所述鳍部；所述输入输出区域及核心区域的所述界面层表面具有高k栅介质层；所述输入输出区域的高k栅介质层表面具有增厚栅介质层。
20.如权利要求19所述的半导体结构，其特征在于，所述增厚栅介质层的厚度为
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711207074.2A CN109841525B (zh) | 2017-11-27 | 2017-11-27 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711207074.2A CN109841525B (zh) | 2017-11-27 | 2017-11-27 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109841525A CN109841525A (zh) | 2019-06-04 |
| CN109841525B true CN109841525B (zh) | 2021-12-14 |
Family
ID=66880246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711207074.2A Active CN109841525B (zh) | 2017-11-27 | 2017-11-27 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109841525B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113013035B (zh) * | 2019-12-20 | 2023-07-14 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103545183A (zh) * | 2012-07-12 | 2014-01-29 | 中芯国际集成电路制造(上海)有限公司 | Cmos器件及其制作方法 |
| CN105280498A (zh) * | 2014-07-22 | 2016-01-27 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN106328694A (zh) * | 2015-06-30 | 2017-01-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN106653693A (zh) * | 2015-11-03 | 2017-05-10 | 中芯国际集成电路制造(上海)有限公司 | 改善核心器件和输入输出器件性能的方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6652989B2 (en) * | 1999-04-06 | 2003-11-25 | Ut-Battelle, Llc | Structure and method for controlling band offset and alignment at a crystalline oxide-on-semiconductor interface |
| US8980719B2 (en) * | 2010-04-28 | 2015-03-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods for doping fin field-effect transistors |
| US9385069B2 (en) * | 2013-03-07 | 2016-07-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Gate contact structure for FinFET |
| CN103151269B (zh) * | 2013-03-28 | 2015-08-12 | 北京大学 | 制备源漏准soi多栅结构器件的方法 |
| US9099393B2 (en) * | 2013-08-05 | 2015-08-04 | International Business Machines Corporation | Enabling enhanced reliability and mobility for replacement gate planar and FinFET structures |
| CN106847683B (zh) * | 2015-12-07 | 2020-03-10 | 中芯国际集成电路制造(上海)有限公司 | 提高鳍式场效应管性能的方法 |
-
2017
- 2017-11-27 CN CN201711207074.2A patent/CN109841525B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103545183A (zh) * | 2012-07-12 | 2014-01-29 | 中芯国际集成电路制造(上海)有限公司 | Cmos器件及其制作方法 |
| CN105280498A (zh) * | 2014-07-22 | 2016-01-27 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN106328694A (zh) * | 2015-06-30 | 2017-01-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN106653693A (zh) * | 2015-11-03 | 2017-05-10 | 中芯国际集成电路制造(上海)有限公司 | 改善核心器件和输入输出器件性能的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109841525A (zh) | 2019-06-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107887272B (zh) | 半导体结构及其形成方法 | |
| US6921691B1 (en) | Transistor with dopant-bearing metal in source and drain | |
| US8349675B2 (en) | Method for forming a gate electrode | |
| US10121880B2 (en) | Fin field-effect transistor and fabrication method thereof | |
| CN107706112B (zh) | 半导体器件的形成方法 | |
| CN106298919B (zh) | 半导体器件、鳍式场效应晶体管及其形成方法 | |
| CN106653605B (zh) | 半导体结构的形成方法 | |
| CN106847893A (zh) | 鳍式场效应晶体管的形成方法 | |
| EP3190611A1 (en) | Semiconductor device and fabrication method thereof | |
| JP2011151409A (ja) | 半導体装置及びその製造方法 | |
| CN107731738A (zh) | 半导体结构的形成方法 | |
| CN110364483B (zh) | 半导体结构及其形成方法 | |
| JP2005064317A (ja) | 半導体装置 | |
| US10658512B2 (en) | Fin field effect transistor and fabrication method thereof | |
| CN108074813A (zh) | 半导体结构及其形成方法 | |
| CN107978514B (zh) | 晶体管及其形成方法 | |
| CN109841525B (zh) | 半导体结构及其形成方法 | |
| CN103545185A (zh) | 一种采用伪栅极制造半导体器件的方法 | |
| TW201735153A (zh) | 半導體裝置與其製造方法 | |
| CN107706111B (zh) | 半导体器件的形成方法 | |
| US8741726B2 (en) | Reacted layer for improving thickness uniformity of strained structures | |
| CN109309088B (zh) | 半导体结构及其形成方法 | |
| CN108022881B (zh) | 晶体管及其形成方法 | |
| CN107706153B (zh) | 半导体器件的形成方法 | |
| CN109003976B (zh) | 半导体结构及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |