CN113793803A - 铝金属栅极的制作方法 - Google Patents

铝金属栅极的制作方法 Download PDF

Info

Publication number
CN113793803A
CN113793803A CN202110953380.0A CN202110953380A CN113793803A CN 113793803 A CN113793803 A CN 113793803A CN 202110953380 A CN202110953380 A CN 202110953380A CN 113793803 A CN113793803 A CN 113793803A
Authority
CN
China
Prior art keywords
aluminum metal
temperature
layer
substrate
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110953380.0A
Other languages
English (en)
Inventor
黄清俊
邓允斌
何荣
顾颂
张幼弟
谈文毅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Semi Integrated Circuit Manufacture Xiamen Co ltd
Original Assignee
United Semi Integrated Circuit Manufacture Xiamen Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Semi Integrated Circuit Manufacture Xiamen Co ltd filed Critical United Semi Integrated Circuit Manufacture Xiamen Co ltd
Priority to CN202110953380.0A priority Critical patent/CN113793803A/zh
Publication of CN113793803A publication Critical patent/CN113793803A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401Multistep manufacturing processes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开一种铝金属栅极的制作方法,其包含提供一基底,一层间介电层覆盖基底,一沟槽位于层间介电层中,进行一沉积工艺以形成一铝金属层填入沟槽并且覆盖层间介电层,其中沉积工艺包含:在一第一温度开始沉积铝金属层,在沉积工艺的过程中,第一温度逐渐升温至一第二温度,第一温度小于第二温度,最后进行一平坦化工艺,移除在沟槽之外的铝金属层,以形成铝金属栅极。

Description

铝金属栅极的制作方法
技术领域
本发明涉及一种铝金属栅极的制作方法,特别是涉及一种控制物理气相沉积工艺的操作温度,由低温至高温沉积铝金属,直至形成铝金属栅极的方法。
背景技术
在现有半导体产业中,多晶硅被广泛地应用于半导体元件例如金属氧化物半导体晶体管中,成为一标准的栅极填充材料。然而,随着MOS晶体管尺寸持续地缩小化,传统多晶硅栅极因硼穿透(boron penetration)效应导致元件效能降低,及其难以避免的空乏效应(depletion effect)等问题,使得等效的栅极介电层厚度增加、栅极电容值下降,进而导致元件驱动能力的衰退等困境。因此,半导体业界更尝试以新的栅极填充材料,例如金属来取代传统的多晶硅栅极,用以作为匹配高介电常数(high-K)栅极介电层的控制栅极。
然而因为金属本身的物理特性,在制作成金属栅极时,金属栅极的表面经常会发生凹陷或是刮痕,造成后续晶体管发生电性问题。因此,如何改进工艺以提升金属栅极的良率仍为业界的重要课题。
发明内容
有鉴于此,本发明提供一种新的金属栅极的制作方法,特别用于制作铝金属栅极,以解决上述金属栅极的凹陷以及刮痕的问题。
根据本发明的一优选实施例,一种铝金属栅极的制作方法包含提供一基底,一晶体管设置在基底上,一层间介电层覆盖晶体管和基底,其中晶体管包含一虚置栅极、一栅极介电层和两个源极/漏极掺杂区,栅极介电层介于基底和虚置栅极之间,源极/漏极掺杂区分别设置于虚置栅极两侧的基底中,层间介电层的上表面和虚置栅极的顶面切齐,接着移除虚置栅极以形成一沟槽,然后形成一金属堆叠层填入沟槽并且覆盖层间介电层,之后,在形成金属堆叠层之后,进行一沉积工艺以形成一铝金属层填入沟槽并且覆盖层间介电层,其中沉积工艺包含:在一第一温度开始沉积铝金属层,在沉积工艺的过程中,第一温度逐渐升温至一第二温度,第一温度小于第二温度,最后进行一平坦化工艺,移除在沟槽之外的金属堆叠层和铝金属层,以形成铝金属栅极。
为让本发明的上述目的、特征及优点能更明显易懂,下文特举优选实施方式,并配合所附的附图,作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用,并非用来对本发明加以限制者。
附图说明
图1至图4为本发明的一优选实施例所绘示的一种铝金属栅极的制作方法的示意图;
图5是图4中的金属栅极的俯视图。
主要元件符号说明
10:基底
12:层间介电层
12a:上表面
14:虚置栅极
14a:顶面
16:栅极介电层
18:高介电常数层
20:源极/漏极掺杂区
22:间隙壁
24:沟槽
26:金属堆叠层
26a:缓冲层
26b:功函数层
26c:缓冲层
28:沉积工艺
30:铝金属层
32:平坦化工艺
100:晶体管
126:金属堆叠结构
130:铝金属栅极
D1:第一方向
D2:第二方向
具体实施方式
图1至图4为根据本发明的一优选实施例所绘示的一种铝金属栅极的制作方法。图5所绘示的是图4中的金属栅极的俯视图。
如图1所示,首先提供一基底10,一晶体管100设置在基底10上,一层间介电层12覆盖晶体管100和基底10,晶体管100包含一虚置栅极14、一栅极介电层16、两个源极/漏极掺杂区20以及两个间隙壁22,两个间隙壁22位于虚置栅极14的两侧,栅极介电层16介于基底10和虚置栅极14之间,一高介电常数层18设置于栅极介电层16和虚置栅极14之间,源极/漏极掺杂区20分别设置在虚置栅极14两侧的基底10中,层间介电层12的上表面12a和虚置栅极14的顶面14a切齐,虚置栅极14可以包含一上盖层(图未示)。基底10可以包含一硅(Silicon)基底、一锗(Germanium)基底、一砷化镓(Gallium Arsenide)基底、一硅锗(Silicon Germanium)基底、一磷化铟(Indium Phosphide)基底、一氮化镓(GalliumNitride)基底、一碳化硅(Silicon Carbide)基底或是一硅覆绝缘(silicon oninsulator,SOI)基底。栅极介电层16优选为二氧化硅。虚置栅极14优选为多晶硅。高介电常数层18包含氧化铝、氧化锆、钛酸锶钡(barium strontium titanate,BST)、锆钛酸铅(leadzirconate titanate,PZT)、硅酸锆(ZrSiO4)、氧化硅铪(HfSiO2)、氮氧化硅铪(HfSiON)、氧化钽或上述材料的组合。晶体管100可以为P型晶体管或是N型晶体管,源极/漏极掺杂区20可以包含P型掺质或N型掺质。如图2所示,移除虚置栅极14以形成一沟槽24,此时高介电常数层18由沟槽24曝露出来。
如图3所示,形成一金属堆叠层26顺应地填入沟槽24并且覆盖层间介电层12,金属堆叠层26优选包含一缓冲层26a、一功函数层26b和一缓冲层26c依序形成,功函数层26b可以包含N型功函数层、P型功函数层或同时具有N型功函数层和P型功函数层,N型功函数层包含TiN或TaN,P型功函数层包含Ni、Pd、Pt、Be、Ir、Te、Re、Ru、Rh、W、Mo、WN、RuN、MoN、TiN、TaN、WC、TaC、TiC、TiAlN或TaAlN。缓冲层26a包含Ti、TiN或同时包含Ti和TiN,同样地,缓冲层26c包含Ti、TiN或同时包含Ti和TiN。
接着,进行一沉积工艺28以形成一铝金属层30顺应地填入沟槽24并且覆盖层间介电层12,详细来说,沉积工艺28优选为物理气相沉积溅镀(PVD sputtering),沉积工艺28包含先以一第一温度开始沉积铝金属层30,在沉积工艺28的过程中,第一温度逐渐升温至一第二温度,第一温度小于第二温度,根据本发明的优选实施例,沉积工艺28启始于第一温度,结束于第二温度。值得注意的是:在低温时所沉积的铝金属层30的裸芯较小,在高温时所沉积的铝金属层30的裸芯较大,此外,一第一方向D1平行于基底10的上表面,一第二方向D2垂直于基底10的上表面,铝金属层30沿着第一方向D1的沉积速率小于铝金属层沿着第二方向D2的沉积速率。根据本发明的优选实施例,第一温度介于200℃至350℃,此时在第一温度所形成的铝金属层30的裸芯介于100微米至200微米;第二温度介于350℃至450℃,此时在第二温度所形成的铝金属层30的裸芯介于200微米至500微米。
如图3和图4所示,进行一平坦化工艺32,移除在沟槽24之外的金属堆叠层26和铝金属层30,以形成铝金属栅极130和金属堆叠结构126,平坦化工艺32优选为化学机械抛光。由于铝金属层30的形成温度是由低温提升至高温,并在铝金属层30沿着第一方向D1的沉积速率小于铝金属层30沿着第二方向D2的沉积速率,最终形成的铝金属栅极130的下部会包含较多的裸芯小的铝金属层30,而铝金属栅极130的上部会包含较多的裸芯大的铝金属层30,请同时参阅图5,铝金属栅极130的顶面只有较外围的范围是裸芯较小的铝金属层30,而由中心至靠近外围的范围是裸芯较大的铝金属层30。
因为低温形成的铝金属层30裸芯小也较硬,若是铝金属栅极130完全都是以裸芯较小的铝金属层30制作,会造成在化学机械抛光时,铝金属层30的表面会产生刮痕,最后会造成最后铝金属栅极130的顶面也有刮痕,影响后续晶体管100的电性。在另一方面,因为高温形成的铝金属层30裸芯较大且较软,若是在铝金属栅极130完全都是以裸芯较大的铝金属层30制作,会造成在化学机械抛光时,铝金属层30中心会产生凹陷,最后会造成铝金属栅极130的中心也有凹陷,影响后续晶体管100的电性。因此本发明特意调控铝金属层30的工艺温度,让铝金属栅极130的下部是裸芯小也较硬的铝金属层30,使得铝金属层30在化学机械抛光时可以由下部支撑,不会产生凹陷,而铝金属栅极130的中心至靠近外围的范围是裸芯较大较软的铝金属层30,如此在化学机械抛光后,铝金属栅极130的顶面不会留有刮痕。
以上所述仅为本发明的优选实施例,凡依本发明权利要求所做的均等变化与修饰,都应属本发明的涵盖范围。

Claims (9)

1.一种铝金属栅极的制作方法,包含:
提供基底,晶体管设置在该基底上,层间介电层覆盖该晶体管和该基底,其中该晶体管包含:虚置栅极、栅极介电层和两个源极/漏极掺杂区,该栅极介电层介于该基底和该虚置栅极之间,该多个源极/漏极掺杂区分别设置于该虚置栅极两侧的该基底中,该层间介电层的上表面和该虚置栅极的顶面切齐;
移除该虚置栅极以形成沟槽;
形成金属堆叠层填入该沟槽并且覆盖该层间介电层;
在形成该金属堆叠层之后,进行沉积工艺以形成铝金属层填入该沟槽并且覆盖该层间介电层,其中该沉积工艺包含:在第一温度开始沉积铝金属层,在该沉积工艺的过程中,该第一温度逐渐升温至第二温度,该第一温度小于该第二温度;以及
进行平坦化工艺,移除在该沟槽之外的该金属堆叠层和该铝金属层,以形成该铝金属栅极。
2.如权利要求1所述的铝金属栅极的制作方法,其中该第一温度介于200℃至350℃。
3.如权利要求1所述的铝金属栅极的制作方法,其中该第二温度介于350℃至450℃。
4.如权利要求1所述的铝金属栅极的制作方法,其中在该第一温度时所形成的该铝金属层的裸芯介于100微米至200微米。
5.如权利要求1所述的铝金属栅极的制作方法,其中在该第二温度时所形成的该铝金属层的裸芯介于200微米至500微米。
6.如权利要求1所述的铝金属栅极的制作方法,其中该平坦化工艺为化学机械抛光。
7.如权利要求1所述的铝金属栅极的制作方法,其中第一方向平行于该基底的上表面,第二方向垂直于该基底的上表面,该铝金属层沿着该第一方向的沉积速率小于该铝金属层沿着该第二方向的沉积速率。
8.如权利要求1所述的铝金属栅极的制作方法,其中该沉积工艺为物理气相沉积溅镀(PVD sputtering)。
9.如权利要求1所述的铝金属栅极的制作方法,其中该沉积工艺启始于该第一温度,结束于该第二温度。
CN202110953380.0A 2021-08-19 2021-08-19 铝金属栅极的制作方法 Pending CN113793803A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110953380.0A CN113793803A (zh) 2021-08-19 2021-08-19 铝金属栅极的制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110953380.0A CN113793803A (zh) 2021-08-19 2021-08-19 铝金属栅极的制作方法

Publications (1)

Publication Number Publication Date
CN113793803A true CN113793803A (zh) 2021-12-14

Family

ID=78876170

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110953380.0A Pending CN113793803A (zh) 2021-08-19 2021-08-19 铝金属栅极的制作方法

Country Status (1)

Country Link
CN (1) CN113793803A (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101043003A (zh) * 2006-03-17 2007-09-26 联合莫诺里西克半导体有限公司 用以制作具有金属控制电极的半导体组件的方法及半导体组件
CN101714508A (zh) * 2008-10-06 2010-05-26 台湾积体电路制造股份有限公司 制造半导体装置的方法
US20120326243A1 (en) * 2011-06-22 2012-12-27 Hsin-Fu Huang Transistor having aluminum metal gate and method of making the same
US20130037865A1 (en) * 2011-08-10 2013-02-14 International Business Machines Corporation Semiconductor structure having a wetting layer
CN109119335A (zh) * 2017-06-23 2019-01-01 中芯国际集成电路制造(天津)有限公司 功函数层、金属栅极、半导体器件及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101043003A (zh) * 2006-03-17 2007-09-26 联合莫诺里西克半导体有限公司 用以制作具有金属控制电极的半导体组件的方法及半导体组件
CN101714508A (zh) * 2008-10-06 2010-05-26 台湾积体电路制造股份有限公司 制造半导体装置的方法
US20120326243A1 (en) * 2011-06-22 2012-12-27 Hsin-Fu Huang Transistor having aluminum metal gate and method of making the same
US20130037865A1 (en) * 2011-08-10 2013-02-14 International Business Machines Corporation Semiconductor structure having a wetting layer
CN109119335A (zh) * 2017-06-23 2019-01-01 中芯国际集成电路制造(天津)有限公司 功函数层、金属栅极、半导体器件及其制造方法

Similar Documents

Publication Publication Date Title
US9219140B2 (en) Metal oxide semiconductor transistor and manufacturing method thereof
CN105514105B (zh) 集成电路与其形成方法
US9768069B2 (en) Method of manufacturing semiconductor device
US9281374B2 (en) Metal gate structure and fabrication method thereof
US20150333142A1 (en) Semiconductor device having metal gate and manufacturing method thereof
US20130234292A1 (en) Thin film resistor structure
US10515977B2 (en) Boundary design to reduce memory array edge CMP dishing effect
US9761680B2 (en) Semiconductor device with embedded non-volatile memory and method of fabricating semiconductor device
US9570578B2 (en) Gate and gate forming process
US20120319179A1 (en) Metal gate and fabrication method thereof
US9748144B1 (en) Method of fabricating semiconductor device
US20150228788A1 (en) Stress memorization process and semiconductor structure including contact etch stop layer
CN103117296B (zh) 金属氧化物半导体晶体管与其形成方法
US8735269B1 (en) Method for forming semiconductor structure having TiN layer
US10043669B2 (en) Method for fabricating metal gate structure
CN113793803A (zh) 铝金属栅极的制作方法
CN212182324U (zh) 半导体结构
TWI591730B (zh) 半導體元件與製作方法
TWI533360B (zh) 具有金屬閘極之半導體元件及其製作方法
US10373837B2 (en) Memory device
CN111769111B (zh) 半导体结构
US20220148770A1 (en) Method for adjusting resistance value of thin film resistance layer in semiconductor structure
TWI509667B (zh) 金屬閘極之結構及其製作方法
US20230138009A1 (en) Method for forming a semiconductor structure
US11264402B2 (en) Boundary design to reduce memory array edge CMP dishing effect

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination