CN103137458B - 高介电层金属栅的制造方法 - Google Patents

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Abstract

本发明提供了一种高介电层金属栅的制造方法，利用硅烷进行等离子体增强化学气相沉积形成种子层，在该种子层上利用臭氧和正硅酸乙酯进行选择化学气相沉积，以实现在种子层上选择性沉积第一牺牲层，并结合沉积的第二牺牲层，变相的增高了夹层绝缘层的高度，补偿了由于干法刻蚀和后续化学机械研磨中夹层绝缘层的损失，进而保障了最后生成的金属栅极的高度。

Description

高介电层金属栅的制造方法
技术领域
本发明涉及半导体器件制造领域，尤其涉及一种高介电层金属栅(HKMG)的制造方法。
背景技术
随着半导体集成电路的发展，现有的半导体器件，如互补金属氧化物半导体(CMOS)器件中普遍使用的多晶硅栅极逐渐显露出以下问题：因栅极损耗引起栅极绝缘层有效厚度增加，掺杂物容易通过多晶硅栅极渗透到衬底引起阀值电压变化，难以实现细小宽度上低电阻值等。
为解决上述问题，半导体技术发展了以金属栅极替代现有多晶硅栅极的半导体器件，并使用高介电常数(highk)材料作为栅绝缘层的半导体器件，称之为高介电层金属栅(HKMG，high-kmetal-gate)器件。在生成金属栅极前，一般首先形成伪多晶硅(dummypoly)栅，继续处理直到沉积层间介质层(ILD)，移除为伪晶硅栅且以真实金属栅来替代。根据移除伪多晶硅栅方式的不同，现有技术分为整体移除和分别移除两种工艺，仍以CMOS器件为例，如图1a～图1d展示了现有分别移除伪多晶硅栅工艺的制作流程。如图1a所示，CMOS包括NMOS区及PMOS区，NMOS区和PMOS区之间形成有浅沟槽隔离8(STI)；NMOS区上形成有NMOS高介电层1以及设置在NMOS高介电层1上的NMOS伪多晶硅6，在NMOS高介电层1以及NMOS伪多晶硅6的两侧形成有NMOS侧壁氧化层4，形成NMOS栅极结构；PMOS区上同样形成有PMOS高介电层2、PMOS伪多晶硅7及PMOS高介电层2和PMOS伪多晶硅7两侧的PMOS侧壁氧化层5，形成PMOS栅极结构；在形成上述半导体结构后，在NMOS侧壁氧化层4及PMOS侧壁氧化层5之间沉积夹层绝缘层3，进行第一次化学机械研磨去除多余的沉积材料，以露出伪多晶硅6和7；接着如图1b所示，在NMOS栅极结构上形成覆盖NMOS栅极结构的光刻胶9，通过干法刻蚀去除PMOS伪多晶硅7；如图1c所示，去除光刻胶9后，在整个CMOS上沉积一层PMOS金属功函数层10，并在PMOS金属功函数层10沉积金属层，如金属铝(Al)，进行第二次化学机械研磨，去除层绝缘层3上的PMOS金属功函数层10以及多余的金属，以露出夹层绝缘层3这样就在原PMOS伪多晶硅7的位置上形成了PMOS金属栅极11；以同样的工序，用光刻胶掩膜覆盖PMOS栅极结构，利用干法刻蚀移除NMOS伪多晶硅6，去除覆盖PMOS的光刻胶掩膜，沉积NMOS金属功函数层及金属层，进行第三次化学机械研磨，去除夹层绝缘层3上的NMOS金属功函数层12以及金属层，这样就在原NMOS伪多晶硅6的位置形成了NMOS金属栅极13，进而，形成了高介电层金属栅CMOS结构，如图1d所示。
在实际工艺当中，在去除NMOS及PMOS伪多晶硅6和7时，分别要进行两次干法刻蚀，且需要在后续工艺中进行的化学机械研磨，会使夹层绝缘层3有一定的损失，进而使整个CMOS结构中，NMOS及PMOS的金属栅极11和13形成的高度降低，而金属栅极高度的降低会影响后续离子注入工艺，进而影响高介电层金属栅器件性能，使器件性能偏离设计标准。
发明内容
本发明提供了一种高介电层金属栅的制造方法，解决了现有技术中干法刻蚀移除伪多晶硅及后续工艺对夹层绝缘层损失导致的金属栅极高度降低的问题。
本发明采用的技术手段如下：一种高介电层金属栅的制造方法，包括：
在衬底上形成包括高介电层、伪多晶硅和侧壁氧化层的栅极结构；
在衬底上利用硅烷进行等离子体增强化学气相沉积形成夹层绝缘层，并进行化学机械研磨以露出伪多晶硅；
以所述夹层绝缘层为种子层利用臭氧和正硅酸乙酯进行选择化学气相沉积形成第一牺牲层；
在所述第一牺牲层上沉积形成第二牺牲层，所述第二牺牲层厚度与所述侧壁氧化层厚度相同；
进行干法刻蚀所述第二牺牲层，以露出所述第一牺牲层和伪多晶硅；
利用干法刻蚀去除伪多晶硅；
沉积金属功函数层和金属栅极；
再次进行化学机械研磨以露出所述第一牺牲层。
进一步，在衬底上形成栅极结构的步骤包括：在衬底上定义NMOS区及PMOS区，并在NMOS区和PMOS区之间形成浅沟槽隔离；在NMOS区及PMOS区上分别形成NMOS高介电层及PMOS高介电层，及NMOS伪多晶硅和PMOS伪多晶硅，并在NMOS高介电层、NMOS伪多晶硅的两侧及PMOS高介电层、PMOS伪多晶硅的两侧形成侧壁氧化层；
形成夹层绝缘层的步骤包括：在衬底上的所述NMOS侧壁氧化层和PMOS侧壁氧化层之间利用硅烷进行等离子体增强化学气相沉积形成夹层绝缘层，并进行化学机械研磨以露出NMOS伪多晶硅及PMOS伪多晶硅；
去除伪多晶硅、沉积金属功函数层和金属栅极并再次进行化学机械研磨的步骤包括：形成覆盖所述NMOS栅极结构的第一光刻胶掩膜，并干法刻蚀去除PMOS伪多晶硅；
去除所述第一光刻胶掩膜，依次沉积PMOS金属功函数层和金属栅极，并进行化学机械研磨，以露出第一牺牲层；
形成覆盖所述PMOS栅极结构的第二光刻胶掩膜，并干法刻蚀去除NMOS伪多晶硅；
去除所述第二光刻胶掩膜，依次沉积NMOS金属功函数层和金属栅极；
进行化学机械研磨以露出所述第一牺牲层。
进一步，所述利用硅烷进行等离子体增强化学气相沉积的参数为：温度300℃，压力1至5Torr，功率400至700瓦，硅烷流量为300-600SCCM，N2O流量为5000-20000sccm；所述夹层绝缘层氧化物的厚度为300至1000A。
进一步，所述利用臭氧和正硅酸乙酯TEOS进行选择化学气相沉积的工艺为：在温度300至500℃，压力20至40Torr下，TEOS为0.1-0.2gm，利用He作为TEOS载气，载气He流量为2000-8000sccm，并在He气氛下，气氛He气流量100-500sccm，臭氧流量为10000至25000sccm进行选择化学气相沉积；
所述第一牺牲层的厚度为：200至1000A。
进一步，所述第二牺牲层材料为SiN，第二牺牲层厚度为：50-500A。
进一步，所述PMOS金属功函数层材料为TiN；所述NMOS金属功函数层材料为TiAl；所述PMOS和NMOS的金属栅极材料为Al。
在本发明中，利用硅烷进行等离子体增强化学气相沉积形成种子层，在该种子层上利用臭氧和正硅酸乙酯进行选择化学气相沉积，以实现在种子层上选择性沉积第一牺牲层，并结合沉积的第二牺牲层，变相的增高了夹层绝缘层的高度，补偿了由于干法刻蚀和后续化学机械研磨中夹层绝缘层的损失，进而保障了最后生成的金属栅极的高度。
附图说明
图1a～图1d为现有技术分别移除伪多晶硅栅工艺形成HKMG流程示意图；
图2为本发明形成HKMG流程图；
图3a～图3g为本发明一种实施例中形成HKMG流程结构示意图。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
本发明所采用的技术手段是基于以下构思实现的，为了解决干法刻蚀移除伪多晶硅及后续化学机械研磨工艺对夹层绝缘层造成损失导致的金属栅极高度降低的问题，需增加夹层绝缘层的厚度，对干法刻蚀及化学机械研磨造成的损失部分进行补偿。
利用硅烷进行等离子体增强化学气相沉积形成种子层，在该种子层上利用臭氧和正硅酸乙酯进行选择化学气相沉积可实现选择性沉积，如AirGapTechnologybySelectiveOzone/TEOSDeposition，Z.Gabric，et.al，InfineonTechnologies，CorporateResearch，Otto-Hahn-Ring6，81739Munich，Germany中即披露了用于制造空隙的选择性沉积工艺。基于此工艺，在制作HKMG的CMOS器件时，在位于NMOS和PMOS之间的夹层介质层上选择性沉积一层牺牲层补偿现有工艺中夹层介质层的损失即实现了本发明要解决的问题。
本发明提供了一种高介电层金属栅极的制造方法，如图2所示，包括：
在衬底上形成包括高介电层、伪多晶硅和侧壁氧化层的栅极结构；
在衬底上利用硅烷进行等离子体增强化学气相沉积形成夹层绝缘层，并进行化学机械研磨以露出伪多晶硅；
以夹层绝缘层为种子层利用臭氧和正硅酸乙酯进行选择化学气相沉积形成第一牺牲层；
在第一牺牲层上沉积形成第二牺牲层，第二牺牲层厚度与侧壁氧化层厚度相同；
进行干法刻蚀刻蚀第二牺牲层，以露出第一牺牲层和伪多晶硅；
利用干法刻蚀去除伪多晶硅；
沉积金属功函数层和金属栅极；
再次进行化学机械研磨以露出第一牺牲层。
作为本发明优选实施例，以制作高介电层金属栅极的CMOS为例，详细描述本发明方法流程，如图3a～图3g所示：
参照图3a，在衬底上定义NMOS区及PMOS区，在NMOS区及PMOS区上分别形成NMOS高介电层及21和PMOS高介电层22，及NMOS伪多晶硅26和PMOS伪多晶硅27，并在NMOS高介电层21、NMOS伪多晶硅26的两侧及PMOS高介电层22、PMOS伪多晶硅27的两侧形成侧壁氧化层24、25，形成NMOS栅极结构和PMOS栅极结构；
在NMOS侧壁氧化层24和PMOS侧壁氧化层25之间利用硅烷进行等离子体增强化学气相沉积SiO2形成夹层绝缘层23，优选的等离子体增强化学气相沉积的工艺为：在温度300℃，压力1至5Torr下，硅烷流量为300-600sccm，N2O流量为5000-20000sccm，生成的SiO2厚度为300至1000A，在沉积夹层绝缘层23后，进行第一次化学机械研磨以露出NMOS伪多晶硅26及PMOS伪多晶硅27。
以夹层绝缘层23为种子层利用臭氧和正硅酸乙酯TEOS进行选择化学气相沉积SiO2形成第一牺牲层29，化学气相沉积的参数优选为：在温度300至500℃，压力20至40Torr下，TEOS为0.1-0.2gm，利用He作为TEOS载气，载气He流量优选为2000-8000sccm，并在He气氛下，气氛He气流量优选100-500sccm，臭氧流量为10000至25000sccm进行选择化学气相沉积，第一牺牲层29的厚度优选为200至1000A；由于夹层绝缘层23是利用硅烷进行等离子体增强化学气相沉积的SiO2，由SiO2作为种子层，在该种子层上利用臭氧和正硅酸乙酯进行选择化学气相沉积SiO2可实现选择性沉积，此时，选择性沉积在侧壁层氧化层24和25上端面、伪多晶硅26和27的上端面上不会或很少的沉积有SiO2；
参照图3b，在第一牺牲层29上沉积SiN形成第二牺牲层30，第二牺牲层30厚度与侧壁氧化层24和25厚度相同，一般为50-500A，这样一来，位于侧壁层氧化层24和25上端面上的第二牺牲层30会遮蔽住侧壁层氧化层24和25；
如图3c所示，进行干法刻蚀以露出所述第一牺牲层29和伪多晶硅26、27，即，保留位于侧壁层氧化层24和25上端面上的第二牺牲层30’部分，打开覆盖在伪多晶硅26、27上的第二牺牲层30部分；
如图3d所示，形成覆盖所述NMOS栅极结构的第一光刻胶掩膜31，并干法刻蚀去除PMOS伪多晶硅27；
如图3e所示，去除第一光刻胶掩膜31，依次沉积PMOS金属功函数层32和金属栅极33，并进行第二次化学机械研磨，去除第一牺牲层29上多余的PMOS金属功函数和金属，以露出第一牺牲层29，其中PMOS金属功函数层优选材料为TiN，金属栅极材料优选为Al；
参照图3f，形成覆盖PMOS栅极结构的第二光刻胶掩膜34，并干法刻蚀去除NMOS伪多晶硅26，该步骤中，也同时将沉积PMOS金属功函数层32和金属栅极33时在NMOS伪多晶硅26上端面形成的PMOS金属功函数层32’及金属物33’去除；
如图3g所示：去除所述第二光刻胶掩膜34，依次沉积NMOS金属功函数层和金属栅极，其中NMOS金属功函数层材料优选为TiAl，金属栅极材料优选为Al；进行第三次化学机械研磨，以露出所述第一牺牲层。
在本发明中，利用硅烷进行等离子体增强化学气相沉积形成种子层(SiO2)，在该种子层上利用臭氧和正硅酸乙酯进行选择化学气相沉积，以实现在种子层选择性沉积第一牺牲层(SiO2)，并结合沉积的第二牺牲层(SiN)，变相的增高了夹层绝缘层的高度，补偿了由于干法刻蚀和后续化学机械研磨中夹层绝缘层的损失，进而保障了最后生成的金属栅极的高度。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (6)

1.一种高介电层金属栅的制造方法，包括：
在衬底上形成栅极结构：衬底上定义NMOS区及PMOS区，并在NMOS区和PMOS区之间形成浅沟槽隔离；在NMOS区及PMOS区上分别形成NMOS高介电层及PMOS高介电层，及在NMOS高介电层之上形成NMOS伪多晶硅和在PMOS高介电层之上形成PMOS伪多晶硅，并在NMOS高介电层、NMOS伪多晶硅的两侧及PMOS高介电层、PMOS伪多晶硅的两侧形成侧壁氧化层；
在衬底上的所述NMOS侧壁氧化层和PMOS侧壁氧化层之间利用硅烷进行等离子体增强化学气相沉积形成夹层绝缘层，并进行化学机械研磨以露出NMOS伪多晶硅及PMOS伪多晶硅；
以所述夹层绝缘层为种子层利用臭氧和正硅酸乙酯进行选择化学气相沉积形成第一牺牲层；
在所述第一牺牲层上沉积形成第二牺牲层，所述第二牺牲层厚度与所述侧壁氧化层厚度相同；
进行干法刻蚀刻蚀所述第二牺牲层，以露出所述第一牺牲层和伪多晶硅；
利用干法刻蚀去除伪多晶硅；
沉积金属功函数层和金属栅极；
再次进行化学机械研磨以露出所述第一牺牲层。
2.根据权利要求1所述的方法，其特征在于，
去除伪多晶硅、沉积金属功函数层和金属栅极并再次进行化学机械研磨的步骤包括：形成覆盖所述NMOS栅极结构的第一光刻胶掩膜，并干法刻蚀去除PMOS伪多晶硅；
去除所述第一光刻胶掩膜，依次沉积PMOS金属功函数层和金属栅极，并进行化学机械研磨，以露出第一牺牲层；
形成覆盖所述PMOS栅极结构的第二光刻胶掩膜，并干法刻蚀去除NMOS伪多晶硅；
去除所述第二光刻胶掩膜，依次沉积NMOS金属功函数层和金属栅极；
进行化学机械研磨以露出所述第一牺牲层。
3.根据权利要求1或2所述的方法，其特征在于，所述利用硅烷进行等离子体增强化学气相沉积的参数为：温度300℃，压力1至5Torr，功率400至700瓦，硅烷流量为300-600sccm，N2O流量为5000-20000sccm；
所述夹层绝缘层氧化物的厚度为300至1000A。
4.根据权利要求1或2所述的方法，其特征在于，所述利用臭氧和正硅酸乙酯TEOS进行选择化学气相沉积的工艺为：在温度300至500℃，压力20至40Torr下,TEOS为0.1-0.2gm,利用He作为TEOS载气，载气He流量为2000-8000sccm,并在He气氛下，气氛He气流量100-500sccm,臭氧流量为10000至25000sccm进行选择化学气相沉积；
所述第一牺牲层的厚度为：200至1000A。
5.根据权利要求1或2所述的方法，其特征在于，所述第二牺牲层材料为SiN，第二牺牲层厚度为：50至500A。
6.根据权利要求2所述的方法，其特征在于，所述PMOS金属功函数层材料为TiN；所述NMOS金属功函数层材料为TiAl；所述PMOS和NMOS的金属栅极材料为Al。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107437494B (zh) * 2016-05-27 2019-11-05 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN110431118B (zh) * 2017-01-05 2023-10-27 奇跃公司 通过等离子体蚀刻的高折射率玻璃的图案化

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW494482B (en) * 2001-05-04 2002-07-11 Chartered Semiconductor Mfg Method for forming an extended metal gate using damascene process
CN101714508A (zh) * 2008-10-06 2010-05-26 台湾积体电路制造股份有限公司 制造半导体装置的方法
CN101826485A (zh) * 2009-03-02 2010-09-08 中芯国际集成电路制造(上海)有限公司 一种双重深度沟槽形成方法
CN101958267A (zh) * 2009-07-16 2011-01-26 中芯国际集成电路制造(上海)有限公司 浅沟槽填充方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7544621B2 (en) * 2005-11-01 2009-06-09 United Microelectronics Corp. Method of removing a metal silicide layer on a gate electrode in a semiconductor manufacturing process and etching method
US8741394B2 (en) * 2010-03-25 2014-06-03 Novellus Systems, Inc. In-situ deposition of film stacks

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW494482B (en) * 2001-05-04 2002-07-11 Chartered Semiconductor Mfg Method for forming an extended metal gate using damascene process
CN101714508A (zh) * 2008-10-06 2010-05-26 台湾积体电路制造股份有限公司 制造半导体装置的方法
CN101826485A (zh) * 2009-03-02 2010-09-08 中芯国际集成电路制造(上海)有限公司 一种双重深度沟槽形成方法
CN101958267A (zh) * 2009-07-16 2011-01-26 中芯国际集成电路制造(上海)有限公司 浅沟槽填充方法

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