CN100449757C - 一种集成电路结构及制造方法 - Google Patents
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Abstract
本发明提供一种集成电路结构及制造方法，包括：在半导体衬底上形成隔离场区域；在衬底表面上形成栅电介质层；在栅电介质层上形成栅电极；形成光刻胶且覆盖于主动区域上；选择性地蚀刻虚拟图案；选择性地蚀刻虚拟衬底；接着移除光刻胶；在沿着该栅电极与该栅电介质层的相对边墙上形成一对间隙壁；在衬底表面上形成源极和漏极；在栅电极、源极和漏极上形成硅化金属；随后形成内层电介质层；接着形成一接触开口及金属线路。本发明利用CMP平坦化处理，其并不会在金属线路与虚拟图案之间伴随增加寄生电容。
Description
技术领域
本发明涉及一种集成电路，且特别涉及一种利用虚拟图案(dummypatterns)来形成的集成电路。较特别的是本发明涉及一种形成集成电路的方法，其不具有虚拟图案所产生的寄生电容。
背景技术
化学机械研磨法(Chemical Mechanical Polish，CMP)为一种用以平坦化半导体晶片的处理。CMP采取物理上及化学上两者协同作用的力量以平坦化晶片。当晶片被支撑于垫上时，借由施加一负载力量至晶片后方而完成。当含有研磨液及易反应的化学物的研磨液通过下方时，垫和晶片两者接着被依相反方向旋转。CMP为一种真正达到整个衬底上整体的平坦化的方法。
借由CMP处理来研磨薄膜中存在的图案效应已广为人知。由于不同的图案密度及图案尺寸一致性的降低，将出现一种微负载效应(micro-loadingeffect)问题。此微负载效应有关的现象发生于同时蚀刻或研磨高图案密度及低图案密度的区域。由于从一区域至另一区域的薄膜上不同的蚀刻/研磨率，借由蚀刻/研磨处理，大量的反应将形成局部地密集或稀疏，并且反应物质的大量对流将造成蚀刻率的不一致性。有效图案密度中的大量变动已显示将会导致显著且不期望的后研磨(post-polish)薄膜厚度变动。特别的是，此不一致性在电路的表面造成了凹陷(dishing)效应。凹陷是指在低图案密度位置的表面所被研磨的速度比高图案密度的表面快，因此形成一盘形表面。
为了消除这种凹陷效应，有两种传统上用来均等有效图案密度的方法。第一种方法为处理步骤，如公知的反向回蚀，其包含利用掩模以回蚀凸起区域。第二种方法为布局设计步骤，如公知的虚拟充填，其修改电路布局并在具有低图案密度之处加入虚拟图案。虚拟图案的加入有助于达到整个晶片有效图案密度的一致性，也因此避免凹陷的问题。
一般来说，这种虚拟图案在执行完化学机械研磨法后都会留在原处。此虚拟图案有传导性，会形成具有内层金属线路的寄生电容。寄生电容由于充放电的时间而造成了阻容迟滞(RC-delay)。内层电介质层(Inter-LevelDielectric，ILD)的比例概图和先进的处理的高操作频率将由于寄生电容问题而造成严重的效能下降。在现阶段的集成电路技术发展中，利用数字集成电路来作为快速切换电路的需求不断地增加。随着集成电路已进入高频率的切换需求，因寄生电容所引起的低效能问题将逐渐增加。
发明内容
本发明用以解决上述寄生电容的问题，因此本发明的目的在于提供一种利用CMP平坦化处理来制造集成电路的方法，其并不会在金属线路与虚拟图案之间伴随增加寄生电容。
基于上述目的，本发明提供一种集成电路结构，至少包含：半导体衬底，具有上表面；隔离场区域，由该衬底的该上表面延伸进入该衬底而形成；虚拟衬底区域，借由该隔离场区域分开，其中该虚拟衬底区域具有由该衬底上表面凹入的上表面；通常的主动区域，借由该隔离场区域分开，其中该通常主动区域具有实质上与该衬底的上表面成共面的表面；栅电介质层，形成于该衬底的上表面上，以及该通常主动区域中；以及栅电极，形成于该栅电介质层上。
上述的集成电路结构，还包含：一对间隙壁，形成于沿着该栅电极与该栅电介质层的相对边墙上；源极区域和漏极区域，形成于邻接该栅电极的该通常主动区域中；硅化金属层，形成于该源极区域、该漏极区域、该栅电极以及该虚拟衬底区域的该凹入表面上方；内层电介质层，形成于该通常主动区域、虚拟衬底区域以及隔离场区域上方；传导插塞，形成于该内层电介质层中且接触该栅电极；以及金属线路层，形成于该内层电介质层上方。
上述的集成电路结构，其中该半导体衬底选自于由绝缘体硅(Silicon OnInsulator，SOI)与体半导体所组成的群组。
上述的集成电路结构，其中该虚拟衬底区域的该凹入表面由该衬底的上表面凹进约2nm至500nm或10nm至200nm。
上述的集成电路结构，其中该主动区域及该虚拟衬底区域被隔开约1nm至1μm；该主动区域具有一尺寸约介于0.0001μm2至10000μm2；以及该虚拟衬底区域凹入约介于2nm至500nm。
上述的集成电路结构，其中该栅电极至少包含一材料，该材料选自于由半导体、氧化金属、硅化金属以及其结合物实质上组成的群组，并且其中该栅电极和该硅化金属层具有功函数。
基于上述目的，本发明提供一种形成集成电路的方法，至少包含：在一半导体衬底上，由该衬底的表面延伸进入该衬底，从而形成隔离场区域；在该衬底表面上形成栅电介质层；在该栅电介质层上形成栅电极；形成光刻胶以覆盖于所选择的该栅电极与所选择的该衬底区域；选择性地蚀刻未被光刻胶覆盖的该栅电介质层和栅电极；选择性蚀刻未被该光刻胶覆盖的该衬底区域；以及移除该光刻胶。
上述的方法，还包含：沿着未经蚀刻的栅电极和栅电介质层的相对边墙形成一对间隙壁；在该未经蚀刻的栅电极和栅电介质层的相对边墙上形成源极和漏极区域；硅化该源极、漏极和未经蚀刻的栅电极；形成内层电介质层以覆盖于该未经蚀刻的栅电极和该源极和漏极上；在该内层电介质层中形成开口；在该开口中形成传导插塞；以及在该内层电介质层的表面形成金属线路，以接触传导插塞。
上述的方法，其中移除该光刻胶是用以露出该未经蚀刻的栅电极。
上述的方法，其中该未经蚀刻的栅电极的厚度约小于500nm。
上述的方法，其中蚀刻未被该光刻胶覆盖的该衬底区域，使其凹入深度约2nm至500nm。
上述的方法，其中该光刻胶延伸超出各栅电极约10nm至10μm。
上述的方法，其中选择性地蚀刻未被光刻胶保护的该栅电介质层和栅电极的步骤借由干式蚀刻，该干式蚀刻至少包含一气体，该气体选自于由HBr、O2、Cl2以及其结合体实质上所组成的群组。
上述的方法，其中该选择性地蚀刻未受光刻胶保护的该栅电介质层与栅电极借由利用了KOH蚀刻溶液的湿式蚀刻。
上述的方法，其中该隔离场区域选自于由浅沟槽隔离、局部硅氧化法以及空气隔离法所组成的群组。
附图说明
为让本发明的上述和其它目的、特征、优点与实施例能更明显易懂，附图的详细说明如下：
图1是具有虚拟图案的部分传统集成电路的横向剖面图；
图2是基于本发明一较佳实施例所制造的集成电路的一部份的横向剖面图；
图3至图11是集成电路的制造期间阶段的横向剖面图，其使得本发明的优点特征更为具体化。
图中标号说明：
2：衬底 4：隔离场区域
6：金属氧化物半导体晶体管 8：虚拟图案
12：电容 14：硅化金属
16：内层电介质层 18：金属线路
20：金属插塞 100：衬底
102：隔离场区域 103：栅电介质层
104：栅电极层 106：栅电极层
108：虚拟衬底区域 109：主动区域
110：光刻胶 112：间隙壁
113：半导体 114：硅化金属
116：硅化金属 118：内层电介质层
120：金属插塞 122：金属线路薄膜
具体实施方式
本较佳实施例的制造及使用详细说明于下。此特定实施例仅说明以特定的方法制造及使用本发明，而非用以限制本发明的范围。
将在此说明一种新的形成集成电路的方法。此方法解决了由虚拟图案寄生电容所产生的阻容迟滞(RC-delay)问题。
图1示出了传统的集成电路。隔离场区域4形成于衬底2中。此隔离场区域4隔离且定义了主动区域。根据主动区域所处于的位置，可称为一般主动区域，其中形成有实际组件，或称为虚拟衬底区域，其不是具有虚拟图案就是其中不具有形成的组件。金属氧化物半导体(Metal Oxide Semiconductor，MOS)晶体管6为实际组件。组件8为虚拟图案。硅化金属14形成于虚拟衬底区域中。此硅化金属14与金属氧化物半导体晶体管6的源/漏极区域一起显影。于内层电介质层(Inter-Level Dielectric，ILD)16沉积后，金属插塞(metalplug)20穿过内层电介质层16，并且连接沉积与图案化金属线路18。值得注意的是虚拟图案8并未被移除。电容12存在于虚拟图案8与金属线路18之间，并且介于硅化金属14与金属线路18之间。这些电容12引起了电路质量的下降。
图2示出了基于本发明一实施例所形成的集成电路。比较图1与图2，可注意到虚拟图案8已从电路中被移除，并且在原来的硅表面形成嵌入式的虚拟硅衬底图案14。据此，可消除重要部分的寄生电容。
图3至图11示出了本发明的一较佳实施例，在图3中，衬底100为一较佳的半导体或绝缘体。衬底100最好由体(bulk)硅晶片所形成。在另一实施例中，衬底100可为由其它半导体或绝缘材料包含如硅、碳、锗、镓、砷、氮、铝、铟以及磷所形成。衬底100可为单一晶体或复合物的形式。为了改善组件的效能，衬底100最好能具有张力。在其它实施例中，无张力材料同样可被使用。
隔离场区域102形成于衬底100上，在一较佳实施例中，隔离场区域102为浅沟槽隔离(Sallow Trench Isolations，STI)。最好是借由蚀刻衬底100中的浅沟槽以形成浅沟槽隔离区域102，并且利用如氧化硅的绝缘体来充填沟槽。STI绝缘体的电介质常数约在0.05～50的范围中，并且较佳约为0.05～4的范围。在一较佳实施例中，STI为一应力片区域，即STI材料的结构在周围的硅区域上造成应力。在另一实施例中，STI区域由体材料所形成。为了有效地隔离主动区域，此隔离场区域具有一最小深度约为30～650nm且较佳约为50～450nm。
在另一实施例中，隔离区域102借由局部硅氧化法(Localized Oxidizationof Silicon，LOCOS)所形成。一较佳的LOCOS处理为预蚀(pre-etch)主动区域，接着形成氮化硅(Si3N4)层以覆盖主动区域。接着执行一个氧化步骤。当暴露出来的区域形成氧化硅(SiO2)层时，具有氮化硅(Si3N4)所覆盖的区域可免于被氧化。
在又一实施例中，隔离区域102由空气隔离区域所形成。衬底100中的深处或凹处的图案被蚀刻。许多凹处由蚀刻所形成，其利用标准光刻集成电路制造技术所形成的二氧化硅/氮化硅的传统掩模。此掩模形成有多个对应于凹处图案的孔隙。接着可基于传统方法穿过定义于二氧化硅掩模中的孔隙以蚀刻此衬底。
如图3所示，形成隔离区域102以隔离主动区域。主动区域109为一般主动区域。衬底区域108为虚拟衬底区域。主动区域及虚拟衬底区域可为各种形状，像是方形、矩形以及L形等等。主动/非主动衬底及主动/非主动区域由隔离场区域102区隔开约1nm～10μm，并且具有一典型尺寸约为0.0001μm2～10000μm2。
为便于说明本发明，用相同的参考号代表主动区域及其外尺寸。此外尺寸109为一般主动区域109的表面。外尺寸108为虚拟衬底区域108的表面。
图4示出了栅极的形成。栅电介质层103形成于衬底100上，紧接着为一栅电极层104。栅电介质层103最好包含SiO2、氮氧化物、氮化物或其它高k值材料。尽管栅电极层104可由金属或一包含金属、半导体、氧化金属或硅化金属的复合结构所形成，但最好为多晶硅。接着图案化栅电介质层与栅电极，并利用光刻技术以形成栅极。栅电极可形成于一般主动区域、虚拟衬底区域以及隔离场区域之中。形成于虚拟衬底区域108或隔离场区域102中的栅电极为虚拟图案。图4所示为形成于隔离场区域102中的栅电极106。
如图5所示，形成一光刻胶110以保护一般主动区域。为能有效免除主动区域被过度蚀刻，光刻胶还往金属氧化物半导体晶体管之处延伸约10nm～10μm，且较佳约为20nm～3μm。光刻胶110具有的厚度介于约10nm～5μm之间，且较佳约为50nm～5μm。
图6是虚拟图案经移除后的集成电路横向剖面图。在一较佳实施例中，借由一使用KOH蚀刻溶液的湿式蚀刻，虚拟图案106能被较佳的选择性移除。在另一实施例中，干式蚀刻可在周围充填着HBr+Cl2+O2的环境中实施。因外尺寸108并无光刻胶所保护，所以其下方材料被非等向性蚀刻。外尺寸108被蚀刻至深度约为2nm～500nm，且较佳约为10nm～200nm。因选择性蚀刻的使用，故外尺寸108中的损失与隔离区域102中的损失不同。隔离场区域102中的损失约为10～300nm，且较佳约为10～100nm。在另一实施例中，虚拟电栅极106在间隙壁112形成后移除(请参照图7)。
在一较佳实施例中，虚拟衬底108与虚拟图案106同时被蚀刻，在另一实施例中，虚拟衬底108可在栅电极104形成前、栅电极104形成后或间隙壁112形成后予以移除。
如图7所示，光刻胶110已被移除。如同公知技术中，光刻胶可在氧气等离子中的隧穿反应器里予以移除。一对间隙壁112形成于沿着该栅电极103与该栅电介质层104的相对边墙上。如下文说明的水杨酸化(salicidation)处理中，间隙壁112可作为自对准掩模之用。可借由公知的方法来形成间隙壁112，沉积一电介质层并覆盖整个区域，此区域包括衬底100与栅电极104，接着利用非等向性蚀刻将电介质层由水平表面予以移除，并且留下间隙壁112。
图8示出了源极与漏极区域的形成。如一凸起的源/漏极MOS概图，半导体113外延沉积至一厚度约为400埃(angstrom，
)～600埃。半导体113形成了源极与漏极以供产生MOS晶体管，由此为可供选择地称作源极与漏极区域113。形成半导体113的较佳方法为选择性外延。二氧化硅(SiO2)层形成并覆盖于衬底100上。穿过二氧化硅(SiO2)以暴露出源/漏极区域来形成一开口。半导体113接着外延长成。虽然其它的沉积技术包括化学气相沉积法(Chemical Vapor Deposition，CVD)、极高真空化学气相沉积法(Ultra HighVacuum Chemical Vapor Deposition，UHVCVD)、原子层化学气相沉积法(Atomic Layer Chemical Vapor Deposition，ALCVD)或有机金属化学气相沉积法(Metal Organic Chemical Vapor Deposition，MOCVD)同样可使用，但最好能利用分子束外延沉积法(Molecular Bean Epitaxy，MBE)来形成半导体113。较佳的沉积发生在温度为300℃～950℃的范围内，且最好在450℃～850℃的范围内，以及低于100米-陶尔(mTorr)的压力。半导体113外延地成长于所暴露出的单一晶体衬底区域中。在二氧化硅层上形成一多晶硅晶体。此多晶硅晶体及二氧化硅层接着被蚀刻，仅留下源极、漏极以及多晶硅栅极区域，源/漏极区域最终借由植入及热回火而定义出来。
如图8所示，硅化金属114形成且覆盖于源极和漏极上，并且最好也覆盖于栅电极104上。硅化金属114的厚度最好小于约500
硅化金属114可为一过渡金属或金属复合物如镍、钛、钴、钨或相似物，或其它借由化学气相沉积法(Chemical Vapor Deposition，CVD)、物理气相沉积法(PhysicalVapor Deposition，PVD)或其它可供选择的方法所沉积的适当的传导材料。在后续的讨论中，层114可替换地称为金属层或硅化金属层。根据本实施例可了解到层114不是一金属层就是后面将与下层半导体区域进行内反应的金属所形成的硅化金属。
在一较佳实施例中，金属114为硅化金属。此硅化金属可采用过渡金属的硅化金属形式或可包含一种以上的过渡金属。在一较佳实施例中，金属层114借由首先沉积薄金属复合层，如钛、钴、镍、钨或其它类似之物具有氮化钛(TiN)覆盖以覆盖于组件上，包括半导体113所暴露出的表面与栅电极104。此组件接着借由回火使硅化金属形成于所沉积的金属与下方暴露出硅区域(特别是源/漏极区域及多晶硅栅电极104)之间。此硅化金属区域的结果如同示于图8中的金属层114。尽管所希望的厚度可根据设计内容而选择，但此硅化金属层114的结果最好在50至500
的厚度范围中。在另一实施例中，硅化金属层114可借由硅化金属的沉积来形成，如硅化钴或硅化镍直接沉积于源极和漏极区域上，以及栅电极104利用公知的沉积技术如CVD来形成。
此硅化金属114与硅化金属116同时形成，硅化金属116同样形成于虚拟衬底区域中的外尺寸108上。在前面的步骤中，虚拟衬底108已被置入凹进处，增加了硅化金属与金属线路间的距离，因此，降低了硅化金属与金属线路间的电容。
如图9所示，内层电介质层(inter-level dielectric，ILD)118如同公知的前金属电介质层(Pre-Metal Dielectric，PMD)或金属层间电介质层(Inter-MetalDielectric，IMD)沉积覆盖于电路表面。内层电介质层118为传统的氧化硅，其可利用下面几种方法来沉积，如化学气相沉积法(Chemical VaporDeposition，CVD)、旋转式涂敷(Spin-on Coating)、等离子加强式化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition，PECVD)、高密度等离子化学气相沉积法(High Density Plasma Chemical Vapor Deposition，HDPCVD)、低压化学气相沉积法(Low pressure Chemical Vapor Deposition，LPCVD)或其它公知的沉积技术。此内层电介质层包含传统的硅甲烷基底(silane-based)氧化硅、SiON、SiN、SOG、掺杂氧化硅或乙基烷氧化硅基底(TEOS-based)的氧化硅。内层电介质层也最好包含低k值材料，如氟化硅玻璃(FluorinatedSilicate Glass，FSG)、聚酰亚胺(Polyimides)、氢硅酸盐(HydrogenSilsesquioxane，HSQ)、甲醇硅酸盐(Methylated Silsesquioxane，MSQ)、甲醇硅(Methylated Silica)、氟化非晶碳(Fluorinated Amorphous Carbon)、聚四氟乙烯(铁弗龙)以及有机孔和无机孔(干凝胶，硅土模板)。此内层电介质层118将提供晶体管与随后形成的下方金属线路之间的绝缘。一光刻胶材料(未绘示)将形成且被图案化并覆盖于内层电介质层118上，以使开口能与源极、漏极和栅电介质层接触。
图10示出了内层电介质层118所暴露出的部分经蚀刻后的集成电路，因此，开口接触了内层电介质层中的开口。
图11示出了金属插塞(metal plug)已形成于接触开口后的组件。金属插塞(metal plug)120可由钨、铝、铜或其它公知可供选择的物质来形成。金属插塞(metal plug)120同样可为一复合结构，包括像是由钛/氮化钛或氮化钽以及其它层所形成的埋入层与附着层。
金属线路薄膜122借由溅镀以形成于内层电介质层的表面上。此溅镀沉积的钛/钨薄膜的厚度介于20nm至500nm之间，且较佳约为300nm。接着利用光刻技术及反应性离子蚀刻(Reactive Ion Etchin，RIE)来图案化金属线路122。
虽然本发明已以一较佳实施例公开如上，然而其并非用以限定本发明，任何熟悉此技术的人，在不脱离本发明的精神和范围内，应当可作各种的更动与润饰，因此本发明的保护范围应当视后附的权利要求所限定的保护范围为准。
Claims (15)
1.一种集成电路结构，至少包含：
半导体衬底，具有上表面；
隔离场区域，由该半导体衬底的该上表面延伸进入该半导体衬底而形成；
虚拟衬底区域，借由该隔离场区域分开，其中该虚拟衬底区域具有由该半导体衬底上表面凹入的上表面；
主动区域，借由该隔离场区域分开，其中该主动区域具有与该半导体衬底的上表面成共面的表面；
栅电介质层，形成于该半导体衬底的上表面上，以及该主动区域中；以及
栅电极，形成于该栅电介质层上。
2.如权利要求1所述的集成电路结构，还包含：
一对间隙壁，形成于沿着该栅电极与该栅电介质层的相对边墙上；
源极区域和漏极区域，形成于邻接该栅电极的该主动区域中；
硅化金属层，形成于该源极区域、该漏极区域、该栅电极以及该虚拟衬底区域的该凹入表面上方；
内层电介质层，形成于该主动区域、虚拟衬底区域以及隔离场区域上方；
传导插塞，形成于该内层电介质层中且接触该栅电极；以及
金属线路层，形成于该内层电介质层上方。
3.如权利要求1所述的集成电路结构，其中该半导体衬底选自于由绝缘体硅与体半导体所组成的群组。
4.如权利要求1所述的集成电路结构，其中该虚拟衬底区域的该凹入表面由该半导体衬底的上表面凹进2nm至500nm。
5.如权利要求4所述的集成电路结构，其中该虚拟衬底区域的该凹入表面由该半导体衬底的上表面凹进10nm至200nm。
6.如权利要求1所述的集成电路结构，其中
该主动区域及该虚拟衬底区域被隔开1nm至1μm；
该主动区域具有一尺寸介于0.0001μm2至10000μm2；以及该虚拟衬底区域凹入介于2nm至500nm。
7.一种形成集成电路的方法，至少包含：
在一半导体衬底上，由该半导体衬底的表面延伸进入该半导体衬底，形成隔离场区域；
在该半导体衬底的表面上形成栅电介质层；
在该栅电介质层上形成栅电极；
形成光刻胶以覆盖于所选择的该栅电极与所选择的该半导体衬底的区域；
选择性地蚀刻未被光刻胶覆盖的该栅电介质层和栅电极；
选择性蚀刻未被该光刻胶覆盖的该半导体衬底的区域；以及
移除该光刻胶。
8.如权利要求7所述的方法，还包含：
沿着未经蚀刻的栅电极和栅电介质层的相对边墙形成一对间隙壁；
在该未经蚀刻的栅电极和栅电介质层的相对边墙上形成源极和漏极区域；
硅化该源极、漏极和未经蚀刻的栅电极；
形成内层电介质层以覆盖于该未经蚀刻的栅电极和该源极和漏极上；
在该内层电介质层中形成开口；
在该开口中形成传导插塞；以及
在该内层电介质层的表面形成金属线路，以接触传导插塞。
9.如权利要求8所述的方法，其中移除该光刻胶是用以露出该未经蚀刻的栅电极。
10.如权利要求8所述的方法，其中该未经蚀刻的栅电极的厚度小于500nm。
11.如权利要求7所述的方法，其中蚀刻未被该光刻胶覆盖的该半导体衬底的区域，使其凹入深度2nm至500nm。
12.如权利要求7所述的方法，其中该光刻胶延伸超出所选择的该栅电极10nm至10μm。
13.如权利要求7所述的方法，其中选择性地蚀刻未被光刻胶保护的该栅电介质层和栅电极的步骤借由干式蚀刻，该干式蚀刻至少包含一气体，该气体选自于由HBr、O2、Cl2以及其结合体所组成的群组。
14.如权利要求7所述的方法，其中该选择性地蚀刻未受光刻胶保护的该栅电介质层与栅电极借由利用了KOH蚀刻溶液的湿式蚀刻。
15.如权利要求7所述的方法，其中该隔离场区域选自于由浅沟槽隔离、局部硅氧化法以及空气隔离法所组成的群组。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090107 |