CN114530502A - 半导体结构及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 84
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 239000000463 material Substances 0.000 claims description 122
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 58
- 229910052710 silicon Inorganic materials 0.000 claims description 58
- 239000010703 silicon Substances 0.000 claims description 58
- 230000008569 process Effects 0.000 claims description 43
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 26
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 23
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 20
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 15
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 11
- 238000005229 chemical vapour deposition Methods 0.000 claims description 8
- 238000001312 dry etching Methods 0.000 claims description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 4
- 125000006850 spacer group Chemical group 0.000 claims description 2
- 230000003071 parasitic effect Effects 0.000 abstract description 16
- 230000009286 beneficial effect Effects 0.000 abstract description 7
- 239000010410 layer Substances 0.000 description 363
- 239000011800 void material Substances 0.000 description 9
- 238000000231 atomic layer deposition Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 238000007517 polishing process Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 230000008093 supporting effect Effects 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical compound [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- VKJLWXGJGDEGSO-UHFFFAOYSA-N barium(2+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[Ti+4].[Ba+2] VKJLWXGJGDEGSO-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- CZXRMHUWVGPWRM-UHFFFAOYSA-N strontium;barium(2+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[O-2].[Ti+4].[Sr+2].[Ba+2] CZXRMHUWVGPWRM-UHFFFAOYSA-N 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
一种半导体结构及其形成方法，其中半导体结构包括：基底，所述基底上具有栅极结构；第一侧墙层，位于所述栅极结构的侧壁上，所述第一侧墙层的顶部表面与所述栅极结构的顶部表面齐平；第二侧墙层，位于所述栅极结构两侧的基底上，所述第二侧墙层的顶部表面与所述栅极结构的顶部表面齐平，且所述第二侧墙层与所述第一侧墙层之间具有空隙层。本发明实施例提供的半导体结构，有利于减小半导体器件的寄生电容，从而提高半导体结构的性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET(Metal-Oxide-Semiconductor Field-EffectTransistor，MOSFET)的沟道长度也相应不断缩短。
随着栅电极长度的不断减小，MOS晶体管中最严重的寄生电容存在于栅电极与源漏区之上的栓塞(contact-plug)之间，而减少寄生电容是改善小尺寸MOS晶体管的响应速度、功耗等的主要方法。但是目前的MOS晶体管结构中侧墙(spacer)的材料一般为氮化硅、氧化硅等，由于氮化硅、氧化硅等材料的介电常数较大，使得栅电极与源漏区的接触栓塞之间的寄生电容较大，增加了器件的延迟和开关功耗。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，能够减小寄生电容，减小器件的延迟和开关功耗。
为解决上述技术问题，本发明实施例提供一种半导体结构，包括：基底，所述基底上具有栅极结构；第一侧墙层，位于所述栅极结构的侧壁上，所述第一侧墙层的顶部表面与所述栅极结构的顶部表面齐平；第二侧墙层，位于所述栅极结构两侧的基底上，所述第二侧墙层的顶部表面与所述栅极结构的顶部表面齐平，且所述第二侧墙层与所述第一侧墙层之间具有空隙层。
可选的，还包括：介质层，所述介质层位于所述基底上，所述介质层的顶部表面与所述栅极结构的顶部表面齐平。
可选的，还包括：源漏掺杂层，位于所述栅极结构两侧的所述基底内。
可选的，还包括：第一停止层，位于所述源漏掺杂层上以及所述第二侧墙层的侧壁上。
可选的，还包括：第二停止层，位于所述介质层、所述第二侧墙层、所述第一侧墙层以及所述栅极结构表面。
可选的，所述第一侧墙层的材料包括氮化硅、氧化硅、碳化硅、氮氧化硅、碳氮化硅、碳氮氧化硅或碳氮硼化硅中的一种或多种。
可选的，所述第二侧墙层的材料包括氮化硅、氧化硅、碳化硅、氮氧化硅、碳氮化硅、碳氮氧化硅或碳氮硼化硅中的一种或多种。
相应的，本发明实施例还提供了一种上述半导体结构的形成方法，包括：提供基底，所述基底上形成有伪栅结构；在所述伪栅结构侧壁上形成第一侧墙层、牺牲层和第二侧墙层，所述牺牲层位于所述第一侧墙层和所述第二侧墙层之间，且所述第一侧墙层、所述第二侧墙层的顶部表面与所述伪栅结构的顶部表面齐平，所述牺牲层的顶部表面低于所述伪栅结构的顶部表面；去除所述伪栅结构，形成栅极开口；在所述栅极开口内形成初始栅极结构；对所述初始栅极结构、所述第一侧墙层以及所述第二侧墙层进行平坦化处理，直至暴露出所述牺牲层的顶部表面，形成栅极结构；去除所述牺牲层，在所述第一侧墙层和所述第二侧墙层之间形成空隙层。
可选的，在所述伪栅结构侧壁上形成第一侧墙层、牺牲层和第二侧墙层的步骤包括：在所述基底、所述伪栅结构的顶部和侧壁上形成第一侧墙材料层；在所述第一侧墙材料层表面形成牺牲材料层；刻蚀所述牺牲材料层，至所述牺牲材料层的顶部表面低于所述伪栅结构的顶部表面，在所述第一侧墙材料层的侧壁表面形成牺牲层；在所述基底上、所述牺牲层上以及所述第一侧墙材料层上形成第二侧墙材料层；在所述基底上形成介质层，所述介质层的顶部表面高于所述第二侧墙材料层的顶部表面；对所述介质层、所述第二侧墙材料层以及所述第一侧墙材料层进行平坦化处理，直至暴露出所述伪栅结构的顶部表面，在所述伪栅结构侧壁上形成第一侧墙层和第二侧墙层，所述牺牲层位于所述第一侧墙层和所述第二侧墙层之间。
可选的，刻蚀所述牺牲材料层的工艺为等离子干法刻蚀工艺，所述等离子干法刻蚀工艺的工艺参数包括：刻蚀气氛包括NF3和H2，偏置电压为50～200V。
可选的，在形成所述第二侧墙材料层之后，形成所述介质层之前，还包括：在所述伪栅结构两侧的所述基底内形成源漏掺杂层。
可选的，在形成所述源漏掺杂层之后，形成所述介质层之前，还包括：在所述源漏掺杂层上形成第一停止层，所述第一停止层还覆盖所述第二侧墙材料层表面。
可选的，去除所述牺牲层，在所述第一侧墙层和所述第二侧墙层之间形成空隙层之后，还包括：在所述介质层、所述第一侧墙层、所述第二侧墙层以及所述栅极结构表面形成第二停止层。
可选的，形成所述第二停止层的方法包括化学气相沉积法。
可选的，所述第一侧墙层的材料包括氮化硅、氧化硅、碳化硅、氮氧化硅、碳氮化硅、碳氮氧化硅或碳氮硼化硅中的一种或多种。
可选的，所述牺牲层的材料包括无定形硅。
可选的，所述第二侧墙层的材料包括氮化硅、氧化硅、碳化硅、氮氧化硅、碳氮化硅、碳氮氧化硅或碳氮硼化硅中的一种或多种。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明实施例提供的半导体结构，在第一侧墙层和第二侧墙层之间具有空隙层，所述空隙层用于形成“空气侧墙”，所述第一侧墙层、“空气侧墙”和第二侧墙层起到栅极结构侧墙的作用，由于空气的介电常数很小，“空气侧墙”存在有利于减小侧墙整体的介电常数，有利于减小形成的半导体器件的寄生电容，减小了延迟和开关功耗，从而提高了半导体结构的性能。
本发明实施例提供的半导体结构的形成方法，在第一侧墙层和第二侧墙层之间形成牺牲层，所述牺牲层为后续形成空隙层占用空间，去除牺牲层之后形成空隙层，所述空隙层用于形成“空气侧墙”，由于空气的介电常数很小，“空气侧墙”的存在有利于减小栅极结构侧壁上侧墙的整体介电常数，有利于减小形成的半导体器件的寄生电容，减小了延迟和开关功耗，从而提高了半导体结构的性能。
附图说明
图1至图13是本发明一实施例中半导体结构形成方法各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前在MOS晶体管中使用的侧墙的材料通常为氮化硅、氧化硅等，而氮化硅、氧化硅等材料的介电常数较大，使得半导体器件的寄生电容较大，从而影响半导体器件的电学性能。
为了解决上述问题，本发明实施例提供一种半导体结构的形成方法，在伪栅结构侧壁上形成第一侧墙层、牺牲层和第二侧墙层，牺牲层位于第一侧墙层和第二侧墙层之间，且第一侧墙层、第二侧墙层的顶部表面与伪栅结构的顶部表面齐平，牺牲层的顶部表面低于伪栅结构的顶部表面，在去除伪栅结构形成初始栅极结构之后，平坦化处理初始栅极结构、第一侧墙层以及第二侧墙层，直至暴露出牺牲层的顶部表面，形成栅极结构，有利于控制形成的栅极结构的高度；形成栅极结构之后，再去除牺牲层，在第一侧墙层和第二侧墙层之间形成空隙层，从而形成了“空气侧墙”，由于空气的介电常数很小，因此显著降低了半导体器件的寄生电容，减小了器件的延迟，改善了响应速度和开关状态的切换功耗。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图13是本发明一实施例中半导体结构形成方法各步骤对应的结构示意图。
参考图1，提供基底100，所述基底100上形成有伪栅结构110。
本实施例中，所述基底100包括衬底101和位于所述衬底101上的鳍部102。
在其他实施例中，所述衬底101上还可不形成有鳍部102。
本实施例中，所述衬底101的材料为硅。
在其他实施例中，所述衬底101的材料还可以为锗、锗化硅、砷化镓、绝缘体上硅(SOI)、绝缘体上锗(GOI)等半导体材料。
本实施例中，所述鳍部102的材料为硅；在其他实施例中，所述鳍部102的材料还可以为锗、锗化硅、砷化镓、绝缘体上硅(SOI)、绝缘体上锗(GOI)等半导体材料。
本实施例中，所述伪栅结构110横跨所述鳍部102，覆盖鳍部102顶部和部分侧壁表面。
本实施例中，所述伪栅结构110包括：位于所述鳍部102上的伪栅介质层(未图示)以及位于所述伪栅介质层上的伪栅极层111。
本实施例中，形成所述伪栅结构110的步骤包括：在所述基底100表面形成伪栅介质层、覆盖所述伪栅介质层的伪栅材料层以及覆盖所述伪栅材料层的掩膜层；在所述掩膜层上形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀所述掩膜层、伪栅材料层和伪栅介质层，形成伪栅极层111、位于基底100和所述伪栅极层111之间的伪栅介质层(未图示)、位于伪栅极层111上的掩膜层112。
本实施例中，在形成所述伪栅结构110之后，先不去除所述掩膜层112，所述掩膜层112在后续工艺中可以保护所述伪栅极层111免受刻蚀损伤，并且在后续工艺中再去除所述掩膜层112，简化了工艺步骤。
在其他实施例中，形成所述伪栅结构110之后，也可以去除所述掩膜层112。
本实施例中，所述伪栅介质层的材料为氧化硅。
本实施例中，所述伪栅极层111的材料为多晶硅；在其他实施例中，所述伪栅极层111的材料还可以是非晶碳。
本实施例中，所述掩膜层112采用多层，包括位于所述伪栅极层111上的第一掩膜层1121和位于第一掩膜层1121上的第二掩膜层1122；在其他实施例中，所述掩膜层112也可以采用单层，单层时的材料包括氮化硅或氧化硅会碳化硅。
本实施例中，所述第一掩膜层1121的材料为氮化硅；所述第二掩膜层1122的材料为氧化硅。
在其他实施例中，所述第一掩膜层1121的材料还可以为氧化硅或碳化硅，所述第二掩膜层1122的材料还可以为氮化硅或者碳化硅。
形成所述伪栅结构110之后，在所述伪栅结构110侧壁上形成第一侧墙层、牺牲层和第二侧墙层，所述牺牲层位于所述第一侧墙层和所述第二侧墙层之间，且所述第一侧墙层、所述第二侧墙层的顶部表面与所述伪栅结构110的顶部表面齐平，所述牺牲层的顶部表面低于所述伪栅结构110的顶部表面。
具体形成所述第一侧墙层、牺牲层和第二侧墙层的步骤包括：
参考图2，在所述基底100、所述伪栅结构110的顶部和侧壁上形成第一侧墙材料层120。
本实施例中，所述第一侧墙材料层120用于后续形成第一侧墙层，还用于在后续工艺中保护所述伪栅结构110的侧壁以及在后续形成空隙层时提供支撑。
本实施例中，所述第一侧墙材料层120还覆盖所述掩膜层112的顶部和侧壁表面。
本实施例中，所述第一侧墙材料层120的材料为氮化硅；在其他实施例中，所述第一侧墙材料层120的材料还可以是氧化硅(SiO2)、碳化硅(SiC)、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、碳氮硼化硅(SiCBN)等材料中的一种或多种组合。
本实施例中，形成所述第一侧墙材料层120的方法为化学气相沉积法；在其他实施例中，还可以采用原子层沉积工艺形成所述第一侧墙材料层120。
本实施例中，所述第一侧墙材料层120的厚度为2～10nm。如果所述第一侧墙材料层120的厚度太厚，会导致最终在栅极结构侧壁的侧墙厚度较厚，介电常数仍然较大，减小寄生电容的效果不好；如果所述第一侧墙材料层120的厚度太薄，后续去除牺牲层时支撑效果不好。
继续参考图2，在所述第一侧墙材料层120上形成牺牲材料层130。
本实施例中，所述牺牲材料层130覆盖所述第一侧墙材料层120，所述牺牲材料层130用于后续形成牺牲层。
本实施例中，所述牺牲材料层130的材料为无定形硅，无定形硅与所述第一侧墙材料层120和所述第二侧墙材料层140之间具有较高的刻蚀选择比，在后续去除牺牲层时避免造成第一侧墙层和第二侧墙层的刻蚀损伤。
本实施例中，形成所述牺牲材料层130的工艺为化学气相沉积工艺；在其他实施例中，还可以采用原子层沉积工艺形成所述牺牲材料层130。
本实施例中，所述牺牲材料层130的厚度为2～10nm。如果所述牺牲材料层130的厚度过厚，则后续形成的牺牲层过厚，去除牺牲层后形成的空隙层空间较大，后续形成第二停止层时会导致第二停止层沉积在空隙内，破坏形成的“空气侧墙”；如果所述牺牲材料层130的厚度过小，则最终形成的空隙层的厚度过小，导致减少介电常数、减小寄生电容的效果较小。
参考图3，刻蚀所述牺牲材料层130，至所述牺牲材料层130的顶部表面低于所述伪栅结构110的顶部表面，在所述第一侧墙材料层120的侧壁上形成牺牲层131。
本实施例中，具体为刻蚀去除了所述基底100上的、所述伪栅结构110顶部和部分侧壁上的牺牲材料层130。
本实施例中，刻蚀所述牺牲材料层130的工艺为等离子干法刻蚀工艺，所述等离子干法刻蚀工艺为沿垂直于所述基底100的方向刻蚀所述牺牲材料层130，采用所述定向等离子干法刻蚀工艺刻蚀所述牺牲材料层可以去除伪栅结构110以及基底100上的牺牲材料层130而保留第一侧墙材料层120侧壁上的牺牲材料层130。
本实施例中，所述定向刻蚀工艺的工艺参数包括：刻蚀气氛包括NF3和H2，偏置电压为50～200V。
参考图4，形成所述牺牲层131后，在所述基底100上、所述牺牲层131以及所述第一侧墙材料层120上形成第二侧墙材料层140。
本实施例中，具体为在所述基底100上、所述牺牲层131的侧壁和顶部表面以及被所述牺牲层131暴露出的所述第一侧墙材料层120的侧壁和顶部表面形成第二侧墙材料层140。
本实施例中，所述第二侧墙材料层140用于后续形成第二侧墙层，还用于为最终形成空隙层提供支撑。
本实施例中，所述第二侧墙材料层140的材料为氮化硅；在其他实施例中，所述第二侧墙材料层140的材料还可以是氧化硅(SiO2)、碳化硅(SiC)、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、碳氮硼化硅(SiCBN)等材料中的一种或多种组合。
本实施例中，形成所述第二侧墙材料层140的方法为化学气相沉积法；在其他实施例中，还可以采用原子层沉积工艺形成所述第二侧墙材料层140。
本实施例中，所述第二侧墙材料层140的厚度为2～10nm。如果所述第二侧墙材料层140的厚度太厚，会导致最终在栅极结构侧壁的侧墙厚度较厚，介电常数仍然较大，减小寄生电容的效果不好；如果所述第二侧墙材料层140的厚度太薄，在后续去除牺牲层时支撑效果不好。
参考图5，形成所述第二侧墙材料层140后，还包括：在所述伪栅结构110两侧的所述基底100内形成源漏掺杂层103。
本实施例中，所述第一侧墙材料层120、所述牺牲层131以及所述第二侧墙材料层140共同用于定于所述源漏掺杂层103的位置，且保护所述伪栅极层111的侧壁，避免伪栅极层111受到损伤。
本实施例中，形成所述源漏掺杂层103的步骤包括：以所述伪栅结构110和所述第二侧墙材料层140为掩膜，刻蚀所述伪栅结构110两侧的所述鳍部102，在所述伪栅结构110和所述第二侧墙材料层140两侧的所述鳍部102内形成凹槽(未图示)；在所述凹槽内形成源漏掺杂层103。
所述源漏掺杂层103内具有源漏离子。
本实施例中，所述源漏掺杂层103的形成工艺包括外延生长工艺；在源漏掺杂层103内掺杂源漏离子的工艺为源漏掺杂工艺。
本实施例中，刻蚀所述伪栅结构110两侧的所述鳍部102时，刻蚀去除了所述伪栅结构110两侧的所述基底100上的第二侧墙材料层140和第一侧墙材料层120。
参考图6，在所述源漏掺杂层103上形成第一停止层104，所述第一停止层104还覆盖所述第二侧墙材料层140表面。
本实施例中，形成所述第一停止层104为刻蚀源漏掺杂层103上导电插塞通孔时，一方面使得源漏掺杂层的导电插塞通孔都停止于所述第一停止层104上，所述第一停止层104可以保护下方的基底100以及伪栅结构110的侧壁不受损伤；另一方面，导电插塞通孔都停止于第一停止层104上，都不会对第一停止层104造成过刻蚀，从而能形成深度相同的导电插塞通孔。
本实施例中，所述第一停止层104的材料为氮化硅；在其他实施例中，所述第一停止层104的材料还可以为碳掺杂的氮化硅。
本实施例中，形成所述第一停止层104的工艺为化学气相沉积工艺；在其他实施例中，还可以采用原子层沉积工艺形成所述第一停止层104。
本实施例中，所述第一停止层104的材料与第二侧墙材料层140、第一侧墙材料层120相同，位于伪栅结构110侧壁上的部分第一停止层104最终也作为栅极结构侧壁上侧墙的一部分。
所述第一停止层104的厚度为2～10nm。如果所述第一停止层104的厚度过大，最终在栅极结构侧壁上的侧墙厚度过大，导致器件的寄生电容过大；如果第一停止层104的厚度过小，无法很好的起到刻蚀停止的作用。
参考图7，在所述基底100上形成所述介质层105，所述介质层105的顶部表面高于所述第二侧墙材料层140的顶部表面。
本实施例中，具体为在所述第一停止层104的表面上形成介质层105，且介质层105的顶部表面高于所述第一停止层104的顶部表面。
本实施例中，所述介质层105的材料为氧化硅；在其他实施例中，所述介质层105的材料包括氮化硅、氮氧化硅、氮碳化硅或氮碳氧化硅中的一种或多种。
本实施例中，形成所述介质层105的工艺为化学气相沉积工艺。
参考图8，对所述介质层105、所述第二侧墙材料层140以及所述第一侧墙材料层120进行平坦化处理，直至暴露出所述伪栅结构110的顶部表面，在所述伪栅结构110侧壁上形成第一侧墙层121和第二侧墙层141，所述牺牲层131位于所述第一侧墙层121和所述第二侧墙层141之间。
本实施例中，所述平坦化处理为化学机械研磨工艺。
本实施例中，还采用化学机械研磨工艺将伪栅结构110顶部的第一停止层104、掩膜层112一并去除，使得所述伪栅结构110之间的所述介质层105的顶部表面与所述伪栅结构110的顶部表面齐平。
本实施例中，所述第一侧墙层121、第二侧墙层141的顶部表面与所述伪栅结构110的顶部表面齐平，且第二侧墙层141还覆盖所述牺牲层131的顶部表面，可以保护所述牺牲层131，避免牺牲层131在后续去除伪栅结构110的过程中受到损伤。
参考图9，去除所述伪栅结构110，形成栅极开口150，所述栅极开口150位于所述介质层105内。
本实施例中，去除所述伪栅极层111以及所述伪栅介质层。
参考图10，在所述栅极开口150内形成初始栅极结构160。
本实施例中，所述初始栅极结构160包括：栅介质层(未图示)以及位于所述栅介质层表面的栅电极层161。
本实施例中，所述栅介质层为高k介质层，所述高k介质层的材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝等材料。
本实施例中，所述栅电极层161为金属，所述金属包括钨、铜、铝等材料。
参考图11，对所述初始栅极结构160、所述第一侧墙层121以及所述第二侧墙层141进行平坦化处理，直至暴露出所述牺牲层131的顶部表面，形成栅极结构170。
本实施例中，还包括对所述介质层105、所述第一停止层104进行平坦化处理。
本实施例中，所述平坦化处理为化学机械研磨工艺。
本实施例中，通过对所述初始栅极结构160平坦化处理，至暴露出所述牺牲层131的顶部表面，一方面，为后续去除所述牺牲层131提供条件；另一方面，以所述牺牲层131的高度为准，有利于控制最终形成的栅极结构170的高度，增强了栅极结构170高度的统一性。
参考图12，去除所述牺牲层131，在所述第一侧墙层121和所述第二侧墙层141之间形成空隙层180。
本实施例中，所述空隙层180用于形成“空气侧墙”，所述栅极结构170侧壁上的侧墙包括第一侧墙层121、空隙层180形成的“空气侧墙”、第二侧墙层141以及第一停止层104，传统由氮化硅或氧化硅等材料形成侧墙的一部分被空气所替代，由于空气的介电常数很小，因此包括了“空气侧墙”的侧墙的介电常数也得以减小，从而减小了半导体器件的寄生电容，减小了延迟以及开关状态功耗，有利于提高半导体结构的性能。
本实施例中，去除所述牺牲层131的工艺为干法刻蚀工艺；在其他实施例中，还可以采用湿法刻蚀工艺去除所述牺牲层131。
参考图13，本实施例中，形成所述空隙层180后，还包括：在所述介质层105、所述第一侧墙层121、所述第二侧墙层131以及所述栅极结构170表面形成第二停止层106。
本实施例中，所述第二停止层106为刻蚀栅极结构170上导电插塞通孔时，使得栅极结构上的导电插塞通孔都停止于所述第二停止层106上，所述第一停止层104可以保护下方的介质层105以及栅极结构170不受损伤。
本实施例中，所述第二停止层106的材料为氮化硅；在其他实施例中，所述第二停止层106的材料还可以为碳掺杂的氮化硅。
本实施例中，形成所述第二停止层106的工艺为化学气相沉积工艺。
本实施例中，不能使用原子层沉积工艺等填充性能较好的工艺形成所述第二停止层106，以免第二停止层106填充到空隙层180中，破坏了“空气侧墙”，削弱了减小寄生电容的效果。
相应的，本发明实施例还提供了一种半导体结构。
参考图13，所述半导体结构包括：基底100，所述基底100上具有栅极结构170；第一侧墙层121，位于所述栅极结构170的侧壁上，所述第一侧墙层121的顶部表面与所述栅极结构170的顶部表面齐平；第二侧墙层141，位于所述栅极结构170两侧的基底100上，所述第二侧墙层141的顶部表面与所述栅极结构170的顶部表面齐平，且所述第二侧墙层141与所述第一侧墙层121之间具有空隙层180。
本实施例中，所述栅极结构170两侧的侧墙包括第一侧墙层121、空隙层180形成的“空气侧墙”以及第二侧墙层141，所述“空气侧墙”取代了一部分传统氮化硅、氧化硅等材料形成的侧墙，由于空气的介电常数很小，因此有效地降低了栅极结构两侧的侧墙的介电常数，减小了半导体器件的寄生电容，有利于提高半导体结构的性能。
本实施例中，所述基底100包括衬底101以及位于衬底101上的鳍部102。
本实施例中，所述第一侧墙层121的厚度2～10nm。
本实施例中，所述第二侧墙层141的厚度2～10nm。
本实施例中，所述空隙层180的厚度2～10nm。
本实施例中，所述第一侧墙层121的材料为氮化硅；在其他实施例中，所述第一侧墙层121的材料还可以是氧化硅(SiO2)、碳化硅(SiC)、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、碳氮硼化硅(SiCBN)等材料中的一种或多种组合。
本实施例中，所述第二侧墙层141的材料为氮化硅；在其他实施例中，所述第二侧墙层141的材料还可以是氧化硅(SiO2)、碳化硅(SiC)、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、碳氮硼化硅(SiCBN)等材料中的一种或多种组合。
继续参考图13，本实施例中，所述半导体结构还包括：介质层105，位于所述基底100上，所述介质层105的顶部表面与所述栅极结构170的顶部表面齐平。
本实施例中，还包括：源漏掺杂层103，位于所述栅极结构170两侧的所述基底100内。
本实施例中，还包括：第一停止层104，位于所述源漏掺杂层103上以及所述第二侧墙层141的侧壁上。
本实施例中，还包括：第二停止层106，位于所述介质层105、所述第一停止层104、所述第二侧墙层141、所述第一侧墙层121以及所述栅极结构170表面。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (17)
1.一种半导体结构，其特征在于，包括：
基底，所述基底上具有栅极结构；
第一侧墙层，位于所述栅极结构的侧壁上，所述第一侧墙层的顶部表面与所述栅极结构的顶部表面齐平；
第二侧墙层，位于所述栅极结构两侧的基底上，所述第二侧墙层的顶部表面与所述栅极结构的顶部表面齐平，且所述第二侧墙层与所述第一侧墙层之间具有空隙层。
2.如权利要求1所述的半导体结构，其特征在于，还包括：介质层，所述介质层位于所述基底上，所述介质层的顶部表面与所述栅极结构的顶部表面齐平。
3.如权利要求1所述的半导体结构，其特征在于，还包括：源漏掺杂层，位于所述栅极结构两侧的所述基底内。
4.如权利要求3所述的半导体结构，其特征在于，还包括：第一停止层，位于所述源漏掺杂层上以及所述第二侧墙层的侧壁上。
5.如权利要求2所述的半导体结构，其特征在于，还包括：第二停止层，位于所述介质层、所述第二侧墙层、所述第一侧墙层以及所述栅极结构表面。
6.如权利要求1所述的半导体结构，其特征在于，所述第一侧墙层的材料包括氮化硅、氧化硅、碳化硅、氮氧化硅、碳氮化硅、碳氮氧化硅或碳氮硼化硅中的一种或多种。
7.如权利要求1所述的半导体结构，其特征在于，所述第二侧墙层的材料包括氮化硅、氧化硅、碳化硅、氮氧化硅、碳氮化硅、碳氮氧化硅或碳氮硼化硅中的一种或多种。
8.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有伪栅结构；
在所述伪栅结构侧壁上形成第一侧墙层、牺牲层和第二侧墙层，所述牺牲层位于所述第一侧墙层和所述第二侧墙层之间，且所述第一侧墙层、所述第二侧墙层的顶部表面与所述伪栅结构的顶部表面齐平，所述牺牲层的顶部表面低于所述伪栅结构的顶部表面；
去除所述伪栅结构，形成栅极开口；
在所述栅极开口内形成初始栅极结构；
对所述初始栅极结构、所述第一侧墙层以及所述第二侧墙层进行平坦化处理，直至暴露出所述牺牲层的顶部表面，形成栅极结构；
去除所述牺牲层，在所述第一侧墙层和所述第二侧墙层之间形成空隙层。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，在所述伪栅结构侧壁上形成第一侧墙层、牺牲层和第二侧墙层的步骤包括：
在所述基底、所述伪栅结构的顶部和侧壁上形成第一侧墙材料层；
在所述第一侧墙材料层表面形成牺牲材料层；
刻蚀所述牺牲材料层，至所述牺牲材料层的顶部表面低于所述伪栅结构的顶部表面，在所述第一侧墙材料层的侧壁表面形成牺牲层；
在所述基底上、所述牺牲层上以及所述第一侧墙材料层上形成第二侧墙材料层；
在所述基底上形成介质层，所述介质层的顶部表面高于所述第二侧墙材料层的顶部表面；
对所述介质层、所述第二侧墙材料层以及所述第一侧墙材料层进行平坦化处理，直至暴露出所述伪栅结构的顶部表面，在所述伪栅结构侧壁上形成第一侧墙层和第二侧墙层，所述牺牲层位于所述第一侧墙层和所述第二侧墙层之间。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，刻蚀所述牺牲材料层的工艺为等离子干法刻蚀工艺，所述等离子干法刻蚀工艺的工艺参数包括：刻蚀气氛包括NF3和H2，偏置电压为50～200V。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，在形成所述第二侧墙材料层之后，形成所述介质层之前，还包括：在所述伪栅结构两侧的所述基底内形成源漏掺杂层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，在形成所述源漏掺杂层之后，形成所述介质层之前，还包括：在所述源漏掺杂层上形成第一停止层，所述第一停止层还覆盖所述第二侧墙材料层表面。
13.如权利要求9所述的半导体结构的形成方法，其特征在于，去除所述牺牲层，在所述第一侧墙层和所述第二侧墙层之间形成空隙层之后，还包括：在所述介质层、所述第一侧墙层、所述第二侧墙层以及所述栅极结构表面形成第二停止层。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，形成所述第二停止层的方法包括化学气相沉积法。
15.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第一侧墙层的材料包括氮化硅、氧化硅、碳化硅、氮氧化硅、碳氮化硅、碳氮氧化硅或碳氮硼化硅中的一种或多种。
16.如权利要求8所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料包括无定形硅。
17.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第二侧墙层的材料包括氮化硅、氧化硅、碳化硅、氮氧化硅、碳氮化硅、碳氮氧化硅或碳氮硼化硅中的一种或多种。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
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| CN202011323077.4A CN114530502A (zh) | 2020-11-23 | 2020-11-23 | 半导体结构及其形成方法 |
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