JP2005504435A - ラップゲートｍｏｓｆｅｔのための方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 29
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 88
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 88
- 239000010703 silicon Substances 0.000 claims abstract description 88
- 239000000758 substrate Substances 0.000 claims abstract description 85
- 239000010410 layer Substances 0.000 claims description 159
- 238000000151 deposition Methods 0.000 claims description 43
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 42
- 150000004767 nitrides Chemical class 0.000 claims description 34
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 30
- 229920005591 polysilicon Polymers 0.000 claims description 30
- 239000004065 semiconductor Substances 0.000 claims description 26
- 238000005530 etching Methods 0.000 claims description 24
- 239000004020 conductor Substances 0.000 claims description 13
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 10
- 239000011229 interlayer Substances 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 8
- 230000000873 masking effect Effects 0.000 claims description 5
- 239000012212 insulator Substances 0.000 claims description 3
- 239000011241 protective layer Substances 0.000 claims 5
- 239000012535 impurity Substances 0.000 claims 1
- 230000035945 sensitivity Effects 0.000 abstract description 5
- 230000008021 deposition Effects 0.000 description 30
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000008569 process Effects 0.000 description 4
- 239000007858 starting material Substances 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 229910052454 barium strontium titanate Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 229910052727 yttrium Inorganic materials 0.000 description 1
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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Abstract
ラップゲートトランジスタは、上面ならびに互いに対向する第１および第２の側面を有する基板を含む。基板内に、チャネル領域を間に挟んで、ソースおよびドレイン領域を形成する。チャネル領域は、基板の第１の側面から第２の側面まで延在する。基板上にゲート誘電体層を形成する。ゲート誘電体層の上にゲート電極を形成して、上面ならびに第１および第２の側面からゲート誘電体を間に挟んでチャネル領域を覆う。基板は、ＳＯＩ基板の絶縁層または従来の非ＳＯＩ基板上に形成されたシリコンアイランドであり、第１および第２の側面を含む４つの側面を有する。第１および第２の側面に垂直な第３および第４の側面に隣接した基板の部分上に、ソースおよびドレイン領域を形成する。ラップゲート構造は、チャネル領域内の電位制御をより良好かつ迅速にし、これによって、サブスレッショルドの傾きは大きく、「ボディー−ソース間」電圧に対する感度は低くなる。
Description
【技術分野】
【０００１】
本発明は、一般に、酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造に関し、更に特定すれば、ラップゲート構造（ｗｒａｐｐｅｄ−ｇａｔｅ ｓｔｒｕｃｔｕｒｅ）を有するＭＯＳＦＥＴデバイスに関する。
【背景技術】
【０００２】
超大規模集積半導体デバイスに関する高性能および高密度化の要求が高まっているので、競争力のため、高速および信頼性ならびに製造スループットの増大が求められる。
【０００３】
トランジスタを含む集積回路は、通常、バルクシリコン出発原料、絶縁体上シリコン（ＳＯＩ）出発原料、または処理中にバルク半導体出発原料から形成されたＳＯＩ物質のいずれかから形成される。出発原料（すなわち基板）上に、典型的には酸化物であるゲート誘電体層が形成され、ゲート誘電体層の上に、典型的にはポリシリコンであるゲート電極が形成される。通常はイオン注入によって、基板内にソースおよびドレイン領域が形成され、ゲート電極の下にある領域は、ソースおよびドレイン領域間のチャネル領域として機能する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
デバイスのサイズが小さくなるにつれて、業界では、低密度の比較的大きなデバイスには生じなかった新しい問題および課題が見出されている。それらの中で、主な課題は、サブスレッショルドの傾きを大きくし、「ボディー−ソース間」電圧に対する感度を低くするため、基板電位のゲート制御をより良好なものとし、有効ゲート幅を増大し、短チャネル効果を改善し、キンク効果を低減させることである。従って、それらの問題および課題に対する解決策を提供する新しいトランジスタ動作方式が要望されている。
【課題を解決するための手段】
【０００５】
本発明の目的は、基板電位のゲート制御を改善し、サブスレッショルドの傾きが大きく、「ボディー−ソース間」電圧に対する感度が低い、改良したトランジスタ構造を提供することである。
【０００６】
本発明のこれ以外の利点および他の特徴は、これに続く説明において部分的に記載しており、以下を検討することで当業者には明らかとなり、または本発明の実施から学習することができよう。本発明の利点は、添付の特許請求の範囲において具体的に示したように実現し獲得することができる。
【０００７】
本発明によれば、前述およびその他の目的は、上面ならびに互いにほぼ平行な第１および第２の側面を有する基板を具備する半導体デバイスによって部分的に達成される。基板内で、第１および第２の側面間に、チャネル領域を配置する。基板内に、ソースおよびドレイン領域が形成され、チャネル領域によって隔てられている。基板の上面ならびに第１および第２の側面上に、ゲート酸化物を間に挟んで、ゲート電極を配置する。
【０００８】
本発明の別の態様は、上面ならびに第１および第２の側面を有する基板を形成するステップを具備する半導体デバイスの製造方法である。基板内に、チャネル領域を間に挟んで、ソースおよびドレイン領域を形成する。基板の上面ならびに第１および第２の側面上に、ゲート酸化物を形成して、チャネル領域を覆う。ゲート酸化物上にゲート電極を形成し、ゲート電極が、基板の前記上面ならびに第１および第２の側面からチャネル領域の上に重なるようにする。
【０００９】
本発明のこれ以外の利点は、本発明の好適な実施形態を図示し記載した以下の詳細な説明から、当業者には明らかとなろう。認められるであろうが、本発明は、これ以外の異なる実施形態が可能であり、そのいくつかの詳細は、本発明から逸脱することなく、様々な点で変更が可能である。従って、図面および説明は性質上、限定的なものではなく例示的なものと見なされるものである。
【００１０】
前述およびその他の目的、態様、および利点は、添付図面を参照した本発明の好適な実施形態の以下の詳細な説明から、より良く理解されよう。
【発明を実施するための最良の形態】
【００１１】
本発明は、多数の次元からチャネル領域を取り囲むラップゲート電極を形成することによって改良したゲート制御方式を提供する。
【００１２】
ここで図面、更に具体的には図１ないし図４を参照すると、ＳＯＩ基板に基づいて形成した構造が示されている。ＳＯＩ基板は、埋め込み絶縁層１０、埋め込み絶縁層１０上に形成された上シリコン層１２を含む。埋め込み絶縁層１０は下シリコン基板の上に形成されているが、この下シリコン基板は図示していない。図２、３、および４に示すように、この構造は、更に、上シリコン層１２の上に形成したダミーゲート酸化物層１４およびダミーゲート酸化物層１４上に形成した窒化物パッド層１６を含む。
【００１３】
構造の上面図を示す図１に示すように、パッド窒化物層１６は、構造を全体的に覆っている。図２は、点線２−２’で切り取った構造の断面を示す。図３は、点線１−１’で切り取った構造の断面を示す。図４は、点線３−３’で切り取った構造の断面を示す。図１ないし４に示すように、窒化物パッド層１６は、ダミーゲート酸化物層１４を間に挟んで、ＳＯＩ基板上に均一に配置されている。
【００１４】
図５ないし８に示すように、この構造に、従来のリソグラフィおよびエッチング技法によって、マスキングおよびパターニングを行うことができる。本発明の１つの実施形態では、図５に示すように、上シリコン層１２が第１、第２、第３、および第４の側面１２Ａ、１２Ｂ、１２Ｃ、１２Ｄを有するように、構造をパターニングする。また、パターニングした上シリコン層１２は、空隙によって囲まれているので、「シリコンアイランド」と呼ばれる。しかしながら、この特定の実施形態に示すように、４つの側面を有するように上シリコン層１２を整形することは必須ではない。むしろ、半導体基板に、その上面に加えて第１および第２の側面が設けられならば、本発明を実施することは可能であろう。
【００１５】
図５において、シリコンアイランド１２は、点線の枠によって示されている。これは必須ではないが、図５において、第１および第２の側面ＡおよびＢは、互いに対向し、かつ平行である。また、第３および第４の側面１２Ｃおよび１２Ｄも、互いに対向し平行であり、同時に第１および第２の側面に対して垂直である。また、図６および図８は、シリコンアイランド１２の第１および第２の側面１２Ａおよび１２Ｂを示し、図７はシリコンアイランド１２の第３および第４の側面１２Ｃおよび１２Ｄを示す。
【００１６】
好ましくは、等方性シリコン水平リセスエッチングを行い、シリコンアイランド１２を整形する場合に、図５ないし８に示すように、露出した側面部分が、その上にあるダミーゲート酸化物層１４または窒化パッド層１６よりもわずかに横方向に大きく選択的にエッチングされるようにする。横リセスの程度は、シリコンアイランド１２の４つの側面の熱酸化中に酸化物側壁１８の体積膨張を補償するのに十分なものとする。すなわち、酸化物側壁１８を形成した後に、窒化物パッド層１６の縁部、ダミーゲート酸化物層１４、および酸化物側壁１８が垂直でなければならない。
【００１７】
図９ないし１２に示すように、シリコンアイランド１２の露出した側壁１２Ａ、１２Ｂ、１２Ｃ、および１２Ｄ上に、熱酸化によって酸化物側壁１８を形成する。この後、構造全体の上にアモルファスシリコンを堆積させ、好ましくは反応性イオンエッチングであるエッチングステップを行って、窒化物パッド層１６および酸化物側壁１８の側面上にシリコンアイランド１２を覆ってアモルファスシリコン層２０を選択的に形成するようにする。
【００１８】
図１３ないし１６は、アモルファスシリコン２０を取り囲む空隙に充填酸化物２２を充填した後の構造を示す。充填酸化物２２の形成は、好ましくは、構造全体の上に酸化物を堆積させて、好ましくは化学機械研磨によって平坦化して窒化パッド層１６を露出させることによって行う。図１７ないし２０に示すように、エッチングステップを行って、充填酸化物２２およびアモルファスシリコン２０の上部分を除去し、窒化物パッド層１６を除去して、ダミーゲート酸化物層１４を露出させる。
【００１９】
この後、図２１ないし２４に示すように、構造全体の上にポリシリコン２４を堆積させる。図２５ないし２８に示すように、ポリシリコン層２４を、従来のリソグラフィおよびエッチング技法によってパターニングして、ダミーポリシリコンゲート２４を形成する。この後、好ましくは従来のシリコンオーバーエッチング技法によって、ダミーポリシリコンゲート電極２４によって覆われていないアモルファスシリコン２０の部分を除去する。
【００２０】
特に図２５に示すように、ダミーポリシリコンゲート２４をパターニングして、シリコンアイランド１２の第１および第２の側面１２Ａおよび１２Ｂにほぼ垂直な方向に延ばし、ダミーゲート酸化物層１４の上面の部分１４Ａおよび１４Ｂを露出させる。部分１４Ａはシリコンアイランド１２の第３の側面１２Ｃに近接し、部分１４Ｂはシリコンアイランド１２の第４の側面１２Ｄに近接している。
【００２１】
図２６は、特に、図２５の線２−２’で切り取った構造の断面を示す。図２６に示す構造の切り取った部分はポリシリコンダミーゲート電極２４に覆われていないので、アモルファスシリコン２０は除去され、これによってリセス２６が形成される。これに対して、図２８は、図２５の線３−３’で切り取った構造の断面を示す。図２８に示す切り取った部分はポリシリコンダミーゲート電極２４によって覆われているので、ポリシリコンダミーゲート電極２４の下に位置するアモルファスシリコン２０はエッチングによる除去から保護される。このように、図２６、２７、および２８に示すように、ダミーゲート電極２４によってマスキングされたアモルファスシリコン２０の部分を除いて、酸化物側壁１８の側面の周囲に、リセス２６が形成される。
【００２２】
図２９ないし３２に示すように、好ましくは反応性イオンエッチング（ＲＩＥ）ステップおよび酸化物ウエットエッチングステップによって、酸化物側壁１８およびダミーゲート酸化物層１４を、ダミーゲート電極２４によって覆われた部分を除いて除去する。エッチングステップの間、露出した酸化物側壁１８の除去に加えて、充填酸化物２２の側面もエッチングし、これによって、図２９、３０、および３１に示すように、リセス２６を横方向に拡張する。しかしながら、図３２に示すように、ダミーゲート電極２４によって覆われた構造の部分は、エッチングステップから保護される。
【００２３】
図３３ないし３６は、ソース／ドレインドーピングステップ後の構造を示す。この実施形態では、ソース／ドレイン領域は、ダミーゲート電極２４をマスクとして用いることによって、ガス相ドーピングまたはプラズマドーピングによって形成する。先に、ダミーゲート酸化物層１４は、ダミーゲート電極２４によって覆われた部分を除いて除去されているので、これによって、シリコンアイランド１２の上面の第１および第２の部分１２Ｅおよび１２Ｆを露出させている。また、酸化物側壁１８は、ダミーゲート電極２４によって覆われた部分を除いて除去されているので、これによって、シリコンアイランド１２の第３および第４の側面１２Ｃおよび１２Ｄを露出させている。更に、シリコンアイランド１２の第１および第２の側面１２Ａおよび１２Ｂを覆っている酸化物側壁１８は、ダミーゲート電極２４によって阻止されている部分を除いて除去された。従って、シリコンアイランド１２の第３の側面１２Ｃおよび上面の露出第１部分１２Ｅに隣接する第１および第２の側面１２Ａおよび１２Ｂの部分を露出させた。同様に、シリコンアイランド１２の第４の側面１２Ｄおよび上面の露出第２部分１２Ｆに隣接した第１および第２の側面ＡおよびＢの部分を露出させた。
【００２４】
リセス２６のアスペクト比が小さい場合、すなわちリセスが幅に対して浅い場合、ガス相ドーピングまたはプラズマドーピングの代わりにイオン注入を用いることも可能である。この置換は、イオン注入の間の幾何学的な遮蔽が無視できる限り有効であり、この場合、シリコンアイランドの上部に対して充分なドーパントが底部に到達する。しかしながら、アスペクト比が上昇すると、幾何学的遮蔽の効果はいっそう深刻になるので、シリコンアイランド１２の底部では上部に比べてドーパントが少なく、この結果、スレッショルド電圧が不均一となり、デバイスは潜在的に望ましくないものになる。この点で、ガス相ドーピングまたはプラズマドーピングは、幾何学的形状に関係なくほぼ同レベルのドーピングを到達させ、より高い電流密度のデバイスの製造との適合性があるため好ましい。
【００２５】
ソース／ドレイン領域２８は、好ましくは、ダミーゲート電極２４をマスクとして利用することによるガス相ドーピングまたはプラズマドーピングによって形成する。本発明の１つの実施形態によれば、ソース／ドレイン領域２４は、シリコンアイランド１２の露出した上面部１２Ｅおよび１２Ｆに形成し、更に、第３および第４の側面１２Ｃおよび１２Ｄならびに第１および第２の側面１２Ａおよび１２Ｂの露出部分まで延びる。更に具体的には、図３５に示すように、ソース／ドレイン領域２８は、シリコンアイランド１２の上面から第３および第４の側面１２Ｃおよび１２Ｄまでそれぞれ延びる。また、図３４に示すように、ソース／ドレイン領域２８は、シリコンアイランド１２の上面からシリコンアイランド１２の第１および第２の側面１２Ａおよび１２Ｂまでそれぞれ延びる。しかしながら、図３６に示すように、ダミーゲート電極２４によってマスキングされた上面ならびに第１および第２の側面１２Ａおよび１２Ｂの部分は、ソース／ドレインドーピングから保護され、これによって、ソース／ドレイン領域２８間に位置するチャネル領域を形成する。任意選択として、所望の場合には、イオン注入による追加のソース／ドレインドーピングを行って、表面１２Ｅおよび１２Ｆの下でのみドーピングレベルを上げることも可能である。
【００２６】
図３７ないし４０に示すように、以降のソース／ドレイン拡張部形成ステップのために、ダミーゲート酸化物層１４の露出した縁部をエッチングする。具体的には、図３９は、ダミーゲート酸化物層１４の露出した縁部を選択的にエッチングで除去していることを示す。好ましくは、選択的なダミーゲート酸化物層のエッチングに、ウエットエッチングを行う。この後、好ましくはガス相ドーピングまたはプラズマドーピングによって、ダミーゲート電極２４およびダミーゲート酸化物層１４を用いて、ソース／ドレイン拡張部ドーピングを行って、ソース／ドレイン拡張部３０を形成する。
【００２７】
図４１ないし４３は、図３７ないし４０に示す構造の異なる断面図を示し、ソース／ドレイン拡張部３０をどのようにシリコンアイランド１２の上面および側面に形成するかを説明する。図４１は、図４２の線４−４’に沿って切り取った図３７に示す構造の断面図である。図４２は、図４１の線５−５’に沿って切り取った図４１に示す構造の断面図である。図４３は、線６−６’に沿って切り取った図４１に示す構造の断面図である。
【００２８】
図３９に示すように、シリコンアイランド１２の上面において、ソース／ドレイン領域２８とチャネル領域との間の界面に沿って、ソース／ドレイン拡張部３０を形成する。また、図４１に示すように、ソース／ドレイン拡張部３０は、シリコンアイランド１２の第１および第２の側面１２Ａおよび１２Ｂにおいて、ソース／ドレイン領域２８とチャネル領域との間の界面に沿って形成する。従って、ソース／ドレイン拡張部３０の２つの帯は、シリコンアイランド１２上でのかどの丸みの無い逆「Ｕ」のような形状であり、チャネルならびにソースおよびドレイン間に配置される。
【００２９】
この後、図４４ないし４７に示すように、中間層誘電体層３４、好ましくは酸化物を、構造上に堆積して、好ましくは化学機械研磨（ＣＭＰ）によって平坦化する。中間層誘電体層３４の形成前に、窒化物ライナ３２を堆積することができる。これによって、ＢＰＳＧ（ボロホスホシリケートグラス）を中間層誘電体物質として用いることができ、また、酸化物中間層誘電体層３４とドーピングしたソース／ドレイン領域２８との間のドーパントの拡散を防ぐ。平坦化を行って、ダミーゲート電極２４の上に位置する窒化物ライナ３２の部分を露出させる。
【００３０】
図４８ないし５１に示すように、ダミーゲート電極２４を除去する。最初に、好ましくは反応性イオンエッチング（ＲＩＥ）によって窒化物ライナ３２の露出部分を除去し、好ましくはダミーゲート酸化物１４に選択的であるポリシリコン反応性イオンエッチングによってダミーゲート電極２４を除去する。これにより、図５０に示すようにリセス３６を形成し、アモルファスシリコン２０を露出させる。次いで、先にダミーゲート電極２４によってマスキングされたアモルファスシリコン２０を、酸化物に選択的なシリコンＲＩＥの継続によって除去し、図５１に示すように、これによってリセス３８を形成する。
【００３１】
この後、図５２ないし５５に示すように、好ましくはウエットエッチングによって、リセス３６に露出したダミーゲート酸化物層１４および窒化物ライナ３２の部分を除去する。図５１に示すように、以前のステップでは、ダミーゲート酸化物層１４および酸化物側壁１８が、シリコンアイランド１２の上面ならびに第１および第２の側面ＡおよびＢを覆っていた。ここで、図５５に示すように、シリコンアイランド１２を覆っているこれらの酸化物層を除去し、これによって、シリコンアイランド１２の上面ならびに第１および第２の側面ＡおよびＢを露出させる。リセス３８は、ウエットエッチングプロセスの間に横方向に拡張することができる。
【００３２】
露出した上面ならびに第１および第２の側面ＡおよびＢの上に、誘電体物質を堆積するか、または酸化を行って、図５６ないし５９に示すように、ゲート誘電体層を形成する。この実施形態では、図５６ないし５９に示すように、構造全体の上に誘電体層４０を堆積することによってゲート誘電体層を形成する。具体的には、図５９は、シリコンアイランド１２の露出した上面ならびに第１および第２の側面上に、ゲート誘電体層４０が形成されていることを示す。しかしながら、ゲート誘電体層は、従来の酸化技法によって形成することも可能である。
【００３３】
本発明によれば、ダミーゲート酸化物層１４を最初に形成および除去し、実際のゲート誘電体層４０をトランジスタ製造プロセスの後の方の段階で形成する。これによって、高い誘電率（高ｋ）の物質（例えばタンタルペンタオキサイド（Ｔａ2Ｏ5）、チタン酸バリウムストロンチウム（ＢａXＳｒ1-XＴｉＯ3）、イットリウムシリケート等）を、ゲート誘電体物質に用いることが可能となる。一般に、高誘電率の物質は、高温処理のもとでは、分解または破壊を生じやすい傾向がある。全ての高温プロセスは、ゲート誘電体堆積の前にすでに行われているので、高温を受けやすい物質であっても、デバイスの性能に悪影響を全く及ぼすことなく、この時点で用いることができる。高ｋのゲート誘電体層４０は、ラップゲート構造と組み合わせて、デバイスの寸法を更に縮小することを可能とする。ラップゲート構造については後に説明する。
【００３４】
続いて、図６０ないし６３に示すように、好ましくは導電性物質の堆積および平坦化によって、リセス３６およびリセス３８を充填して、ゲート電極４２を形成する。特に図６３に示すように、シリコンアイランド１２の上面ならびに第１および第２の側面ＡおよびＢの上にゲート電極４２が配置されているラップゲート構造を形成する。
【００３５】
ゲート電極の物質は、アモルファスシリコン、アモルファスシリコン−ゲルマニウム、ポリシリコン、金属または金属合金等、様々な物質から選択可能である。導電性物質を堆積した後、平坦化を行って、図６０ないし６３に示すように、ゲート電極４２を整形する。アモルファスシリコンまたはアモルファスシリコン−ゲルマニウムをゲート電極物質として用いる場合、ゲート電極４２の導電性を高めるために、追加のマスキングおよびイオン注入プロセスが必要である場合がある。
【００３６】
ゲート電極の形成が完了すると、ソース／ドレイン接点を形成して、ソース／ドレイン領域２８への導電経路を提供する。図６４ないし６７に示すように、従来のマスキングおよびパターニング技法によって、中間層誘電体層３４をパターニングして、ソース／ドレイン領域２８を露出させる。特に図６６に示すように、リセス４４は、誘電体層４０から中間層誘電体層３４および窒化物ライナ３２を介してソース／ドレイン領域２８まで延びる。この後、図６８ないし７１に示すように、導電層を堆積してリセス４４を充填し、平坦化を行い、これによって、ソース／ドレイン接点４６を形成する。
【００３７】
ゲート電極を、３つの表面からチャネル領域の上に位置するように形成することによって、本発明は、基板電位に対するゲート制御を実質的に改良し、この結果として、サブスレッショルドの傾きは大きく、「ボディー−ソース間」電圧に対する感度は低い。また、従来のプレーナＭＯＳＦＥＴデバイスと比較すると、シリコンアイランド１２の側面ＡおよびＢを覆うように延びるゲート電極４２の部分（すなわちゲート拡張部）によって、有効ゲート幅が実質的に大きくなっている。
【００３８】
ＮＭＯＳおよびＰＭＯＳ回路の双方を含むＣＭＯＳ回路の製造には、処理方式のわずかな変更を必要とする場合がある。当業者にとって、これは上述の処理方式の１つの変形であろう。図２５ないし２８に示したようなダミーゲートパターニングステップの間、Ｎ型またはＰ型のいずれかである第１の導電型の電界効果トランジスタ（ＦＥＴ）を含む領域を、第１のマスクを用いてパターニングし、一方で、第２の導電型のＦＥＴを含む他の領域を、第１のゲートマスクのもとで不変のままとする。図４４ないし４７に相当するステップが完了するまで、処理は継続する。この時点で、第２のゲートマスクを用いて、第２の導電型のＦＥＴのためのダミーゲートラインをパターニングし、一方で、先にパターニングした領域は第２のマスクのもとで不変のままとする。第１の導電型のＦＥＴによって先にパターニングした領域では、第２のマスクを除去した後も、中間層誘電体３４ならびにポリシリコン２４およびダミーゲート酸化物１４の組み合わせスタックが、第２の導電型ＦＥＴのドーピングの間、その下のシリコンアイランドが更にドーピングされることを防ぐ。図２５ないし２８および図４４ないし４７間の第１のものとして同様の処理シーケンスを繰り返し、第２の中間層誘電体堆積および平坦化によって終了する。このように、２つの異なる導電型のＦＥＴを製造することができる。異なるドーピングレベルでＦＥＴを製造することは、簡単な拡張であり、この場合、多数のゲートマスクおよび多数のドーピングステップを繰り返す。
【００３９】
従って、本発明は、ゲート電極４２がゲート誘電体層４０を間にはさんで上面および２つの側面から基板１２（例えばシリコンアイランド）を覆っているラップゲート構造を提供する。これによって、チャネル領域内の電位制御をいっそう良好かつ迅速にすることが可能であり、これは、サブスレッショルドの傾きは大きく、「ボディー−ソース間」電圧に対する感度は低くなる。
【００４０】
また、ラップゲート構造によって、同じゲート長を有する従来のＭＯＳＦＥＴデバイスに比べて、有効ゲート長は大きくなる。このゲート幅の増大は、典型的に、結果としてターンオン電流の倍数的な増大を生じる場合がある。更に、本発明は、単一のＭＯＳＦＥＴトランジスタによって占有される空間（すなわちシリコンアイランドの幅）を小さくすることができるので、基板のドーピング濃度が低くなっても、完全空乏型の動作が達成される。従って、オン電流、サブスレッショルドの傾き、ボディーバイアス感度および短チャネル効果、およびキンク効果の低減の改善が得られる。更に、製造の観点からは、ゲート誘電体層は製造ステップの後の方のステップで形成されるので、ゲート誘電体層のために高ｋ物質を使用可能であり、更にデバイス寸法を縮小する。
【００４１】
当業者は、本発明の実施は必ずしもＳＯＩ基板を必要とせず、従来の非ＳＯＩ基板を用いて本発明を実施可能であることを容易に認めることができよう。また、この種のデバイスの１つの変形として、電流ゲインを重要視したＦＥＴを製造することができ、ゲートの側面部の深さは比較的大きく、すなわち極めて高いアスペクト比を有し、電流ゲインを最大化し、一方で、上部のチャネルは無視することができる。従って、本発明について単一の好適実施形態に関して説明してきたが、当業者は、添付の特許請求の範囲の精神および範囲内での変更を行って本発明を実施可能であることを認識しよう。
【図面の簡単な説明】
【００４２】
【図１】本発明の１つの実施形態によるＳＯＩ基板の一部の上面図を示し、この基板の上に、ダミーゲート酸化物層を間に挟んで窒化物パッド層が形成されている。
【図２】図１に示す部分の線２−２’に沿って切り取った断面図を示す。
【図３】図１に示す部分の線１−１’に沿って切り取った断面図を示す。
【図４】図１に示す部分の線３−３’に沿って切り取った断面図を示す。
【図５】４つの側面を有するようにＳＯＩ基板の上シリコン層をエッチングするリセスエッチングステップの後の図１の部分を示す。
【図６】リセスエッチングステップの後の図２の部分を示し、特に上シリコン層の第１および第２の側面が露出したことを示す。
【図７】リセスエッチングステップの後の図３の部分を示し、特に上シリコン層の第３および第４の側面が露出したことを示す。
【図８】リセスエッチングステップの後の図４の部分を示し、特に上シリコン層の第１および第２の側面が露出したことを示す。
【図９】上シリコン層の露出した側面上に酸化物側壁を軽視するための酸化ステップ、ならびに、酸化物側壁上にアモルファスシリコン側壁を形成するためのアモルファスシリコン堆積ステップおよびアモルファスシリコンエッチングステップの後の図５の部分を示す。
【図１０】酸化、アモルファスシリコン堆積およびアモルファスシリコンエッチングステップの後の図６の部分を示し、特に、上シリコン層の第１および第２の側面が、酸化物側壁を間に挟んで、アモルファスシリコン側壁によって覆われていることを示す。
【図１１】酸化、アモルファスシリコン堆積およびアモルファスシリコンエッチングステップの後の図７の部分を示し、特に、上シリコン層の第３および第４の側面が、酸化物側壁を間に挟んで、アモルファスシリコン側壁によって覆われていることを示す。
【図１２】酸化、アモルファスシリコン堆積およびアモルファスシリコンエッチングステップの後の図８の部分を示し、特に、上シリコン層の第１および第２の側面が、酸化物側壁を間に挟んで、アモルファスシリコン側壁によって覆われていることを示す。
【図１３】アモルファスシリコン側壁を囲む空隙に充填酸化物を充填するための酸化物堆積ステップ、および、窒化物パッド層を露出させるための平坦化ステップの後の図９の部分を示す。
【図１４】酸化物堆積ステップおよび平坦化ステップの後の図１０の部分を示し、特に、上シリコン層の第１および第２の側面に隣接した空隙に充填酸化物を充填することを示す。
【図１５】酸化物堆積ステップおよび平坦化ステップの後の図１１の部分を示し、特に、上シリコン層の第３および第４の側面に隣接した空隙に充填酸化物を充填することを示す。
【図１６】酸化物堆積ステップおよび平坦化ステップの後の図１２の部分を示し、特に、上シリコン層の第１および第２の側面に隣接した空隙に充填酸化物を充填することを示す。
【図１７】ダミーゲート酸化物層を露出させるための窒化物パッド層剥離ステップ、ならびに、充填酸化物およびアモルファスシリコンの上部を除去するためのエッチングステップの後の、図１３の部分を示す。
【図１８】窒化物パッド層剥離ステップならびに充填酸化物およびアモルファスシリコンエッチングステップの後の図１４の部分を示し、特に、ダミーゲート酸化物層が露出したことを示す。
【図１９】窒化物パッド層剥離ステップならびに充填酸化物およびアモルファスシリコンエッチングステップの後の図１５の部分を示し、特に、ダミーゲート酸化物層が露出したことを示す。
【図２０】窒化物パッド層剥離ステップならびに充填酸化物およびアモルファスシリコンエッチングステップの後の図１６の部分を示し、特に、ダミーゲート酸化物層が露出したことを示す。
【図２１】図１７に示す構造全体の上にポリシリコンを堆積するポリシリコン堆積ステップの後の図１７の部分を示す。
【図２２】図１８に示す構造全体の上にポリシリコンを堆積するポリシリコン堆積ステップの後の図１８の部分を示す。
【図２３】図１９に示す構造全体の上にポリシリコンを堆積するポリシリコン堆積ステップの後の図１９の部分を示す。
【図２４】図２０に示す構造全体の上にポリシリコンを堆積するポリシリコン堆積ステップの後の図２０の部分を示す。
【図２５】上シリコン層の第３および第４の側面に隣接するダミーゲート酸化物層の部分を選択的に露出させるダミーゲートを形成するためのポリシリコンエッチングステップ、ならびに、ダミーゲートによって覆われていないアモルファスシリコンの部分を除去するためのアモルファスシリコンエッチングステップの後の、図２１の部分を示す。
【図２６】ポリシリコンエッチングステップおよびアモルファスシリコンエッチングステップの後の図２２の部分を示しており、ダミーゲート酸化物層の上に位置するポリシリコンの部分が除去され、上のパターニングしたダミーゲートによって覆われていないアモルファスシリコン物質の部分が除去されている。
【図２７】ポリシリコンエッチングステップおよびアモルファスシリコンエッチングステップの後の図２３の部分を示しており、ダミーゲート酸化物層の上にダミーゲートを形成して上シリコン層の第３および第４の側面に隣接するダミーゲート酸化物層の部分が選択的に露出し、上シリコン層の第３および第４の側面上のアモルファスシリコンの部分が除去されている。
【図２８】ポリシリコンエッチングステップおよびアモルファスシリコンエッチングステップの後の図２４の部分を示しており、ダミーゲート酸化物層の上にダミーゲートを形成して、その下のアモルファスシリコンがアモルファスシリコンエッチングステップの間にエッチングされることを防いでいる。
【図２９】酸化物エッチングステップの後の図２５の部分を示しており、ダミーゲート酸化物層および充填ゲート酸化物が、ダミーゲート電極によって覆われた部分を除いて除去されている。
【図３０】酸化物エッチングステップの後の図２６の部分を示しており、ダミーゲート酸化物層および充填ゲート酸化物の部分が除去されて、上シリコン層の上面および上シリコン層の第１および第２の側面の部分を露出させている。
【図３１】酸化物エッチングステップの後の図２７の部分を示しており、上シリコン層の第３および第４の側面ならびに上シリコン層の第３および第４の側面に隣接するその上面の部分を露出させている。
【図３２】酸化物エッチングステップの後の図２８の部分を示しており、ダミーゲート電極によって覆われたダミーゲート酸化物層がエッチングから保護されている。
【図３３】ソース／ドレインドーピングステップの後の図２９の部分を示しており、上シリコン層の露出部分上にソースおよびドレイン領域が形成されている。
【図３４】ソース／ドレインドーピングステップの後の図３０の部分を示しており、上シリコン層ならびに第１および第２の側面にソースおよびドレイン領域が形成されている。
【図３５】ソース／ドレインドーピングステップの後の図３１の部分を示しており、上シリコン層ならびに第３および第４の側面にソースおよびドレイン領域が形成されている。
【図３６】ソース／ドレインドーピングステップの後の図３２の部分を示しており、この領域のドーピングはダミーゲート電極によって阻止され、これによってソースおよびドレイン領域間にチャネル領域を形成している。
【図３７】ダミーゲート酸化物層エッチングステップの後の図３３の部分を示しており、ソースおよびドレイン領域に隣接したダミーゲート酸化物層の縁部はエッチングで除去され、更に、上シリコン層の新たに露出した部分を介してソース／ドレイン拡張部を形成するためのソース／ドレイン拡張部ドーピングを示す。
【図３８】ダミーゲート酸化物層エッチングステップおよびソース／ドレイン拡張部ドーピングステップの後の図３４の部分を示す。
【図３９】ダミーゲート酸化物層エッチングステップおよびソース／ドレイン拡張部ドーピングステップの後の図３５の部分を示しており、ソースおよびドレイン領域に隣接したダミーゲート酸化物層の縁部がエッチングで除去され、ソース／ドレイン領域とチャネル領域との間にソース／ドレイン拡張部が形成されている。
【図４０】ダミーゲート酸化物層エッチングステップおよびソース／ドレイン拡張部ドーピングステップの後の図３６の部分を示す。
【図４１】図４２の線４−４’に沿って切り取った図３７に示す部分の上面図を示し、特に、チャネル領域の４つのかどにソース／ドレイン拡張部を形成していることを示す。
【図４２】図４１の線５−５’に沿って切り取った断面図を示し、特に、ソース／ドレイン領域とチャネル領域との間の界面領域に沿ってソース／ドレイン拡張部を形成していることを示す。
【図４３】図４１の線６−６’に沿って切り取った断面図を示す。
【図４４】窒化物ライナ堆積ステップおよび酸化物堆積／平坦化ステップの後の図３７の部分を示す。
【図４５】窒化物ライナ堆積ステップおよび酸化物堆積／平坦化ステップの後の図３８の部分を示す。
【図４６】窒化物ライナ堆積ステップおよび酸化物堆積／平坦化ステップの後の図３９の部分を示す。
【図４７】窒化物ライナ堆積ステップおよび酸化物堆積／平坦化ステップの後の図４０の部分を示す。
【図４８】ダミーゲート電極を除去するための窒化物エッチングステップおよびポリシリコンエッチングステップの後の図４４の部分を示す。
【図４９】窒化物エッチングステップおよびポリシリコンエッチングステップの後の図４５の部分を示す。
【図５０】窒化物エッチングステップおよびポリシリコンエッチングステップの後の図４６の部分を示し、ダミーゲート電極は除去されている。
【図５１】窒化物エッチングステップおよびポリシリコンエッチングステップの後の図４７の部分を示し、ダミーゲート電極、ならびに、シリコンアイランドと充填酸化物との間のアモルファスシリコンは除去されている。
【図５２】酸化物エッチングステップおよび窒化物エッチングステップの後の図４８の部分を示し、ダミーゲート酸化物層および窒化物ライナの露出部分は除去されている。
【図５３】酸化物エッチングステップおよび窒化物エッチングステップの後の図４９の部分を示す。
【図５４】酸化物エッチングステップおよび窒化物エッチングステップの後の図５０の部分を示し、ダミーゲート酸化物層および窒化物ライナの露出部分は除去されている。
【図５５】酸化物エッチングステップおよび窒化物エッチングステップの後の図５０の部分を示し、上シリコン層の上面ならびに第１および第２の側面を覆っていたダミーゲート酸化物層は除去されている。
【図５６】ゲート誘電体堆積ステップの後の図５２の部分を示し、図５２に示す構造全体がゲート誘電体層によって覆われている。
【図５７】ゲート誘電体堆積ステップの後の図５３の部分を示す。
【図５８】ゲート誘電体堆積ステップの後の図５４の部分を示し、特に、上シリコン層のチャネル領域上にゲート誘電体層が形成されていることを示す。
【図５９】ゲート誘電体堆積ステップの後の図５５の部分を示し、特に、上シリコン層の上面ならびに第１および第２の側面上にゲート誘電体層が形成されていることを示す。
【図６０】ゲート電極を形成するための導電性物質堆積ステップおよび平坦化ステップの後の図５６の部分を示す。
【図６１】導電性物質堆積ステップおよび平坦化ステップの後の図５７の部分を示す。
【図６２】導電性物質堆積ステップの後の図５８の部分を示し、特に、ゲート誘電体層の上にゲート電極が形成されていることを示す。
【図６３】導電性物質堆積ステップの後の図５９の部分を示し、特に、ゲート誘電体層を間に挟んで、上シリコン層の上面ならびに第１および第２の側面上にゲート電極が形成されていることを示す。
【図６４】ソース／ドレイン領域を露出させるリセスを形成した後の図６０の部分を示す。
【図６５】ソース／ドレイン領域を露出させるリセスを形成した後の図６１の部分を示し、特に、上シリコン層の上面まで延びるリセスを示す。
【図６６】ソース／ドレイン領域を露出させるリセスを形成した後の図６２の部分を示す。
【図６７】ソース／ドレイン領域を露出させるリセスを形成した後の図６３の部分を示す。
【図６８】リセスに導電性物質を充填してソース／ドレイン接点を形成した後の図６４の部分を示す。
【図６９】リセスに導電性物質を充填してソース／ドレイン接点を形成した後の図６５の部分を示す。
【図７０】リセスに導電性物質を充填してソース／ドレイン接点を形成した後の図６６の部分を示す。
【図７１】リセスに導電性物質を充填してソース／ドレイン接点を形成した後の図６７の部分を示す。
【０００１】
本発明は、一般に、酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造に関し、更に特定すれば、ラップゲート構造（ｗｒａｐｐｅｄ−ｇａｔｅ ｓｔｒｕｃｔｕｒｅ）を有するＭＯＳＦＥＴデバイスに関する。
【背景技術】
【０００２】
超大規模集積半導体デバイスに関する高性能および高密度化の要求が高まっているので、競争力のため、高速および信頼性ならびに製造スループットの増大が求められる。
【０００３】
トランジスタを含む集積回路は、通常、バルクシリコン出発原料、絶縁体上シリコン（ＳＯＩ）出発原料、または処理中にバルク半導体出発原料から形成されたＳＯＩ物質のいずれかから形成される。出発原料（すなわち基板）上に、典型的には酸化物であるゲート誘電体層が形成され、ゲート誘電体層の上に、典型的にはポリシリコンであるゲート電極が形成される。通常はイオン注入によって、基板内にソースおよびドレイン領域が形成され、ゲート電極の下にある領域は、ソースおよびドレイン領域間のチャネル領域として機能する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
デバイスのサイズが小さくなるにつれて、業界では、低密度の比較的大きなデバイスには生じなかった新しい問題および課題が見出されている。それらの中で、主な課題は、サブスレッショルドの傾きを大きくし、「ボディー−ソース間」電圧に対する感度を低くするため、基板電位のゲート制御をより良好なものとし、有効ゲート幅を増大し、短チャネル効果を改善し、キンク効果を低減させることである。従って、それらの問題および課題に対する解決策を提供する新しいトランジスタ動作方式が要望されている。
【課題を解決するための手段】
【０００５】
本発明の目的は、基板電位のゲート制御を改善し、サブスレッショルドの傾きが大きく、「ボディー−ソース間」電圧に対する感度が低い、改良したトランジスタ構造を提供することである。
【０００６】
本発明のこれ以外の利点および他の特徴は、これに続く説明において部分的に記載しており、以下を検討することで当業者には明らかとなり、または本発明の実施から学習することができよう。本発明の利点は、添付の特許請求の範囲において具体的に示したように実現し獲得することができる。
【０００７】
本発明によれば、前述およびその他の目的は、上面ならびに互いにほぼ平行な第１および第２の側面を有する基板を具備する半導体デバイスによって部分的に達成される。基板内で、第１および第２の側面間に、チャネル領域を配置する。基板内に、ソースおよびドレイン領域が形成され、チャネル領域によって隔てられている。基板の上面ならびに第１および第２の側面上に、ゲート酸化物を間に挟んで、ゲート電極を配置する。
【０００８】
本発明の別の態様は、上面ならびに第１および第２の側面を有する基板を形成するステップを具備する半導体デバイスの製造方法である。基板内に、チャネル領域を間に挟んで、ソースおよびドレイン領域を形成する。基板の上面ならびに第１および第２の側面上に、ゲート酸化物を形成して、チャネル領域を覆う。ゲート酸化物上にゲート電極を形成し、ゲート電極が、基板の前記上面ならびに第１および第２の側面からチャネル領域の上に重なるようにする。
【０００９】
本発明のこれ以外の利点は、本発明の好適な実施形態を図示し記載した以下の詳細な説明から、当業者には明らかとなろう。認められるであろうが、本発明は、これ以外の異なる実施形態が可能であり、そのいくつかの詳細は、本発明から逸脱することなく、様々な点で変更が可能である。従って、図面および説明は性質上、限定的なものではなく例示的なものと見なされるものである。
【００１０】
前述およびその他の目的、態様、および利点は、添付図面を参照した本発明の好適な実施形態の以下の詳細な説明から、より良く理解されよう。
【発明を実施するための最良の形態】
【００１１】
本発明は、多数の次元からチャネル領域を取り囲むラップゲート電極を形成することによって改良したゲート制御方式を提供する。
【００１２】
ここで図面、更に具体的には図１ないし図４を参照すると、ＳＯＩ基板に基づいて形成した構造が示されている。ＳＯＩ基板は、埋め込み絶縁層１０、埋め込み絶縁層１０上に形成された上シリコン層１２を含む。埋め込み絶縁層１０は下シリコン基板の上に形成されているが、この下シリコン基板は図示していない。図２、３、および４に示すように、この構造は、更に、上シリコン層１２の上に形成したダミーゲート酸化物層１４およびダミーゲート酸化物層１４上に形成した窒化物パッド層１６を含む。
【００１３】
構造の上面図を示す図１に示すように、パッド窒化物層１６は、構造を全体的に覆っている。図２は、点線２−２’で切り取った構造の断面を示す。図３は、点線１−１’で切り取った構造の断面を示す。図４は、点線３−３’で切り取った構造の断面を示す。図１ないし４に示すように、窒化物パッド層１６は、ダミーゲート酸化物層１４を間に挟んで、ＳＯＩ基板上に均一に配置されている。
【００１４】
図５ないし８に示すように、この構造に、従来のリソグラフィおよびエッチング技法によって、マスキングおよびパターニングを行うことができる。本発明の１つの実施形態では、図５に示すように、上シリコン層１２が第１、第２、第３、および第４の側面１２Ａ、１２Ｂ、１２Ｃ、１２Ｄを有するように、構造をパターニングする。また、パターニングした上シリコン層１２は、空隙によって囲まれているので、「シリコンアイランド」と呼ばれる。しかしながら、この特定の実施形態に示すように、４つの側面を有するように上シリコン層１２を整形することは必須ではない。むしろ、半導体基板に、その上面に加えて第１および第２の側面が設けられならば、本発明を実施することは可能であろう。
【００１５】
図５において、シリコンアイランド１２は、点線の枠によって示されている。これは必須ではないが、図５において、第１および第２の側面ＡおよびＢは、互いに対向し、かつ平行である。また、第３および第４の側面１２Ｃおよび１２Ｄも、互いに対向し平行であり、同時に第１および第２の側面に対して垂直である。また、図６および図８は、シリコンアイランド１２の第１および第２の側面１２Ａおよび１２Ｂを示し、図７はシリコンアイランド１２の第３および第４の側面１２Ｃおよび１２Ｄを示す。
【００１６】
好ましくは、等方性シリコン水平リセスエッチングを行い、シリコンアイランド１２を整形する場合に、図５ないし８に示すように、露出した側面部分が、その上にあるダミーゲート酸化物層１４または窒化パッド層１６よりもわずかに横方向に大きく選択的にエッチングされるようにする。横リセスの程度は、シリコンアイランド１２の４つの側面の熱酸化中に酸化物側壁１８の体積膨張を補償するのに十分なものとする。すなわち、酸化物側壁１８を形成した後に、窒化物パッド層１６の縁部、ダミーゲート酸化物層１４、および酸化物側壁１８が垂直でなければならない。
【００１７】
図９ないし１２に示すように、シリコンアイランド１２の露出した側壁１２Ａ、１２Ｂ、１２Ｃ、および１２Ｄ上に、熱酸化によって酸化物側壁１８を形成する。この後、構造全体の上にアモルファスシリコンを堆積させ、好ましくは反応性イオンエッチングであるエッチングステップを行って、窒化物パッド層１６および酸化物側壁１８の側面上にシリコンアイランド１２を覆ってアモルファスシリコン層２０を選択的に形成するようにする。
【００１８】
図１３ないし１６は、アモルファスシリコン２０を取り囲む空隙に充填酸化物２２を充填した後の構造を示す。充填酸化物２２の形成は、好ましくは、構造全体の上に酸化物を堆積させて、好ましくは化学機械研磨によって平坦化して窒化パッド層１６を露出させることによって行う。図１７ないし２０に示すように、エッチングステップを行って、充填酸化物２２およびアモルファスシリコン２０の上部分を除去し、窒化物パッド層１６を除去して、ダミーゲート酸化物層１４を露出させる。
【００１９】
この後、図２１ないし２４に示すように、構造全体の上にポリシリコン２４を堆積させる。図２５ないし２８に示すように、ポリシリコン層２４を、従来のリソグラフィおよびエッチング技法によってパターニングして、ダミーポリシリコンゲート２４を形成する。この後、好ましくは従来のシリコンオーバーエッチング技法によって、ダミーポリシリコンゲート電極２４によって覆われていないアモルファスシリコン２０の部分を除去する。
【００２０】
特に図２５に示すように、ダミーポリシリコンゲート２４をパターニングして、シリコンアイランド１２の第１および第２の側面１２Ａおよび１２Ｂにほぼ垂直な方向に延ばし、ダミーゲート酸化物層１４の上面の部分１４Ａおよび１４Ｂを露出させる。部分１４Ａはシリコンアイランド１２の第３の側面１２Ｃに近接し、部分１４Ｂはシリコンアイランド１２の第４の側面１２Ｄに近接している。
【００２１】
図２６は、特に、図２５の線２−２’で切り取った構造の断面を示す。図２６に示す構造の切り取った部分はポリシリコンダミーゲート電極２４に覆われていないので、アモルファスシリコン２０は除去され、これによってリセス２６が形成される。これに対して、図２８は、図２５の線３−３’で切り取った構造の断面を示す。図２８に示す切り取った部分はポリシリコンダミーゲート電極２４によって覆われているので、ポリシリコンダミーゲート電極２４の下に位置するアモルファスシリコン２０はエッチングによる除去から保護される。このように、図２６、２７、および２８に示すように、ダミーゲート電極２４によってマスキングされたアモルファスシリコン２０の部分を除いて、酸化物側壁１８の側面の周囲に、リセス２６が形成される。
【００２２】
図２９ないし３２に示すように、好ましくは反応性イオンエッチング（ＲＩＥ）ステップおよび酸化物ウエットエッチングステップによって、酸化物側壁１８およびダミーゲート酸化物層１４を、ダミーゲート電極２４によって覆われた部分を除いて除去する。エッチングステップの間、露出した酸化物側壁１８の除去に加えて、充填酸化物２２の側面もエッチングし、これによって、図２９、３０、および３１に示すように、リセス２６を横方向に拡張する。しかしながら、図３２に示すように、ダミーゲート電極２４によって覆われた構造の部分は、エッチングステップから保護される。
【００２３】
図３３ないし３６は、ソース／ドレインドーピングステップ後の構造を示す。この実施形態では、ソース／ドレイン領域は、ダミーゲート電極２４をマスクとして用いることによって、ガス相ドーピングまたはプラズマドーピングによって形成する。先に、ダミーゲート酸化物層１４は、ダミーゲート電極２４によって覆われた部分を除いて除去されているので、これによって、シリコンアイランド１２の上面の第１および第２の部分１２Ｅおよび１２Ｆを露出させている。また、酸化物側壁１８は、ダミーゲート電極２４によって覆われた部分を除いて除去されているので、これによって、シリコンアイランド１２の第３および第４の側面１２Ｃおよび１２Ｄを露出させている。更に、シリコンアイランド１２の第１および第２の側面１２Ａおよび１２Ｂを覆っている酸化物側壁１８は、ダミーゲート電極２４によって阻止されている部分を除いて除去された。従って、シリコンアイランド１２の第３の側面１２Ｃおよび上面の露出第１部分１２Ｅに隣接する第１および第２の側面１２Ａおよび１２Ｂの部分を露出させた。同様に、シリコンアイランド１２の第４の側面１２Ｄおよび上面の露出第２部分１２Ｆに隣接した第１および第２の側面ＡおよびＢの部分を露出させた。
【００２４】
リセス２６のアスペクト比が小さい場合、すなわちリセスが幅に対して浅い場合、ガス相ドーピングまたはプラズマドーピングの代わりにイオン注入を用いることも可能である。この置換は、イオン注入の間の幾何学的な遮蔽が無視できる限り有効であり、この場合、シリコンアイランドの上部に対して充分なドーパントが底部に到達する。しかしながら、アスペクト比が上昇すると、幾何学的遮蔽の効果はいっそう深刻になるので、シリコンアイランド１２の底部では上部に比べてドーパントが少なく、この結果、スレッショルド電圧が不均一となり、デバイスは潜在的に望ましくないものになる。この点で、ガス相ドーピングまたはプラズマドーピングは、幾何学的形状に関係なくほぼ同レベルのドーピングを到達させ、より高い電流密度のデバイスの製造との適合性があるため好ましい。
【００２５】
ソース／ドレイン領域２８は、好ましくは、ダミーゲート電極２４をマスクとして利用することによるガス相ドーピングまたはプラズマドーピングによって形成する。本発明の１つの実施形態によれば、ソース／ドレイン領域２４は、シリコンアイランド１２の露出した上面部１２Ｅおよび１２Ｆに形成し、更に、第３および第４の側面１２Ｃおよび１２Ｄならびに第１および第２の側面１２Ａおよび１２Ｂの露出部分まで延びる。更に具体的には、図３５に示すように、ソース／ドレイン領域２８は、シリコンアイランド１２の上面から第３および第４の側面１２Ｃおよび１２Ｄまでそれぞれ延びる。また、図３４に示すように、ソース／ドレイン領域２８は、シリコンアイランド１２の上面からシリコンアイランド１２の第１および第２の側面１２Ａおよび１２Ｂまでそれぞれ延びる。しかしながら、図３６に示すように、ダミーゲート電極２４によってマスキングされた上面ならびに第１および第２の側面１２Ａおよび１２Ｂの部分は、ソース／ドレインドーピングから保護され、これによって、ソース／ドレイン領域２８間に位置するチャネル領域を形成する。任意選択として、所望の場合には、イオン注入による追加のソース／ドレインドーピングを行って、表面１２Ｅおよび１２Ｆの下でのみドーピングレベルを上げることも可能である。
【００２６】
図３７ないし４０に示すように、以降のソース／ドレイン拡張部形成ステップのために、ダミーゲート酸化物層１４の露出した縁部をエッチングする。具体的には、図３９は、ダミーゲート酸化物層１４の露出した縁部を選択的にエッチングで除去していることを示す。好ましくは、選択的なダミーゲート酸化物層のエッチングに、ウエットエッチングを行う。この後、好ましくはガス相ドーピングまたはプラズマドーピングによって、ダミーゲート電極２４およびダミーゲート酸化物層１４を用いて、ソース／ドレイン拡張部ドーピングを行って、ソース／ドレイン拡張部３０を形成する。
【００２７】
図４１ないし４３は、図３７ないし４０に示す構造の異なる断面図を示し、ソース／ドレイン拡張部３０をどのようにシリコンアイランド１２の上面および側面に形成するかを説明する。図４１は、図４２の線４−４’に沿って切り取った図３７に示す構造の断面図である。図４２は、図４１の線５−５’に沿って切り取った図４１に示す構造の断面図である。図４３は、線６−６’に沿って切り取った図４１に示す構造の断面図である。
【００２８】
図３９に示すように、シリコンアイランド１２の上面において、ソース／ドレイン領域２８とチャネル領域との間の界面に沿って、ソース／ドレイン拡張部３０を形成する。また、図４１に示すように、ソース／ドレイン拡張部３０は、シリコンアイランド１２の第１および第２の側面１２Ａおよび１２Ｂにおいて、ソース／ドレイン領域２８とチャネル領域との間の界面に沿って形成する。従って、ソース／ドレイン拡張部３０の２つの帯は、シリコンアイランド１２上でのかどの丸みの無い逆「Ｕ」のような形状であり、チャネルならびにソースおよびドレイン間に配置される。
【００２９】
この後、図４４ないし４７に示すように、中間層誘電体層３４、好ましくは酸化物を、構造上に堆積して、好ましくは化学機械研磨（ＣＭＰ）によって平坦化する。中間層誘電体層３４の形成前に、窒化物ライナ３２を堆積することができる。これによって、ＢＰＳＧ（ボロホスホシリケートグラス）を中間層誘電体物質として用いることができ、また、酸化物中間層誘電体層３４とドーピングしたソース／ドレイン領域２８との間のドーパントの拡散を防ぐ。平坦化を行って、ダミーゲート電極２４の上に位置する窒化物ライナ３２の部分を露出させる。
【００３０】
図４８ないし５１に示すように、ダミーゲート電極２４を除去する。最初に、好ましくは反応性イオンエッチング（ＲＩＥ）によって窒化物ライナ３２の露出部分を除去し、好ましくはダミーゲート酸化物１４に選択的であるポリシリコン反応性イオンエッチングによってダミーゲート電極２４を除去する。これにより、図５０に示すようにリセス３６を形成し、アモルファスシリコン２０を露出させる。次いで、先にダミーゲート電極２４によってマスキングされたアモルファスシリコン２０を、酸化物に選択的なシリコンＲＩＥの継続によって除去し、図５１に示すように、これによってリセス３８を形成する。
【００３１】
この後、図５２ないし５５に示すように、好ましくはウエットエッチングによって、リセス３６に露出したダミーゲート酸化物層１４および窒化物ライナ３２の部分を除去する。図５１に示すように、以前のステップでは、ダミーゲート酸化物層１４および酸化物側壁１８が、シリコンアイランド１２の上面ならびに第１および第２の側面ＡおよびＢを覆っていた。ここで、図５５に示すように、シリコンアイランド１２を覆っているこれらの酸化物層を除去し、これによって、シリコンアイランド１２の上面ならびに第１および第２の側面ＡおよびＢを露出させる。リセス３８は、ウエットエッチングプロセスの間に横方向に拡張することができる。
【００３２】
露出した上面ならびに第１および第２の側面ＡおよびＢの上に、誘電体物質を堆積するか、または酸化を行って、図５６ないし５９に示すように、ゲート誘電体層を形成する。この実施形態では、図５６ないし５９に示すように、構造全体の上に誘電体層４０を堆積することによってゲート誘電体層を形成する。具体的には、図５９は、シリコンアイランド１２の露出した上面ならびに第１および第２の側面上に、ゲート誘電体層４０が形成されていることを示す。しかしながら、ゲート誘電体層は、従来の酸化技法によって形成することも可能である。
【００３３】
本発明によれば、ダミーゲート酸化物層１４を最初に形成および除去し、実際のゲート誘電体層４０をトランジスタ製造プロセスの後の方の段階で形成する。これによって、高い誘電率（高ｋ）の物質（例えばタンタルペンタオキサイド（Ｔａ2Ｏ5）、チタン酸バリウムストロンチウム（ＢａXＳｒ1-XＴｉＯ3）、イットリウムシリケート等）を、ゲート誘電体物質に用いることが可能となる。一般に、高誘電率の物質は、高温処理のもとでは、分解または破壊を生じやすい傾向がある。全ての高温プロセスは、ゲート誘電体堆積の前にすでに行われているので、高温を受けやすい物質であっても、デバイスの性能に悪影響を全く及ぼすことなく、この時点で用いることができる。高ｋのゲート誘電体層４０は、ラップゲート構造と組み合わせて、デバイスの寸法を更に縮小することを可能とする。ラップゲート構造については後に説明する。
【００３４】
続いて、図６０ないし６３に示すように、好ましくは導電性物質の堆積および平坦化によって、リセス３６およびリセス３８を充填して、ゲート電極４２を形成する。特に図６３に示すように、シリコンアイランド１２の上面ならびに第１および第２の側面ＡおよびＢの上にゲート電極４２が配置されているラップゲート構造を形成する。
【００３５】
ゲート電極の物質は、アモルファスシリコン、アモルファスシリコン−ゲルマニウム、ポリシリコン、金属または金属合金等、様々な物質から選択可能である。導電性物質を堆積した後、平坦化を行って、図６０ないし６３に示すように、ゲート電極４２を整形する。アモルファスシリコンまたはアモルファスシリコン−ゲルマニウムをゲート電極物質として用いる場合、ゲート電極４２の導電性を高めるために、追加のマスキングおよびイオン注入プロセスが必要である場合がある。
【００３６】
ゲート電極の形成が完了すると、ソース／ドレイン接点を形成して、ソース／ドレイン領域２８への導電経路を提供する。図６４ないし６７に示すように、従来のマスキングおよびパターニング技法によって、中間層誘電体層３４をパターニングして、ソース／ドレイン領域２８を露出させる。特に図６６に示すように、リセス４４は、誘電体層４０から中間層誘電体層３４および窒化物ライナ３２を介してソース／ドレイン領域２８まで延びる。この後、図６８ないし７１に示すように、導電層を堆積してリセス４４を充填し、平坦化を行い、これによって、ソース／ドレイン接点４６を形成する。
【００３７】
ゲート電極を、３つの表面からチャネル領域の上に位置するように形成することによって、本発明は、基板電位に対するゲート制御を実質的に改良し、この結果として、サブスレッショルドの傾きは大きく、「ボディー−ソース間」電圧に対する感度は低い。また、従来のプレーナＭＯＳＦＥＴデバイスと比較すると、シリコンアイランド１２の側面ＡおよびＢを覆うように延びるゲート電極４２の部分（すなわちゲート拡張部）によって、有効ゲート幅が実質的に大きくなっている。
【００３８】
ＮＭＯＳおよびＰＭＯＳ回路の双方を含むＣＭＯＳ回路の製造には、処理方式のわずかな変更を必要とする場合がある。当業者にとって、これは上述の処理方式の１つの変形であろう。図２５ないし２８に示したようなダミーゲートパターニングステップの間、Ｎ型またはＰ型のいずれかである第１の導電型の電界効果トランジスタ（ＦＥＴ）を含む領域を、第１のマスクを用いてパターニングし、一方で、第２の導電型のＦＥＴを含む他の領域を、第１のゲートマスクのもとで不変のままとする。図４４ないし４７に相当するステップが完了するまで、処理は継続する。この時点で、第２のゲートマスクを用いて、第２の導電型のＦＥＴのためのダミーゲートラインをパターニングし、一方で、先にパターニングした領域は第２のマスクのもとで不変のままとする。第１の導電型のＦＥＴによって先にパターニングした領域では、第２のマスクを除去した後も、中間層誘電体３４ならびにポリシリコン２４およびダミーゲート酸化物１４の組み合わせスタックが、第２の導電型ＦＥＴのドーピングの間、その下のシリコンアイランドが更にドーピングされることを防ぐ。図２５ないし２８および図４４ないし４７間の第１のものとして同様の処理シーケンスを繰り返し、第２の中間層誘電体堆積および平坦化によって終了する。このように、２つの異なる導電型のＦＥＴを製造することができる。異なるドーピングレベルでＦＥＴを製造することは、簡単な拡張であり、この場合、多数のゲートマスクおよび多数のドーピングステップを繰り返す。
【００３９】
従って、本発明は、ゲート電極４２がゲート誘電体層４０を間にはさんで上面および２つの側面から基板１２（例えばシリコンアイランド）を覆っているラップゲート構造を提供する。これによって、チャネル領域内の電位制御をいっそう良好かつ迅速にすることが可能であり、これは、サブスレッショルドの傾きは大きく、「ボディー−ソース間」電圧に対する感度は低くなる。
【００４０】
また、ラップゲート構造によって、同じゲート長を有する従来のＭＯＳＦＥＴデバイスに比べて、有効ゲート長は大きくなる。このゲート幅の増大は、典型的に、結果としてターンオン電流の倍数的な増大を生じる場合がある。更に、本発明は、単一のＭＯＳＦＥＴトランジスタによって占有される空間（すなわちシリコンアイランドの幅）を小さくすることができるので、基板のドーピング濃度が低くなっても、完全空乏型の動作が達成される。従って、オン電流、サブスレッショルドの傾き、ボディーバイアス感度および短チャネル効果、およびキンク効果の低減の改善が得られる。更に、製造の観点からは、ゲート誘電体層は製造ステップの後の方のステップで形成されるので、ゲート誘電体層のために高ｋ物質を使用可能であり、更にデバイス寸法を縮小する。
【００４１】
当業者は、本発明の実施は必ずしもＳＯＩ基板を必要とせず、従来の非ＳＯＩ基板を用いて本発明を実施可能であることを容易に認めることができよう。また、この種のデバイスの１つの変形として、電流ゲインを重要視したＦＥＴを製造することができ、ゲートの側面部の深さは比較的大きく、すなわち極めて高いアスペクト比を有し、電流ゲインを最大化し、一方で、上部のチャネルは無視することができる。従って、本発明について単一の好適実施形態に関して説明してきたが、当業者は、添付の特許請求の範囲の精神および範囲内での変更を行って本発明を実施可能であることを認識しよう。
【図面の簡単な説明】
【００４２】
【図１】本発明の１つの実施形態によるＳＯＩ基板の一部の上面図を示し、この基板の上に、ダミーゲート酸化物層を間に挟んで窒化物パッド層が形成されている。
【図２】図１に示す部分の線２−２’に沿って切り取った断面図を示す。
【図３】図１に示す部分の線１−１’に沿って切り取った断面図を示す。
【図４】図１に示す部分の線３−３’に沿って切り取った断面図を示す。
【図５】４つの側面を有するようにＳＯＩ基板の上シリコン層をエッチングするリセスエッチングステップの後の図１の部分を示す。
【図６】リセスエッチングステップの後の図２の部分を示し、特に上シリコン層の第１および第２の側面が露出したことを示す。
【図７】リセスエッチングステップの後の図３の部分を示し、特に上シリコン層の第３および第４の側面が露出したことを示す。
【図８】リセスエッチングステップの後の図４の部分を示し、特に上シリコン層の第１および第２の側面が露出したことを示す。
【図９】上シリコン層の露出した側面上に酸化物側壁を軽視するための酸化ステップ、ならびに、酸化物側壁上にアモルファスシリコン側壁を形成するためのアモルファスシリコン堆積ステップおよびアモルファスシリコンエッチングステップの後の図５の部分を示す。
【図１０】酸化、アモルファスシリコン堆積およびアモルファスシリコンエッチングステップの後の図６の部分を示し、特に、上シリコン層の第１および第２の側面が、酸化物側壁を間に挟んで、アモルファスシリコン側壁によって覆われていることを示す。
【図１１】酸化、アモルファスシリコン堆積およびアモルファスシリコンエッチングステップの後の図７の部分を示し、特に、上シリコン層の第３および第４の側面が、酸化物側壁を間に挟んで、アモルファスシリコン側壁によって覆われていることを示す。
【図１２】酸化、アモルファスシリコン堆積およびアモルファスシリコンエッチングステップの後の図８の部分を示し、特に、上シリコン層の第１および第２の側面が、酸化物側壁を間に挟んで、アモルファスシリコン側壁によって覆われていることを示す。
【図１３】アモルファスシリコン側壁を囲む空隙に充填酸化物を充填するための酸化物堆積ステップ、および、窒化物パッド層を露出させるための平坦化ステップの後の図９の部分を示す。
【図１４】酸化物堆積ステップおよび平坦化ステップの後の図１０の部分を示し、特に、上シリコン層の第１および第２の側面に隣接した空隙に充填酸化物を充填することを示す。
【図１５】酸化物堆積ステップおよび平坦化ステップの後の図１１の部分を示し、特に、上シリコン層の第３および第４の側面に隣接した空隙に充填酸化物を充填することを示す。
【図１６】酸化物堆積ステップおよび平坦化ステップの後の図１２の部分を示し、特に、上シリコン層の第１および第２の側面に隣接した空隙に充填酸化物を充填することを示す。
【図１７】ダミーゲート酸化物層を露出させるための窒化物パッド層剥離ステップ、ならびに、充填酸化物およびアモルファスシリコンの上部を除去するためのエッチングステップの後の、図１３の部分を示す。
【図１８】窒化物パッド層剥離ステップならびに充填酸化物およびアモルファスシリコンエッチングステップの後の図１４の部分を示し、特に、ダミーゲート酸化物層が露出したことを示す。
【図１９】窒化物パッド層剥離ステップならびに充填酸化物およびアモルファスシリコンエッチングステップの後の図１５の部分を示し、特に、ダミーゲート酸化物層が露出したことを示す。
【図２０】窒化物パッド層剥離ステップならびに充填酸化物およびアモルファスシリコンエッチングステップの後の図１６の部分を示し、特に、ダミーゲート酸化物層が露出したことを示す。
【図２１】図１７に示す構造全体の上にポリシリコンを堆積するポリシリコン堆積ステップの後の図１７の部分を示す。
【図２２】図１８に示す構造全体の上にポリシリコンを堆積するポリシリコン堆積ステップの後の図１８の部分を示す。
【図２３】図１９に示す構造全体の上にポリシリコンを堆積するポリシリコン堆積ステップの後の図１９の部分を示す。
【図２４】図２０に示す構造全体の上にポリシリコンを堆積するポリシリコン堆積ステップの後の図２０の部分を示す。
【図２５】上シリコン層の第３および第４の側面に隣接するダミーゲート酸化物層の部分を選択的に露出させるダミーゲートを形成するためのポリシリコンエッチングステップ、ならびに、ダミーゲートによって覆われていないアモルファスシリコンの部分を除去するためのアモルファスシリコンエッチングステップの後の、図２１の部分を示す。
【図２６】ポリシリコンエッチングステップおよびアモルファスシリコンエッチングステップの後の図２２の部分を示しており、ダミーゲート酸化物層の上に位置するポリシリコンの部分が除去され、上のパターニングしたダミーゲートによって覆われていないアモルファスシリコン物質の部分が除去されている。
【図２７】ポリシリコンエッチングステップおよびアモルファスシリコンエッチングステップの後の図２３の部分を示しており、ダミーゲート酸化物層の上にダミーゲートを形成して上シリコン層の第３および第４の側面に隣接するダミーゲート酸化物層の部分が選択的に露出し、上シリコン層の第３および第４の側面上のアモルファスシリコンの部分が除去されている。
【図２８】ポリシリコンエッチングステップおよびアモルファスシリコンエッチングステップの後の図２４の部分を示しており、ダミーゲート酸化物層の上にダミーゲートを形成して、その下のアモルファスシリコンがアモルファスシリコンエッチングステップの間にエッチングされることを防いでいる。
【図２９】酸化物エッチングステップの後の図２５の部分を示しており、ダミーゲート酸化物層および充填ゲート酸化物が、ダミーゲート電極によって覆われた部分を除いて除去されている。
【図３０】酸化物エッチングステップの後の図２６の部分を示しており、ダミーゲート酸化物層および充填ゲート酸化物の部分が除去されて、上シリコン層の上面および上シリコン層の第１および第２の側面の部分を露出させている。
【図３１】酸化物エッチングステップの後の図２７の部分を示しており、上シリコン層の第３および第４の側面ならびに上シリコン層の第３および第４の側面に隣接するその上面の部分を露出させている。
【図３２】酸化物エッチングステップの後の図２８の部分を示しており、ダミーゲート電極によって覆われたダミーゲート酸化物層がエッチングから保護されている。
【図３３】ソース／ドレインドーピングステップの後の図２９の部分を示しており、上シリコン層の露出部分上にソースおよびドレイン領域が形成されている。
【図３４】ソース／ドレインドーピングステップの後の図３０の部分を示しており、上シリコン層ならびに第１および第２の側面にソースおよびドレイン領域が形成されている。
【図３５】ソース／ドレインドーピングステップの後の図３１の部分を示しており、上シリコン層ならびに第３および第４の側面にソースおよびドレイン領域が形成されている。
【図３６】ソース／ドレインドーピングステップの後の図３２の部分を示しており、この領域のドーピングはダミーゲート電極によって阻止され、これによってソースおよびドレイン領域間にチャネル領域を形成している。
【図３７】ダミーゲート酸化物層エッチングステップの後の図３３の部分を示しており、ソースおよびドレイン領域に隣接したダミーゲート酸化物層の縁部はエッチングで除去され、更に、上シリコン層の新たに露出した部分を介してソース／ドレイン拡張部を形成するためのソース／ドレイン拡張部ドーピングを示す。
【図３８】ダミーゲート酸化物層エッチングステップおよびソース／ドレイン拡張部ドーピングステップの後の図３４の部分を示す。
【図３９】ダミーゲート酸化物層エッチングステップおよびソース／ドレイン拡張部ドーピングステップの後の図３５の部分を示しており、ソースおよびドレイン領域に隣接したダミーゲート酸化物層の縁部がエッチングで除去され、ソース／ドレイン領域とチャネル領域との間にソース／ドレイン拡張部が形成されている。
【図４０】ダミーゲート酸化物層エッチングステップおよびソース／ドレイン拡張部ドーピングステップの後の図３６の部分を示す。
【図４１】図４２の線４−４’に沿って切り取った図３７に示す部分の上面図を示し、特に、チャネル領域の４つのかどにソース／ドレイン拡張部を形成していることを示す。
【図４２】図４１の線５−５’に沿って切り取った断面図を示し、特に、ソース／ドレイン領域とチャネル領域との間の界面領域に沿ってソース／ドレイン拡張部を形成していることを示す。
【図４３】図４１の線６−６’に沿って切り取った断面図を示す。
【図４４】窒化物ライナ堆積ステップおよび酸化物堆積／平坦化ステップの後の図３７の部分を示す。
【図４５】窒化物ライナ堆積ステップおよび酸化物堆積／平坦化ステップの後の図３８の部分を示す。
【図４６】窒化物ライナ堆積ステップおよび酸化物堆積／平坦化ステップの後の図３９の部分を示す。
【図４７】窒化物ライナ堆積ステップおよび酸化物堆積／平坦化ステップの後の図４０の部分を示す。
【図４８】ダミーゲート電極を除去するための窒化物エッチングステップおよびポリシリコンエッチングステップの後の図４４の部分を示す。
【図４９】窒化物エッチングステップおよびポリシリコンエッチングステップの後の図４５の部分を示す。
【図５０】窒化物エッチングステップおよびポリシリコンエッチングステップの後の図４６の部分を示し、ダミーゲート電極は除去されている。
【図５１】窒化物エッチングステップおよびポリシリコンエッチングステップの後の図４７の部分を示し、ダミーゲート電極、ならびに、シリコンアイランドと充填酸化物との間のアモルファスシリコンは除去されている。
【図５２】酸化物エッチングステップおよび窒化物エッチングステップの後の図４８の部分を示し、ダミーゲート酸化物層および窒化物ライナの露出部分は除去されている。
【図５３】酸化物エッチングステップおよび窒化物エッチングステップの後の図４９の部分を示す。
【図５４】酸化物エッチングステップおよび窒化物エッチングステップの後の図５０の部分を示し、ダミーゲート酸化物層および窒化物ライナの露出部分は除去されている。
【図５５】酸化物エッチングステップおよび窒化物エッチングステップの後の図５０の部分を示し、上シリコン層の上面ならびに第１および第２の側面を覆っていたダミーゲート酸化物層は除去されている。
【図５６】ゲート誘電体堆積ステップの後の図５２の部分を示し、図５２に示す構造全体がゲート誘電体層によって覆われている。
【図５７】ゲート誘電体堆積ステップの後の図５３の部分を示す。
【図５８】ゲート誘電体堆積ステップの後の図５４の部分を示し、特に、上シリコン層のチャネル領域上にゲート誘電体層が形成されていることを示す。
【図５９】ゲート誘電体堆積ステップの後の図５５の部分を示し、特に、上シリコン層の上面ならびに第１および第２の側面上にゲート誘電体層が形成されていることを示す。
【図６０】ゲート電極を形成するための導電性物質堆積ステップおよび平坦化ステップの後の図５６の部分を示す。
【図６１】導電性物質堆積ステップおよび平坦化ステップの後の図５７の部分を示す。
【図６２】導電性物質堆積ステップの後の図５８の部分を示し、特に、ゲート誘電体層の上にゲート電極が形成されていることを示す。
【図６３】導電性物質堆積ステップの後の図５９の部分を示し、特に、ゲート誘電体層を間に挟んで、上シリコン層の上面ならびに第１および第２の側面上にゲート電極が形成されていることを示す。
【図６４】ソース／ドレイン領域を露出させるリセスを形成した後の図６０の部分を示す。
【図６５】ソース／ドレイン領域を露出させるリセスを形成した後の図６１の部分を示し、特に、上シリコン層の上面まで延びるリセスを示す。
【図６６】ソース／ドレイン領域を露出させるリセスを形成した後の図６２の部分を示す。
【図６７】ソース／ドレイン領域を露出させるリセスを形成した後の図６３の部分を示す。
【図６８】リセスに導電性物質を充填してソース／ドレイン接点を形成した後の図６４の部分を示す。
【図６９】リセスに導電性物質を充填してソース／ドレイン接点を形成した後の図６５の部分を示す。
【図７０】リセスに導電性物質を充填してソース／ドレイン接点を形成した後の図６６の部分を示す。
【図７１】リセスに導電性物質を充填してソース／ドレイン接点を形成した後の図６７の部分を示す。
Claims (29)
- 半導体デバイスであって、
上面と、互いにほぼ平行な第１および第２の側面とを有する基板と、
前記基板内で、前記第１および第２の側面間に配置されたチャネル領域と、
前記基板内に形成され、前記チャネル領域によって隔てられたソース／ドレイン領域と、
ゲート誘電体層を間に挟んで、前記基板の前記上面ならびに前記第１および第２の側面上に配置されたゲート電極と、
を具備する、半導体デバイス。 - 前記基板は、更に、互いにほぼ平行であると共に前記第１および第２の側面にほぼ垂直な第３および第４の側面を有し、
前記ソース／ドレイン領域は、前記上面の第１および第２の部分にそれぞれ形成され、前記上面の前記第１および第２の部分は、前記基板の前記第３および第４の側面にそれぞれ隣接すると共に前記チャネル領域によって隔てられている、請求項１の半導体デバイス。 - 前記チャネル領域は前記第１の側面から前記第２の側面まで延びる、請求項２の半導体デバイス。
- 前記ソース／ドレイン領域は、前記上面の前記第１および第２の部分から前記基板の前記第３および第４の側面までそれぞれ延びる、請求項２の半導体デバイス。
- 前記ソース領域は、更に、前記基板の前記第３の表面および前記上面の前記第１の部分に隣接した前記第１および第２の側面の第１の部分まで延び、
前記ドレイン領域は、更に、前記基板の前記第４の表面および前記上面の前記第２の部分に隣接した前記第１および第２の側面の第２の部分まで延びる、請求項４の半導体デバイス。 - 更に、前記チャネル領域ならびに前記ソースおよびドレイン領域の間に前記基板の前記上面ならびに前記第１および第２の側面にそれぞれ形成されたソース／ドレイン拡張部を具備する、請求項５の半導体デバイス。
- 更に、
前記基板を覆っている中間層誘電体層と、
前記中間層誘電体層を介して前記ソース／ドレイン領域まで延びるソース／ドレイン接点と、
を具備する、請求項６の半導体デバイス。 - 前記基板は絶縁体上シリコン（ＳＯＩ）基板の一部である、請求項１の半導体デバイス。
- 前記基板は前記ＳＯＩ基板の絶縁層上に配置されたシリコンアイランドである、請求項８の半導体デバイス。
- 前記ゲート誘電体層は高誘電率（ｋ）物質である、請求項１の半導体デバイス。
- 半導体デバイスであって、
半導体基板に形成されたソースおよびドレイン領域間に位置するチャネル領域と、
前記チャネル領域上に位置するゲート電極と、
前記ゲート電極から前記半導体基板の第１および第２の側面まで延びるゲート拡張部であって、前記第１および第２の側面は前記チャネル領域の対向端部に位置している、ゲート拡張部と、
を具備する、半導体デバイス。 - 更に、前記チャネル領域と前記ゲート電極／ゲート拡張部との間にゲート誘電体層を具備する、請求項１１の半導体デバイス。
- 前記半導体基板は第３および第４の側面を有し、前記ソース／ドレイン領域は前記第３および第４の側面に隣接した前記上面の第１および第２の部分にそれぞれ形成される、請求項１２の半導体デバイス。
- 前記ソース／ドレイン領域は、前記上面の前記第１および第２の部分から前記第３および第４の側面までそれぞれ延びる、請求項１３の半導体デバイス。
- 半導体デバイスの製造方法であって、
上面ならびに第１および第２の側面とを有する基板を形成するステップと、
前記基板内に、チャネル領域を間に挟んでソース／ドレイン領域を形成するステップと、
前記チャネル領域を覆うように、前記基板の前記上面ならびに前記第１および第２の側面上にゲート酸化物を形成するステップと、
前記ゲート酸化物上にゲート電極を形成し、前記ゲート電極が前記基板の前記上面ならびに前記第１および第２の側面から前記チャネル領域上に位置するようにするステップと、
を具備する、方法。 - 前記基板を形成するステップは、
前記基板の前記上面上に第１のマスク層を形成するステップと、
前記基板をエッチングして前記第１および第２の側面を形成するステップと、
を具備する、請求項１５の方法。 - 前記エッチングするステップは、更に、前記基板をエッチングして第３および第４の側面を形成するステップを具備する、請求項１６の方法。
- 前記ソースおよびドレイン領域を形成する前記ステップは、
前記基板の前記上面上に第２のマスク層を形成して、前記第３および第４の側面ならびに前記基板の前記第３および第４の側面に隣接した前記上面ならびに前記第１および第２の側面の部分を選択的に露出させるステップと、
ガス相ドーピング、プラズマドーピング、またはイオン注入によって、前記基板の前記第３および第４の側面、ならびに、前記上面ならびに前記第１および第２の側面の前記露出部分に、前記ソースおよびドレイン領域を形成するステップと、
を具備する、請求項１７の方法。 - 犠牲層を形成して、前記第３および第４の側面ならびに前記基板の前記第３および第４の側面に隣接した前記上面および前記第１および第２の側面の前記部分を選択的に露出させるステップと、
前記犠牲層上に前記第２のマスク層を形成するステップと、
ガス相ドーピングまたはプラズマドーピングを行って、前記ソースおよびドレイン領域を形成するステップと、
前記犠牲層を選択的にエッチングして、前記基板の前記第３および第４の側面に対向する前記犠牲層の縁部を除去するステップと、
前記犠牲層の前記除去した縁部を介して、第２の不純物原子のガス相ドーピング、プラズマドーピングまたはイオン注入を行って、前記チャネル領域と前記ソースおよびドレイン領域との間の前記基板にソース／ドレイン拡張部を形成するステップと、
を具備する、請求項１８の方法。 - 前記ゲート酸化物を形成する前記ステップは、
前記基板および前記第２のマスク層上に中間層誘電体を堆積させるステップと、
前記中間層誘電体を平坦化して前記第２のマスク層の上面を露出させるステップと、
前記第２のマスク層および前記犠牲層を選択的に除去して、前記第２のマスク層によって先にマスキングされた前記基板の前記上面ならびに前記第１および第２の側面の部分を露出させるバイアホールを形成するステップと、
前記バイアホールによって露出した前記基板の前記上面ならびに前記第１および第２の側面上に酸化物層を堆積させて前記ゲート酸化物を形成するステップと、
を具備する、請求項１９の方法。 - 前記ゲート電極を形成するステップは、
前記バイアに導電性物質を充填するステップと、
前記導電性物質の上面を平坦化して、前記基板の前記上面ならびに前記第１および第２の側面から前記チャネル領域の上に位置する前記ゲート電極を前記ゲート酸化物を間に挟んで形成するステップと、
を具備する、請求項２０の方法。 - 更に、
前記中間層誘電体の上面から、前記ソースおよびドレイン領域によって占有された前記基板の前記上面の部分までそれぞれ延びるトレンチを形成するステップと、
前記トレンチに導電性物質を充填してソース／ドレイン接点を形成するステップと、
を具備する、請求項２１の方法。 - 前記基板を形成するステップは、更に、
ボディ基板上に絶縁層を形成するステップと、
前記絶縁層上に表面基板を形成するステップであって、前記表面基板は前記上面を有する、ステップと、
前記表面基板の前記上面上に前記犠牲層を形成するステップと、
前記犠牲層上にパッド層を形成するステップと、
前記パッド層上に前記第１のマスク層を形成するステップと、
前記エッチングステップを行って、前記第１のマスク層によってマスキングされていない前記パッド層、犠牲層、および表面基板の部分を除去し、これによって、前記第１、第２、第３、および第４の側面を有する前記表面基板を形成し、前記絶縁層を露出させるステップと、
を具備する、請求項１９の方法。 - 更に、
前記基板の前記第１、第２、第３、および第４の側面ならびに前記犠牲層の側面上に保護層を形成するステップと、
前記窒化物層および前記酸化物保護層の側面上にアモルファスシリコンを堆積するステップと、
前記露出した絶縁層および前記パッド層上に充填酸化物層を形成するステップと、
平坦化を行って前記パッド層を除去し、前記保護層の上面を露出させるステップと、
を具備する、請求項２３の方法。 - 第２のマスク層を形成する前記ステップは、
マスキング物質を堆積して、前記保護層、アモルファスシリコンおよび充填層を覆うステップと、
前記マスキング物質をエッチングして前記第２のマスク層を形成するステップと、
を具備する、請求項２４の方法。 - 更に、
前記ポリシリコン層によってマスキングされた部分を除いて前記アモルファスシリコンを除去するステップと、
前記第２のマスク層によってマスキングされた部分を除いて前記保護層および犠牲層をエッチングして、前記第３および第４の側面ならびに前記基板の前記第３および第４の側面に隣接した前記上面ならびに前記第１および第２の側面の前記部分を選択的に露出させるステップと、
を具備する、請求項２５の方法。 - ラップゲートトランジスタの製造方法であって、
各々が上面ならびに少なくとも第１および第２の側面を有する、第１および第２のシリコンアイランドを形成するステップと、
第１のマスキング層を形成して、前記第１のシリコンアイランドの部分を選択的に露出させるステップと、
チャネル領域を間に挟んで、前記第１のシリコンアイランドの前記露出部分に第１の導電型のソースおよびドレイン領域を形成するステップと、
第２のマスク層を形成して前記第１のシリコンアイランドの部分を選択的に露出させるステップと、
チャネル領域を間に挟んで、前記第２のシリコンアイランドの前記露出部分に第２の導電型のソースおよびドレイン領域を形成するステップと、
前記第１および第２のシリコンアイランドの前記上面ならびに前記第１および第２の側面上にゲート酸化物をそれぞれ形成するステップと、
前記ゲート酸化物上にそれぞれゲート電極を形成して、各ゲート電極がその各シリコンアイランドの前記上面ならびに前記第１および第２の側面からその各チャネル領域の上に位置するようにする、ステップと、
を具備する、方法。 - 前記第１および第２の導電型の前記ソースおよびドレイン領域は、ガス相ドーピング、プラズマドーピング、またはイオン注入によって形成される、請求項２７の方法。
- ラップゲートトランジスタの製造方法であって、
絶縁体上シリコン（ＳＯＩ）基板の上シリコン基板に少なくとも２つのトレンチを形成するステップであって、前記少なくとも２つのトレンチは前記上シリコン基板の対向端部に形成され、前記上シリコン基板の第１および第２の側面を規定する、ステップと、
前記上シリコン基板内に、ソース／ドレイン領域およびそれらの間のチャネル領域を形成するステップと、
前記チャネル領域上に、前記ゲート電極は前記上シリコン基板の前記第１および第２の側面の双方の上まで延びるゲート電極を配置するステップと、
を具備する、方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/961,010 US6509611B1 (en) | 2001-09-21 | 2001-09-21 | Method for wrapped-gate MOSFET |
| PCT/US2002/030369 WO2003025977A2 (en) | 2001-09-21 | 2002-09-17 | Method for wrapped-gate mosfet |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005504435A true JP2005504435A (ja) | 2005-02-10 |
| JP4081006B2 JP4081006B2 (ja) | 2008-04-23 |
Family
ID=25503955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003529502A Expired - Fee Related JP4081006B2 (ja) | 2001-09-21 | 2002-09-17 | 半導体デバイスの製造方法。 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US6509611B1 (ja) |
| EP (1) | EP1436843A4 (ja) |
| JP (1) | JP4081006B2 (ja) |
| KR (1) | KR100690422B1 (ja) |
| CN (1) | CN1557023A (ja) |
| AU (1) | AU2002343408A1 (ja) |
| MY (1) | MY126185A (ja) |
| TW (1) | TWI255529B (ja) |
| WO (1) | WO2003025977A2 (ja) |
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-
2001
- 2001-09-21 US US09/961,010 patent/US6509611B1/en not_active Expired - Fee Related
-
2002
- 2002-08-22 MY MYPI20023100A patent/MY126185A/en unknown
- 2002-08-28 TW TW091119505A patent/TWI255529B/zh not_active IP Right Cessation
- 2002-09-17 AU AU2002343408A patent/AU2002343408A1/en not_active Abandoned
- 2002-09-17 KR KR1020047001502A patent/KR100690422B1/ko not_active IP Right Cessation
- 2002-09-17 EP EP02780350A patent/EP1436843A4/en not_active Withdrawn
- 2002-09-17 WO PCT/US2002/030369 patent/WO2003025977A2/en active Application Filing
- 2002-09-17 JP JP2003529502A patent/JP4081006B2/ja not_active Expired - Fee Related
- 2002-09-17 CN CNA028185412A patent/CN1557023A/zh active Pending
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| KR102628726B1 (ko) | 2017-11-15 | 2024-01-23 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 디바이스의 패터닝 방법 및 그 결과의 구조물 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100690422B1 (ko) | 2007-03-09 |
| MY126185A (en) | 2006-09-29 |
| US6509611B1 (en) | 2003-01-21 |
| KR20040028965A (ko) | 2004-04-03 |
| WO2003025977A2 (en) | 2003-03-27 |
| EP1436843A4 (en) | 2008-11-26 |
| JP4081006B2 (ja) | 2008-04-23 |
| WO2003025977A3 (en) | 2003-08-14 |
| TWI255529B (en) | 2006-05-21 |
| AU2002343408A1 (en) | 2003-04-01 |
| EP1436843A2 (en) | 2004-07-14 |
| CN1557023A (zh) | 2004-12-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060619 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060627 |
|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061218 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080129 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080207 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110215 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110215 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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