KR20040028965A - 래핑 처리된 게이트 ｍｏｓｆｅｔ 및 그 제조 방법 - Google Patents

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Abstract

래핑 처리된 게이트 트랜지스터는 상부면, 서로 대향하는 제1 및 제2 측면을 구비한 기판을 포함한다. 소스 및 드레인 영역들이 채널 영역을 그 사이에 개재한 상태로 상기 기판 내에 형성되어 있다. 상기 채널 영역은 기판의 제1 측면에서 제2 측면으로 연장한다. 게이트 유전체층은 상기 기판 상에 형성된다. 게이트 전극은 게이트 유전체를 사이에 개재한 상태로 상부면과 제1 및 제2 측면으로부터 채널 영역을 덮기 위해 게이트 유전체층 상에 형성된다. 상기 기판은 SOI(silicon on insulator) 기판이나 종래의 non-SOI 기판 중 하나의 절연층 상에 형성된 실리콘 아일랜드이며, 제1 및 제2 측면을 포함하여 4개의 측면을 구비한다. 소스 및 드레인 영역들은 제1 및 제2 측면에 수직인 제3 및 제4 측면에 인접하는 기판의 부분들 상에 형성되어 있다. 래핑 처리된 게이트 구조체는 채널 영역 내에서의 더 양호하고 더 신속한 전위 제어를 제공하여 부차적인 임계 경사를 더 가파르게 하고, "본체 대 소스" 전압에 대한 감도를 낮춘다.

Description

래핑 처리된 게이트 ＭＯＳＦＥＴ 및 그 제조 방법{METHOD FOR WRAPPED-GATE MOSFET}
고성능 및 고밀도의 초대규모(ultra large scale) 집적 회로 반도체 소자를 얻기 위해 점증하는 요구 조건은 속도, 신뢰성을 증가시키고, 경쟁력의 향상을 위해 생산량을 증가시키는 것이다.
트랜지스터를 포함하는 집적 회로는 통상적으로 벌크 실리콘 출발 물질 (starting material), SOI(silicon on insulator) 출발 물질, 또는 처리 중에 벌크 반도체 출발 물질로 형성되는 SOI 물질 중 어느 하나의 물질로 형성된다. 통상적으로 산화물인 게이트 유전체층은 출발 물질(즉, 기판) 상에 형성되고, 통상적으로 폴리실리콘인 게이트 전극은 게이트 유전체층 상에 형성된다. 소스(source) 영역 및 드레인(drain) 영역은 통상적으로 이온 주입법에 의해 상기 기판 내에 형성되어 있으며, 게이트 전극 아래에 놓인 영역은 소스 영역과 드레인 영역 사이에서 채널영역의 역할을 한다.
소자의 크기가 줄어듦에 따라, 그 소자 산업계에서는 저밀도의 대규모 소자에서는 수반하지 않았던 새로운 문제점 및 개선점을 발견하게 되었다. 이들 중에 주요한 개선점으로는 부차적인 임계(sub-threshold) 경사를 더 가파르게 하고, "본체 대 소스(body to source)" 전압에 대한 감도를 낮추기 위하여 기판 전위의 게이트 제어를 보다 좋게함으로써, 게이트의 유효 폭을 증가시키고, 단채널 효과(short channel effect)를 증대시키며, 그리고 킹크 효과(kink effect)를 감소시킨다. 따라서, 전술한 개선점 및 문제점의 해결책을 제공하는 새로운 트랜지스터 작동법이 필요하게 되었다.
본 발명은 일반적으로 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor: MOSFET)의 제조에 관한 것이며, 보다 구체적으로 말하면 래핑 처리된 게이트 구조체(wrapped-gate structure)를 갖는 MOSFET 소자에 관한 것이다.
도 1a는 본 발명의 실시예에 따라 더미(dummy) 게이트 산화물층이 개재된 상태로 질화물 패드층이 그 위에 형성되어 있는 SOI 기판의 일부를 도시한 평면도이며,
도 1b는 도 1a에 도시된 부분의 선 2-2'를 따라 절단한 단면도이고,
도 1c는 도 1a에 도시된 부분의 선 1-1'을 따라 절단한 단면도이며,
도 1d는 도 1a에 도시된 부분의 선 3-3'을 따라 절단한 단면도이고,
도 2a는 SOI 기판의 상부 실리콘층이 4개의 측면을 갖도록 에칭 처리되는 리세스(recess) 에칭 단계 이후의 도 1a의 부분을 도시한 평면도이며,
도 2b는 리세스 에칭 단계 이후의 도 1b의 부분, 특히 상부 실리콘층의 제1 및 제2 측면이 노출되어 있는 부분을 도시한 단면도이고,
도 2c는 리세스 에칭 단계 이후의 도 1c의 부분, 특히 상부 실리콘층의 제3 및 제4 측면이 노출되어 있는 부분을 도시한 단면도이며,
도 2d는 리세스 에칭 단계 이후의 도 1d의 부분, 특히 상부 실리콘층의 제1 및 제2 측면이 노출되어 있는 부분을 도시한 단면도이고,
도 3a는 상부 실리콘층의 노출 측면 상에 산화물 측벽을 형성하기 위한 산화 단계와, 산화물 측벽 상에 비정질 실리콘 측벽을 형성하기 위한 비정질 실리콘 증착 단계와, 비정질 실리콘 에칭 단계 이후의 도 2a의 부분을 도시한 평면도이며,
도 3b는 산화, 비정질 실리콘 증착 및 비정질 실리콘 에칭 단계 이후의 도 2b의 부분, 특히 산화물 측벽들이 각각 개재되어 있는 상태로 상부 실리콘층의 제1 및 제2 측면이 비정질 실리콘 측벽에 의해 덮여 있는 부분을 도시한 단면도이고,
도 3c는 산화, 비정질 실리콘 증착 및 비정질 실리콘 에칭 단계 이후의 도2c의 부분, 특히 산화물 측벽들이 각각 개재되어 있는 상태로 상부 실리콘층의 제3 및 제4 측면이 비정질 실리콘 측벽에 의해 덮여 있는 부분을 도시한 단면도이며,
도 3d는 산화, 비정질 실리콘 증착 및 비정질 실리콘 에칭 단계 이후의 도 2d의 부분, 특히 산화물 측벽들이 각각 개재되어 있는 상태로 상부 실리콘층의 제1 및 제2 측면이 비정질 실리콘 측벽에 의해 덮여 있는 부분을 도시한 단면도이고,
도 4a는 비정질 실리콘 측벽 주변의 공극을 충진 산화물로 채우기 위한 산화물 증착 단계와, 질화물 패드층을 노출시키기 위한 평탄화 단계 이후의 도 3a의 부분을 도시한 평면도이며,
도 4b는 산화물 증착 단계 및 평탄화 단계 이후의 도 3b의 부분, 특히 상부 실리콘층의 제1 및 제2 측면에 인접하는 공극이 충진 산화물에 의해 채워져 있는 부분을 도시한 단면도이고,
도 4c는 산화물 증착 단계 및 평탄화 단계 이후의 도 3c의 부분, 특히 상부 실리콘층의 제3 및 제4 측면에 인접한 공극이 충진 산화물에 의해 채워져 있는 부분을 도시한 단면도이며,
도 4d는 산화물 증착 단계 및 평탄화 단계 이후의 도 3d의 부분, 특히 상부 실리콘층의 제1 및 제2 측면에 인접한 공극이 충진 산화물에 의해 채워져 있는 부분을 도시한 단면도이고,
도 5a는 더미 게이트 산화물층을 노출시키기 위한 질화물 패드층 스트리핑(stripping) 단계와, 충진 산화물의 상부와 비정질 실리콘을 제거하기 위한 에칭(etching) 단계 이후의 도 4a의 부분을 도시한 평면도이며,
도 5b는 질화물 패드층 스트리핑 단계와 충진 산화물 및 비정질 실리콘 에칭 단계 이후의 도 4b의 부분, 특히 더미 게이트 산화물층이 노출되어 있는 부분을 도시한 단면도이고,
도 5c는 질화물 패드층 스트리핑 단계와 충진 산화물 및 비정질 실리콘 에칭 단계 이후의 도 4c의 부분, 특히 더미 게이트 산화물층이 노출되어 있는 부분을 도시한 단면도이며,
도 5d는 질화물 패드층 스트리핑 단계와 충진 산화물 및 비정질 실리콘 에칭 단계 이후의 도 4d의 부분, 특히 더미 게이트 산화물층이 노출되어 있는 부분을 도시한 단면도이고,
도 6a는 폴리실리콘이 도 5a에 도시된 전체 구조체 위로 증착되는 폴리실리콘 증착 단계 이후의 도 5a의 부분을 도시한 평면도이며,
도 6b는 폴리실리콘이 도 5b에 도시된 전체 구조체 위로 증착되는 폴리실리콘 증착 단계 이후의 도 5b의 부분을 도시한 단면도이고,
도 6c는 폴리실리콘이 도 5c에 도시된 전체 구조체 위로 증착되는 폴리실리콘 증착 단계 이후의 도 5c의 부분을 도시한 단면도이며,
도 6d는 폴리실리콘이 도 5d에 도시된 전체 구조체 위로 증착되는 폴리실리콘 증착 단계 이후의 도 5d의 부분을 도시한 단면도이고,
도 7a는 상부 실리콘층의 제3 및 제4 측면에 인접하는 더미 게이트 산화물층의 부분을 선택적으로 노출시키는 더미 게이트를 형성하기 위한 폴리실리콘 에칭 단계와, 더미 게이트에 의해 덮여 있지 않는 비정질 실리콘의 부분을 제거하기 위한 비정질 실리콘 에칭 단계 이후의 도 6a의 부분을 도시한 평면도이며,
도 7b는 더미 게이트 산화물층 위에 놓인 폴리실리콘의 부분이 제거되고, 패턴 가공된 더미 게이트에 의해 덮여 있지 않는 비정질 실리콘 재료의 일부가 제거되어 있는, 폴리실리콘 에칭 단계 및 비정질 실리콘 에칭 단계 이후의 도 6b의 부분을 도시한 단면도이고,
도 7c는 더미 게이트가 상부 실리콘층의 제3 및 제4 측면에 인접하는 더미 케이트 산화물층의 일부를 선택적으로 노출시키기 위해 더미 게이트 산화물층 상에 형성되어 있고, 상부 실리콘층의 제3 및 제4 측면 상에 비정질 실리콘의 일부가 제거되어 있는, 폴리실리콘 에칭 단계 및 비정질 실리콘 에칭 단계 이후의 도 6c의 부분을 도시한 단면도이며,
도 7d는 더미 게이트가 더미 게이트 산화물층 상에 형성되어 그 밑에 놓인 비정질 실리콘이 비정질 실리콘 에칭 단계 중에 에칭되는 것을 방지하도록 되어 있는, 폴리실리콘 에칭 단계 및 비정질 실리콘 에칭 단계 이후의 도 6d의 부분을 도시한 단면도이고,
도 8a는 더미 게이트 산화물층과 충진 게이트 산화물이 더미 게이트 전극에 의해 덮인 부분만 제외하고 제거되어 있는, 산화물 에칭 단계 이후의 도 7a의 부분을 도시한 평면도이며,
도 8b는 더미 게이트 산화물층의 일부 및 충진 게이트 산화물이 상부 실리콘층의 상부면의 일부와 상부 실리콘층의 제1 및 제2 측면을 노출시키기 위해 제거되어 있는, 산화물 에칭 단계 이후의 도 7b의 부분을 도시한 단면도이고,
도 8c는 상부 실리콘층의 제3 및 제4 측면과, 이 제3 및 제4 측면에 인접하는 상부 실리콘층의 상부면의 일부가 노출되어 있는, 산화물 에칭 단계 이후의 도 7c의 부분을 도시한 단면도이며,
도 8d는 더미 게이트 전극에 의해 덮여 있는 더미 게이트 산화물층이 에칭으로부터 보호되어 있는, 산화물 에칭 단계 이후의 도 8c의 부분을 도시한 단면도이고,
도 9a는 소스 및 드레인 영역이 상부 실리콘층의 노출된 부분 상에 형성되어 있는, 소스/드레인 도핑 단계 이후의 도 8a의 부분을 도시한 평면도이며,
도 9b는 소스/드레인 영역이 상부 실리콘층과 제1 및 제2 측면에 형성되어 있는, 소스/드레인 도핑 단계 이후의 도 8b의 부분을 도시한 단면도이고,
도 9c는 소스/드레인 영역이 상부 실리콘층과 제3 및 제4 측면에 형성되어 있는, 소스/드레인 도핑 단계 이후의 도 8c의 부분을 도시한 단면도이며,
도 9d는 상기 영역 내의 도핑이 더미 게이트 전극에 의해 차단되어 소소 영역과 드레인 영역 사이에 채널 영역이 형성되어 있는, 소스/드레인 도핑 단계 이후의 도 8d의 부분을 도시한 단면도이고,
도 10a는 소스 및 드레인 영역에 인접하는 더미 게이트 산화물층의 가장자리부분이 에칭 처리되고, 소스/드레인 연장부가 상부 실리콘층의 새로 노출된 부분을 통해 소스/드레인 연장부를 형성하기 위해 도핑되어 있는, 더미 게이트 산화물층 에칭 단계 이후의 도 9a의 부분을 도시한 평면도이며,
도 10b는 더미 게이트 산화물층 에칭 단계와 소스/드레인 연장부 도핑 단계이후의 도 9b의 부분을 도시한 단면도이고,
도 10c는 소스 및 드레인 영역에 인접하는 더미 게이트 산화물층의 가장자리 부분이 에칭 처리되고, 소스/드레인 연장부가 소스/드레인 영역과 채널 영역 사이에 형성되어 있는, 더미 게이트 산화물층 에칭 단계와 소스/드레인 연장부 도핑 단계 이후의 도 9c의 부분을 도시한 단면도이며,
도 10d는 더미 게이트 산화물층 에칭 단계와 소스/드레인 연장부 도핑 단계 이후의 도 9d의 부분을 도시한 단면도이고,
도 11a는 도 11b의 선 4-4'을 따라 절단하고, 특히 소스/드레인 연장부가 채널 영역의 4개의 코너에 형성되어 있는 것을 도시한 도 10a의 부분의 평면도이며,
도 11b는 도 11a의 선 5-5'을 따라 절단한 단면도로, 특히 소스/드레인 연장부가 소스/드레인 영역과 채널 영역 사이의 경계면 영역을 따라 형성되어 있는 것을 도시한 단면도이고,
도 11c는 도 11a의 선 6-6'을 따라 절단한 단면도이며,
도 12a는 질화물 라이너 증착 단계와 산화물 증착/평탄화 단계 이후의 도 10 a의 부분을 도시한 평면도이고,
도 12b는 질화물 라이너 증착 단계와 산화물 증착/평탄화 단계 이후의 도 10 b의 부분을 도시한 단면도이며,
도 12c는 질화물 라이너 증착 단계와 산화물 증착/평탄화 단계 이후의 도 10 c의 부분을 도시한 단면도이고,
도 12d는 질화물 라이너 증착 단계와 산화물 증착/평탄화 단계 이후의 도 10d의 부분을 도시한 단면도이며,
도 13a는 더미 게이트 전극을 제거하기 위한 질화물 에칭 단계와 폴리실리콘 에칭 단계 이후의 도 12a의 부분을 도시한 평면도이고,
도 13b는 질화물 에칭 단계와 폴리실리콘 에칭 단계 이후의 도 12b의 부분을 도시한 단면도이며,
도 13c는 더미 게이트 전극이 제거되어 있는, 질화물 에칭 단계와 폴리실리콘 에칭 단계 이후의 도 12c의 부분을 도시한 단면도이고,
도 13d는 실리콘 아일랜드와 충진 산화물 사이의 비정질 실리콘뿐만 아니라 더미 게이트 전극이 제거되어 있는, 질화물 에칭 단계와 폴리실리콘 에칭 단계 이후의 도 12d의 부분을 도시한 단면도이며,
도 14a는 더미 게이트 산화물층과 질화물 라이너의 노출된 부분이 제거되어 있는, 산화물 에칭 단계와 질화물 에칭 단계 이후의 도 13a의 부분을 도시한 평면도이고,
도 14b는 산화물 에칭 단계와 질화물 에칭 단계 이후의 도 13b의 부분을 도시한 단면도이며,
도 14c는 더미 게이트 산화물층과 질화물 라이너의 노출된 부분이 제거되어 있는, 산화물 에칭 단계와 질화물 에칭 단계 이후의 도 13c의 부분을 도시한 단면도이고,
도 14d는 상부면을 덮고 있었던 더미 게이트 산화물층과 상부 실리콘층의 제1 및 제2 측면이 제거되어 있는, 산화물 에칭 단계와 질화물 에칭 단계 이후의도 13d의 부분을 도시한 단면도이며,
도 15a는 도 14a에 도시된 전체 구조체가 게이트 유전체층에 의해 덮여 있는 게이트 유전체 증착 단계 이후의 도 14a의 부분을 도시한 평면도이고,
도 15b는 게이트 유전체 증착 단계 이후의 도 14b의 부분을 도시한 단면도이며,
도 15c는 게이트 유전체층이 상부 실리콘층의 채널 영역 상에 형성되어 있는 게이트 유전체 증착 단계 이후의 도 14c의 부분을 도시한 단면도이고,
도 15d는 게이트 유전체층이 상부면과 상부 실리콘층의 제1 및 제2 측면 상에 형성되어 있는, 게이트 유전체 증착 단계 이후의 도 14d의 부분을 도시한 단면도이며,
도 16a는 전도성 물질의 증착 단계와 게이트 전극을 형성을 위한 평탄화 단계 이후의 도 15a의 부분을 도시한 평면도이고,
도 16b는 전도성 물질의 증착 단계와 평탄화 단계 이후의 도 15b의 부분을 도시한 단면도이며,
도 16c는 게이트 전극이 게이트 유전체층 상에 형성되어 있는 전도성 물질의 증착 단계 이후의 도 15c의 부분을 도시한 단면도이고,
도 16d는 게이트 유전체층을 그 사이에 개재한 상태로 게이트 전극이 상부 실리콘층의 상부면과 제1 및 제2 측면 상에 형성되어 있는, 전도성 물질의 증착 단계 이후의 도 15d의 부분을 도시한 단면도이며,
도 17a는 소스/드레인 영역을 노출시키는 리세스를 형성하는 단계 이후의 도16a의 부분을 도시한 평면도이고,
도 17b는 상기 리세스가 상부 실리콘층의 상부면으로 연장되어 있는, 소스/드레인 영역을 노출시키는 리세스 형성 단계 이후의 도 16b의 부분을 도시한 단면도이며,
도 17c는 소스/드레인 영역을 노출시키는 리세스 형성 단계 이후의 도 16c의 부분을 도시한 단면도이고,
도 17d는 소스/드레인 영역을 노출시키는 리세스 형성 단계 이후의 도 16d의 부분을 도시한 단면도이며,
도 18a는 소스/드레인 콘택(contact)을 형성하기 위해 리세스를 전도성 물질로 채우는 단계 이후의 도 17a의 부분을 도시한 평면도이고,
도 18b는 소스/드레인 콘택을 형성하기 위해 리세스를 전도성 물질로 채우는 단계 이후의 도 17b의 부분을 도시한 단면도이며,
도 18c는 소스/드레인 콘택을 형성하기 위해 리세스를 전도성 물질로 채우는 단계 이후의 도 17c의 부분을 도시한 단면도이고,
도 18d는 소스/드레인 콘택을 형성하기 위해 리세스를 전도성 물질로 채우는 단계 이후의 도 17d의 부분을 도시한 단면도이다.
본 발명의 목적은 기판 전위의 게이트 제어를 향상시키고, 부차적인 임계 경사를 가파르게 하며, "본체 대 소스" 전압에 대한 감도를 낮춘 개량된 트랜지스터 구조체를 제공하는 데 있다.
본 발명의 추가적인 장점 및 다른 특징들은 이하의 상세한 설명에 의해 밝혀질 것이고, 당업자라면 이하 설명의 고찰시 본 발명의 실시를 통해 쉽게 이해될 것이다. 본 발명의 장점들은 특히 첨부된 청구의 범위에 기재된 내용에 의해 더욱 분명히 파악될 것이다.
본 발명에 따르면, 전술한 목적 및 다른 목적들은 상부면, 서로 실질적으로 평행한 제1 및 제2 측면을 갖는 기판을 포함하는 반도체 소자에 의해 부분적으로 달성된다. 상기 기판 내의 상기 제1 측면과 제2 측면 사이에는 채널 영역이 배열되어 있다. 소스 영역 및 드레인 영역은 상기 기판 내에 형성되고 상기 채널 영역에 의해 분리되어 있다. 게이트 전극은 게이트 산화물을 그 사이에 개재한 상태에서 기판의 상부면, 제1 및 제2 측면 상에 배열되어 있다.
본 발명의 또 다른 양태는 반도체 소자를 제조하는 방법에 있으며, 이 방법은 상부면, 제1 및 제2 측면을 구비하는 기판을 형성하는 단계를 포함한다. 소스 및 드레인 영역들은 그 사이에 채널 영역을 개재한 상태로 상기 기판 내에 형성된다. 게이트 산화물은 상기 채널 영역을 덮기 위해 상기 기판의 상부면, 제1 및 제2 측면 상에 형성된다. 게이트 전극은 이 게이트 전극이 기판의 상기 상부면과 제1 및 제2 측면으로부터 채널 영역 위에 놓이도록 상기 게이트 산화물 상에 형성되어 있다.
본 발명의 추가의 장점은 본 발명의 양호한 실시예가 예시 및 설명되어 있는 이하의 발명의 상세한 설명을 통하여 당업자라면 쉽게 이해될 것이다. 주지하는 바와 같이, 본 발명은 그 밖의 다른 실시예에 의해 실시될 수도 있고, 각종 세부 사항은 본 발명의 영역에서 벗어나지 않는 범위 내에서 변형될 수 있다. 따라서, 이하의 도면 및 설명은 단지 예시가 목적이며 한정하려는 의도는 제공되는 것은 아니다.
전술한 목적 및 다른 목적, 양태 및 장점들은 이하의 도면을 참조하여 본 발명의 양호한 실시예의 상세한 설명을 통해 더욱 명백하게 이해될 것이다.
본 발명은 다차원(multiple dimension)으로 채널 영역을 에워싸는 래핑 처리된 게이트 전극을 형성하는 것에 의해 진보된 게이트 제어 방법을 제공한다.
도면 중 특히 도 1a 내지 도 1d를 참조하면, SOI 기판 상에 기초를 두고 형성된 구조체가 도시되어 있다. SOI 기판은 매설된 절연층(10)과, 이 매설된 절연층(10) 상에 형성된 상부 실리콘층(12)을 포함한다. 매설된 절연층(10)이 형성될 하부 실리콘 기판은 도시 생략되어 있다. 도 1b, 도 1c 및 도 1d에 도시된 바와 같이, 상기 구조체는 상부 실리콘층(12) 상에 형성된 더미 게이트 산화물층(14)과, 이 더미 게이트 산화물층(14) 상에 형성된 질화물 패드층(16)을 더 포함한다.
상기 구조체의 평면도를 도시한 도 1a를 참조하면, 패드 질화물층(16)은 상기 구조체를 완전히 덮는다. 도 1b에는 점선 2-2'를 따라 절단한 구조체의 단면도가 도시되어 있다. 도 1c에는 점선 1-1'을 따라 절단한 구조체의 단면도가 도시되어 있다. 도 1d에는 점선 3-3'을 따라 절단한 구조체의 단면도가 도시되어 있다. 도 1a 내지 도 1d에 도시된 바와 같이, 질화물 패드층(16)은 SOI 기판 상에 균일하게 배치되어 있으며, 그 사이에 더미 게이트 산화물층(14)이 개재되어 있다.
도 2a 내지 도 2d에 도시된 바와 같이, 상기 구조체는 통상의 리소그래픽 (lithogrphic) 및 에칭(etching) 기법에 의해 마스크킹 및 패턴닝될 수 있다. 본 발명의 실시예에 따르면, 상기 구조체는 도 2a에 도시된 바와 같이 상부 실리콘층 (12)이 제1, 제2, 제3 및 제4 측면(12A, 12B, 12C, 12D)을 가지도록 패터닝된다. 그 패터닝된 상부 실리콘층(12)은 또한 그것이 공극에 의해 에워싸여 있기 때문에 "실리콘 아일랜드(silicon island)"라고 칭해진다. 그러나, 전술한 특정의 실시예에 도시된 바와 같이 반드시 4개의 측면을 갖도록 상부 실리콘층(12)을 성형할 필요는 없다. 오히려 제1 및 제2 측면을 반도체 기판의 상부면에 추가하여 그 기판에 설치하는 한 본 발명을 실시할 수 있다.
도 2a에 도시된 바와 같이, 실리콘 아일랜드(12)는 점선의 박스로 표시되어 있다. 반드시 필수적인 것은 아니지만 도 2a에는 제1 및 제2의 측면(12A, 12B)이 서로 평행하게 대향하고 있다. 또한, 제3 및 제4 측면(12C, 12D)은 제1 및 제2 측면에 수직인 동시에 서로 평행하게 대향하고 있다. 도 2b 및 도 2d에는 또한 실리콘 아일랜드(12)의 제1 및 제2 측면(12A, 12B)이 도시되어 있으며, 도 2c에는 실리콘 아일랜드(12)의 제3 및 제4 측면(12C, 12D)이 도시되어 있다.
양호하게는, 실리콘 아일랜드(12)가 성형될 때 노출된 측면 부분들이 도 2a 내지 도 2d에 도시된 바와 같이 위에 놓인 더미 게이트 산화물층(14) 혹은 질화물 패드층(16)보다 약간 더 측방향으로 선택적으로 에칭되도록 등방성의 실리콘 수평 리세스(recess) 에칭이 행해지는 것이 바람직하다. 측방향 리세스의 각도는 실리콘 아일랜드(12)의 4개의 측면의 열적 산화 중에 산화물 측벽(18)의 체적 팽창을 보상하기에 충분해야 하며, 다시 말해서 질화물 패드층(16), 더미 게이트 산화물층 (14) 및 산화물 측벽(18)의 가장자리가 산화물 측벽(18)의 형성 후의 연직선(plumb line)이 되어야 한다.
도 3a 내지 도 3d에 도시된 바와 같이, 산화물 측벽(18)은 열적 산화에 의해 실리콘 아일랜드(12)의 노출된 측면(12A, 12B, 12C, 12D) 상에 형성된다. 후속하여, 비정질 실리콘이 전체 구조체 위에 증착되고, 에칭 단계, 양호하게는 반응성 이온 에칭이 행해져 비정질 실리콘층(20)이 질화물 패드층(16)의 측면과 실리콘 아일랜드(12)를 덮는 산화물 측면(18) 상에 선택적으로 형성된다.
도 4a 내지 도 4d에는 비정질 실리콘(20)을 에워싸는 공극이 충진산화물(22)로 채워진 이후의 구조체가 도시되어 있다. 충진 산화물(22)은 양호하게는 전체 구조체 위로 산화물을 증착시키고 화학기계적 연마(CMP)에 의해 질화물 패드층(16)을 노출시키도록 평탄화시킴으로써 주로 형성된다. 도 5a 내지 도 5d에 도시된 바와 같이, 에칭 단계는 충진 산화물(22)과 비정질 실리콘(20)의 상부를 제거하도록 행해지며, 질화물 패드층(16)은 더미 게이트 산화물층(14)을 노출시키기 위해 제거된다.
그 다음, 도 6a 내지 도 6d에 도시된 바와 같이, 폴리실리콘(24)이 전체 구조체 위로 증착된다. 도 7a 내지 도 7d에 도시된 바와 같이, 폴리실리콘층(24)은 더미 폴리실리콘 게이트(24)를 형성하도록 통상의 리소그래픽 및 에칭 기법에 의해 패터닝된다. 이에 후속하여, 더미 폴리실리콘 게이트 전극(24)에 의해 차단되지 않은 비정질 실리콘(20) 부분은 통상적인 실리콘 과도 에칭(over-etching) 기법으로 제거하는 것이 바람직하다.
특히 도 7a에 도시된 바와 같이, 더미 폴리실리콘 게이트(24)는 실리콘 아일랜드(12)의 제1 및 제2 측면(12A, 12B)에 실질적으로 수직 방향으로 연장하도록 패터닝되고, 더미 게이트 산화물층(14)의 상부면의 부분(14A, 14B)을 노출시킨다. 상기 부분(14A)은 실리콘 아일랜드(12)의 제3 측면(12C)에 근접하며, 상기 부분 (14B)은 실리콘 아일랜드(12)의 제4 측면(12D)에 근접한다.
도 7b에는 도 7a의 선 2-2'를 따라 절단한 구조체의 단면도가 도시되어 있다. 도 7b에 도시된 구조체의 단면 부분은 폴리실리콘 더미 게이트 전극(24)에 의해 덮여 있지 않기 때문에, 비정질 실리콘(20)은 제거되고 이에 따라 리세스(26)가형성된다. 이에 반하여, 도 7d에는 도 7a의 선 3-3'를 따라 절단한 구조체의 단면도가 도시되어 있다. 도 7d에 도시된 구조체의 단면 부분은 폴리실리콘 더미 게이트 전극(24)에 의해 덮여 있기 때문에, 폴리실리콘 더미 게이트 전극(24) 아래에 놓인 비정질 실리콘(20)은 에칭 가공으로부터 보호된다. 따라서, 도 7b, 7c, 7d에 도시된 바와 같이, 리세스(26)는 더미 게이트 전극(24)에 의해 마스킹된 비정질 실리콘(20)의 일부만 제외하고 산화물 측벽(18)의 측면 둘레에 형성된다.
도 8a 내지 도 8d에 도시된 바와 같이, 산화물 측벽(18)과 더미 게이트 산화물층(14)은 더미 게이트 전극(24), 양호하게는 반응성 이온 에칭(RIE) 단계와 산화물 습식 에칭(wet etching) 단계에 의해 덮인 부분을 제외하고 제거된다. 에칭 단계 중에, 노출된 산화물 측벽(18)의 제거에 추가하여 충진 산화물(22)의 측면은 또한 에칭되며, 이에 따라 도 8a, 8b, 8c에 도시된 바와 같이 리세스(26)를 측방향으로 확장시킨다. 그러나, 더미 게이트 전극(24)에 의해 덮인 구조체의 부분은 도 8d에 도시된 바와 같이 에칭 단계로부터 보호된다.
도 9a 내지 도 9d에는 소스/드레인 도핑 단계 이후의 구조체가 도시되어 있다. 상기 실시예에 따르면, 소스/드레인 영역은 마스크로서 더미 게이트 전극(24)을 사용하여 기상의 도핑 혹은 플라즈마 도핑 처리에 의해 형성된다. 이전에, 더미 게이트 산화물층(14)은 더미 게이트 전극(24)에 의해 덮인 부분을 제외하고 제거되어 있었으며, 이에 따라 실리콘 아일랜드(12)의 상부면의 제1 및 제2 부분(12E, 12F)이 노출된다. 또한, 산화물 측벽(18)은 더미 게이트 전극(24)에 의해 덮인 부분을 제외하고 제거되어 있었으며, 이에 따라 실리콘 아일랜드(12)의제3 및 제4 측면(12C, 12D)이 노출된다. 더욱이, 실리콘 아일랜드(12)의 제1 및 제2 측면(12A, 12B)을 덮고 있는 산화물 측벽(18)은 더미 게이트 전극(24)에 의해 차단된 부분을 제외하고 제거되어 있었다. 따라서, 실리콘 아일랜드(12)의 상부면의 제3 측면(12C)과 노출된 제1 부분(12E)에 인접하는 제1 및 제2 측면(12A, 12B)의 부분은 노출된다. 이와 유사하게, 실리콘 아일랜드(12)의 상부면의 제4 측면 (12D)과 노출된 제2 부분(12F)에 인접하는 제1 및 제2 측면(12A, 12B)의 부분도 노출된다.
리세스(26)의 종횡비가 작을 경우, 즉 리세스가 폭에 비해 얕을 경우, 기상 도핑 혹을 플라즈마 도핑은 이온 주입법으로 대체할 수 있다. 이러한 대체는 이온 주입 중의 기하학적 세이딩(shading)을 무시할 수 있는 한 유효하며, 이 경우는 충분한 도펀트가 상부면에 대하여 실리콘 아일랜드의 바닥으로 운반된다. 그러나, 종횡비가 증가함에 따라, 기하학적 세이딩 효과는 더 심해져 실리콘 아일랜드(12)의 상부보다 바닥에 더 작은 도펀트가 존재하게 되며, 그 결과 불균일한 문턱 전압(threshold voltage)이 불균일해지고 잠재적으로 소자에 바람직하지 못한 영향을 미치게 된다. 이러한 관점에 있어서, 기하학적 모양에 상관없이 동일한 레벨의 도핑을 행하는 기상의 도핑 혹은 플라즈마 도핑은 높은 전류 밀도를 지닌 소자의 제조와 관련한 호환성에 있어서 더욱 바람직하게 된다.
소스/드레인 영역(28)은 마스크로서 더미 게이트 전극(24)을 이용하여 기상 도핑 혹은 플라즈마 도핑에 의해 형성되는 것이 바람직하다. 본 발명의 실시예에 따르면, 소스/드레인 영역(28)은 실리콘 아일랜드(12)의 노출된 상부면 부분(12E,12F) 내에 형성되어 있고, 제1 및 제2 측면(12A, 12B)의 노출된 부분과 제3 및 제4 측면(12C, 12D)으로 더 연장한다. 특히, 도 9c에 도시된 바와 같이, 소스/드레인 영역(28)은 실리콘 아일랜드(12)의 상부면으로부터 제3 및 제4 측면(12C, 12D)으로 각각 연장한다. 또한, 도 9b에 도시된 바와 같이, 소스/드레인 영역(28)은 실리콘 아일랜드(12)의 상부면으로부터 실리콘 아일랜드(12)의 제1 및 제2 측면(12A, 12B)으로 연장한다. 그러나, 도 9d에 도시된 바와 같이, 더미 게이트 전극(24)에 의해 마스킹된 상부면과 제1 및 제2 측면(12A, 12B)은 소스/드레인 도핑으로부터 보호되며, 이에 따라 소스 드레인 영역(28) 사이에 배치되는 채널 영역을 형성하게 된다. 선택적으로, 이온 주입에 의한 추가의 소스/드레인 도핑은 필요에 따라 표면(12E, 12F) 아래에만 도핑 레벨을 증가시키기 위해 실행될 수 있다.
도 10a 내지 도 10d에 도시된 바와 같이, 더미 게이트 산화물층(14)의 노출된 가장자리 부분은 후속하는 소스/드레인 연장부의 형성 단계를 위해 에칭 처리된다. 특히, 도 10c에는 더미 게이트 산화물층(14)의 노출된 가장자리 부분이 선택적으로 에칭 처리되어 있는 것이 도시되어 있다. 더미 게이트 산화물층의 에칭을 위해 습식 에칭을 행하는 것이 바람직하다. 후속하여, 소스/드레인 연장부의 도핑은 소스/드레인 연장부(30)를 형성하기 위해 더미 게이트 전극(24)과 더미 게이트 산화물층(14)을 사용함으로써, 양호하게는 기상 도핑 혹은 플라즈마 도핑에 의해 행해진다.
도 11a 내지 도 11d에는 소스/드레인 연장부(30)가 어떻게 실리콘 아일랜드 (12)의 상부면 및 측면들에 형성되는지를 설명하기 위해 도 10a 내지 도 10d에 도시된 구조체의 여러 상이한 단면도가 도시되어 있다. 도 11a에는 도 11b의 선 4-4'를 따라 절단한 도 10a에 도시된 구조체의 단면도가 도시되어 있다. 도 11b에는 도 11a의 선 5-5'를 따라 절단한 도 11a에 도시된 구조체의 단면도가 도시되어 있다. 도 11c에는 선 6-6'을 따라 절단한 도 11a에 도시된 구조체의 단면도가 도시되어 있다.
도 10c에 도시된 바와 같이, 소스/드레인 연장부(30)는 실리콘 아일랜드(12)의 상부면에서 소스/드레인 영역(28)과 채널 영역 사이의 계면을 따라 형성되어 있다. 도 11a에 도시된 바와 같이, 소스/드레인 연장부(30)는 또한 실리콘 아일랜드 (12)의 제1 및 제2 측면(12A, 12B)에서 소스/드레인 영역(28)과 채널 영역 사이의 계면을 따라 형성되어 있다. 따라서, 소스/드레인 연장부(30)의 2개의 밴드는 실리콘 아일랜드(12) 주위를 둘러싸는 코너가 없이 역 "U"자형으로 형성되며, 채널과 소스/드레인 영역 사이에 배치된다.
이에 후속하여, 도 12a 내지 도 12d에 도시된 바와 같이, 중간층인 유전체층(34), 양호하게는 산화물은 구조체 위로 증착되며, 화학기계적 연마(CMP)에 의해 양호하게 평탄화 된다. 중간 유전체층(34)을 형성하기 이전에, 질화물 라이너(32)가 증착될 수 있다. 이는 중간 유전체 물질로서 BPSG(보로포스포 실리케이트 유리)의 사용을 가능하게 해주며 또한 산화물 중간 유전체층(34)과 도핑 처리된 소스/드레인 영역(28) 사이의 도펀트 확산을 방지한다. 평탄화는 더미 게이트 전극(24) 위에 놓인 질화물 라이너(32)의 부분을 노출시키기 위해 실행된다.
도 13a 내지 도 13d에 도시된 바와 같이, 더미 게이트 전극(24)은 제거된다.질화물 라이너(32)의 노출된 부분은 반응성 이온 에칭(RIE)에 의해 양호하게 먼저 제거되고, 더미 게이트 전극(24)은 더미 게이트 산화물(14)에 따라 선택되는 폴리실리콘 반응성 이온 에칭에 의해 양호하게 제거된다. 이는 도 13c에 도시된 바와 같이 리세스(36)를 형성하고 비정질 실리콘(20)을 노출시킨다. 그 다음, 더미 게이트 전극(24)에 의해 이전에 마스킹되었던 비정질 실리콘(20)은 도 13d에 도시된 바와 같이, 산화물에 선택적인 실리콘 RIE의 연속성에 의해 제거되어 리세스(38)를 형성한다.
그 후에, 도 14a 내지 도 14d에 도시된 바와 같이, 더미 게이트 산화물층 (14)과 리세스(36)에 노출된 질화물 라이너(32)의 부분은 습식 에칭에 의해 주로 제거된다. 도 13d에 도시된 바와 같이, 이전의 단계에서는 더미 게이트 산화물층 (14)과 산화물 측벽(18)이 실리콘 아일랜드(12)의 상부면과 제1 및 제2 측면(12A, 12B)을 덮고 있었다. 실리콘 아일랜드(12)를 덮고 있는 이러한 산화물층은 도 14d에 도시된 바와 같이 이제 제거되고, 이에 따라 실리콘 아일랜드(12)의 상부면과 제1 및 제2 측면(12A, 12B)을 노출시킨다. 리세스(38)는 습식 에칭 공정 중에 측방향으로 확장될 수 있다.
노출된 상부면과 제1 및 제2 측면(12A, 12B) 위로 유전체 물질이 증착되거나 도 15a 내지 도 15d에 도시된 바와 같이, 게이트 유전체층을 형성하도록 산화가 실시된다. 이 실시예에 있어서, 게이트 유전체층은 도 15a 내지 도 15d에 도시된 바와 같이 전체 구조체 위로 유전체층(40)을 증착시킴으로써 형성된다. 특히, 도 15d에는 게이트 유전체층(40)이 실리콘 아일랜드(12)의 노출된 상부면과 제1 및제2 측면 상에 형성되어 있는 것이 도시되어 있다. 그러나, 게이트 유전체층은 통상적인 산화 기술에 의해 형성되어도 좋다.
본 발명에 따르면, 더미 게이트 산화물층(14)은 먼저 형성 및 제거되고, 실질적인 게이트 유전체층(40)은 트랜지스터 제조 공정의 후반 단계에서 형성된다. 이는 게이트 유전체 물질을 위한 높은 유전율의 재료(높은 k 재료) [예컨대, 탄탈 펜타옥사이드(Ta2O5), 바륨 스트론튬 티나네이트(BaxSr1-xTiO3), 규산이트륨 등]의 사용을 가능하게 해준다. 일반적으로, 높은 유전율의 재료는 고온 공정 하에서 분해 혹은 파괴되기 쉬운 경향이 있다. 모든 고온 공정은 게이트 유전체 증착 이전에 이미 수행되었기 때문에, 고온에 영향을 받기 쉬운 물질이라도 소자의 성능이 어떠한 부정적인 영향을 끼치지 않고 그 시점에 사용될 수 있다. 높은 k 게이트 유전체층(40)은 이하에 설명될 래핑 처리된 게이트 구조체와 관련하여 소자 치수의 추가적인 축소를 가능하게 해준다.
그 다음, 리세스(36, 38)들은 도 16a 내지 도 16d에 도시된 바와 같이 주로 전도성 물질의 증착 및 평탄화에 의해 게이트 전극(42)을 형성하도록 충진된다. 도 16d에 구체적으로 도시된 바와 같이, 래핑 처리된 게이트 구조체가 형성되며 이 게이트 전극(42)은 실리콘 아일랜드(12)의 상부면과 제1 및 제2 측면(12A, 12B) 상에 배열된다.
게이트 전극용 재료는 비정질 실리콘, 비정질 실리콘 게르마늄, 폴리실리콘, 금속 혹은 금속 합금 등의 다양한 재료로부터 선택될 수 있다. 전도성 물질의 증착 후, 평탄화는 도 16a 내지 도 16d에 도시된 바와 같이 게이트 전극(42)을 형성하도록 행해진다. 게이트 전극의 재료로 비정질 실리콘 혹은 비정질 실리콘 게르마늄이 사용될 경우, 추가의 마스킹 공정 및 이온 주입 공정이 게이트 전극(42)의 전도성을 증가시키기 위해 요구될 수 있다.
게이트 전극 성형을 완료하자마자, 소스/드레인 콘택은 소스 및 드레인 영역(28)에 전도성 경로를 제공하기 위해 형성된다. 도 17 a 내지 도 17d에 도시된 바와 같이, 중간 유동체층(34)은 통상적인 마스크 및 패턴 형성법에 의해 소스/드레인 영역(28)을 노출시키도록 패터닝된다. 특히 도 17c에 도시된 바와 같이, 리세스(44)는 중간 유전체층(34)과 질화물 라이너(32)를 경유하여 유전체층(40)으로부터 소스/드레인 영역(28)으로 연장한다. 이에 후속하여, 도 18a 내지 도 18d에 도시된 바와 같이, 전도성 층은 리세스(44)를 채우기 위해 증착되고 평탄화가 행해져 소스/드레인 콘택(46)을 형성하게 된다.
채널 영역이 3개의 표면으로부터 위에 놓이도록 게이트 전극을 형성함으로써, 본 발명은 기판 전위의 게이트 제어를 실질적으로 향상시키며, 이에 따라 부차적인 임계 경사를 더 가파르게 하고, "본체 대 소스" 전압에 대한 감도를 더 낮춘다. 또한, 종래의 평탄한 MOSFET 소자와 비교하면, 게이트의 유효 폭은 실리콘 아일랜드(12)의 측면(12A, 12B)을 덮도록 연장된 게이트 전극(42)의 부분(즉, 게이트 연장부)에 의해 실질적으로 증대된다.
NMOS 및 PMOS 회로 양자를 포함하는 CMOS 회로의 제조를 위해 프로세싱 계획을 약간 변형시킬 필요가 있다. 해당 분야에 있어서, 이는 전술한 프로세싱 계획의 변형에 해당한다. 도 7a 내지 도 7d에 도시된 바와 같은 더미 게이트 패터닝 단계 중에, 제1 전도 타입의 전계 효과 트랜지스터(FET) 즉, N 타입 혹은 P 타입 중 어느 하나를 포함하는 영역은 제1 마스크를 사용하여 패터닝되는 반면, 제2 전도 타입의 FET를 포함하는 다른 영역은 제1 게이트 마스크 아래에 손상되지 않은 채 남게 된다. 프로세싱은 도 12a 내지 도 12d와 일치하는 단계가 완료될 때까지 계속된다. 이 시점에서, 제2 게이트 마스크를 사용하여 제2 전도 타입의 FET용 더미 게이트 라인은 패터닝되는 반면, 이전에 패터닝된 영역은 제2 마스크 아래에 손상되지 않은 채로 남게 된다. 제1 전도 타입의 FET를 이용하여 미리 패터닝된 영역에서, 제2 마스크가 제거된 후에라도, 중간층 유전체(34)와 폴리실리콘(24) 및 더미 게이트 산화물(14)의 조합된 적층(stack)은 제2 전도 타입의 FET 도핑 중에 실리콘 아일랜드 아래가 추가로 도핑되는 것을 보호한다. 도 7a 내지 도 7d 및 도 12a 내지 도 12d 사이의 첫 번째 프로세싱 시퀀스와 유사한 시퀀스가 반복되어 제2 중간층 유전체 증착과 평탄화와 함께 종결된다. 따라서, 2개의 상이한 전도 타입의 FET가 제작될 수 있다. 상이한 도핑 레벨로 FET의 제작은 멀티플 게이트 및 멀티플 도핑 단계들을 반복시킴으로써 간단하게 확장 가능한 기술이다.
따라서, 본 발명은 게이트 전극(42)이 게이트 유전체층(40)을 그 사이에 개재한 상태에서 기판(12)(예컨대, 실리콘 아일랜드)의 상부면과 2개의 측면을 덮도로 되어 있는 래핑 처리된 게이트 구조체를 제공한다. 이는 채널 영역 내에서의 더 양호하고 더 신속한 전위 제어를 가능하게 하여, 부차적인 임계 경사를 더 가파르게 하고, "본체 대 소스" 전압에 대한 감도를 더 낮춘다.
또한, 래핑 처리된 게이트 구조체에 있어서, 유효 게이트 길이는 동일한 게이트 길이를 갖는 종래의 MOSFET 소자에 비해 증가한다. 이러한 게이트 폭 증가는 통상적으로 턴 온(turn-on) 전류를 몇 배 증가시키는 결과를 초래한다. 더욱이, 본 발명은 단일의 MOSFET 트랜지스터(즉, 실리콘 아일랜드의 폭)에 의해 점유된 공간을 감소시킬 수 있기 때문에, 기판의 낮은 도핑 농도에서조차도 완전한 작동을 달성하게 될 것이다. 따라서, 온 커런트(on-current), 부차적인 임계 경사, 본체 편의 감도(body bias sensitivity) 및 짧은 채널 효과 및 감소된 킹크 효과가 향상될 것이다. 더욱이, 제조 관점에서 볼 때, 게이트 유전체층은 제작 단계의 후반 스테이지에서 형성되기 때문에, 게이트 유전체층으로 높은 k 물질을 사용하여 소자의 크기를 더 축소한다.
본 발명의 실시에 있어서 SOI 기판을 반드시 필요로 하지 않고 본 발명의 실시를 위해 종래의 non-SOI 기판을 사용할 수 있다는 것은 해당 분야의 종사자들에 의해 용이하게 인식될 것이다. 또한, 이러한 타입의 소자의 변형으로서, 게이트 윙(wing)의 깊이가 상부에 있는 채널의 것은 무시할 수 있는 반면에 전류 이득 (current gain)을 최대화시키기 위해 비교적 깊은 즉, 높은 종횡비를 갖는, 전류 이득을 중시하는 FET를 제조할 수도 있다. 따라서, 본 발명은 한 가지의 양호한 실시예를 통해 설명되었지만 해당 분야의 종사들에게는 첨부된 청구의 범위의 정신 및 범위 내에서 변형이 가능하다는 것으로 이해될 것이다.

Claims (29)

  1. 상부면, 서로 실질적으로 평행한 제1 및 제2 측면을 구비한 기판과;
    상기 기판 내의 상기 제1 측면과 제2 측면 사이에 배열된 채널 영역과;
    상기 기판 내에 형성되고 상기 채널 영역에 의해 분리된 소스 영역 및 드레인 영역들과;
    게이트 유전체층을 그 사이에 개재한 상태로 상기 기판의 상부면, 제1 및 제2의 측면 상에 배열되는 게이트 전극을 포함하는 것인 반도체 소자.
  2. 제1항에 있어서, 상기 기판은 상기 제1 및 제2 측면에 실질적으로 수직인 동시에 서로에 대해 실질적으로 평행한 제3 및 제4 측면을 더 구비하며,
    상기 소스/드레인 영역들은 상기 상부면의 제1 및 제2 부분의 각각에 형성되어 있으며, 상기 상부면의 상기 제1 및 제2 부분은 상기 기판의 상기 제3 및 제4 측면에 각각 인접하고 상기 채널 영역에 의해 분리되어 있는 것인 반도체 소자.
  3. 제2항에 있어서, 상기 채널 영역은 상기 제1 측면에서 상기 제2 측면으로 연장하는 것인 반도체 소자.
  4. 제2항에 있어서, 상기 소스/드레인 영역들은 상기 상부면의 상기 제1 및 제2 부분에서 상기 기판의 상기 제3 및 제4 측면으로 각각 연장하는 것인 반도체 소자.
  5. 제4항에 있어서, 상기 소스 영역은 상기 기판의 상기 제3 측면 및 상기 상부면의 제1 부분에 인접하는 상기 제1 및 제2 측면의 제1 부분으로 더 연장하며,
    상기 드레인 영역은 상기 기판의 상기 제4 측면 및 상기 상부면의 제2 부분에 인접하는 상기 제1 및 제2 측면의 제2 부분으로 더 연장하는 것인 반도체 소자.
  6. 제5항에 있어서, 상기 채널 영역과 상기 소스 및 드레인 영역들 사이에서 상기 기판의 상기 상부면과 상기 제1 및 제2 측면 내에 각각 형성되는 소스/드레인 연장부를 더 포함하는 것인 반도체 소자.
  7. 제6항에 있어서, 상기 기판을 덮는 중간 유전체층과;
    상기 중간 유전체층을 통해 상기 소스/드레인 영역으로 연장하는 소스/드레인 콘택을 더 포함하는 것인 반도체 소자.
  8. 제1항에 있어서, 상기 기판은 SOI(silicon-on-insulator) 기판의 일부인 것인 반도체 소자.
  9. 제8항에 있어서, 상기 기판은 상기 SOI 기판의 절연층 상에 배열된 실리콘 아일랜드인 것인 반도체 소자.
  10. 제1항에 있어서, 상기 게이트 유전체층은 높은 k 재료인 것인 반도체 소자.
  11. 반도체 기판 내에 형성된 소스 영역과 드레인 영역 사이에 배치되는 채널 영역과;
    상기 채널 영역 위로 배치된 게이트 전극과;
    상기 게이트 전극에서 상기 반도체 기판의 제1 및 제2 측면으로 연장하는 게이트 연장부를 포함하며,
    상기 제1 및 제2 측면은 상기 채널 영역의 양단부에 위치하는 것인 반도체 소자.
  12. 제11항에 있어서, 상기 채널 영역과 상기 게이트 전극/게이트 연장부 사이의 게이트 유전체층을 더 포함하는 것인 반도체 소자.
  13. 제12항에 있어서, 상기 반도체 기판은 제3 및 제4 측면을 구비하며, 상기 소스/드레인 영역들은 상기 제3 및 제4 측면에 인접하는 상부면의 제1 및 제2 부분 내에 각각 형성되어 있는 것인 반도체 소자.
  14. 제13항에 있어서, 상기 소스/드레인 영역들은 상기 상부면의 상기 제1 및 제2 부분에서 상기 기판의 상기 제3 및 제4 측면으로 각각 연장하는 것인 반도체 소자.
  15. 반도체 소자를 제조하기 위한 방법으로서,
    상부면, 제1 및 제2 측면을 구비한 기판을 형성하는 단계와;
    채널 영역을 그 사이에 개재한 상태로 상기 기판 내에 소스 및 드레인 영역들을 형성하는 단계와;
    상기 채널 영역을 덮기 위해 상기 기판의 상기 상부면과 상기 제1 및 제2 측면 상에 게이트 산화물을 형성하는 단계와;
    상기 기판의 상기 상부면과 상기 제1 및 제2 측면으로부터 상기 채널 영역 위로 놓이도록 상기 게이트 산화물 상에 게이트 전극을 형성하는 단계를 포함하는 것인 방법.
  16. 제15항에 있어서, 상기 기판을 형성하는 단계는,
    상기 기판의 상기 상부면 상에 제1 마스크층을 형성하는 단계와;
    상기 제1 및 제2 측면을 형성하기 위해 상기 기판을 에칭하는 단계를 더 포함하는 것인 방법.
  17. 제16항에 있어서, 상기 에칭 단계는 제3 및 제4 측면을 형성하기 위해 상기 기판을 에칭하는 단계를 더 포함하는 것인 방법.
  18. 제17항에 있어서, 상기 소스 및 드레인 영역들을 형성하는 상기 단계는,
    상기 기판의 상기 제3 및 제4 측면에 인접하는 상기 상부면의 부분들과 상기 제1 및 제2 측면과 상기 제3 및 제4 측면을 선택적으로 노출시키기 위해 상기 기판의 상기 상부면 상에 제2 마스크층을 형성하는 단계와;
    기상 도핑, 플라즈마 도핑 혹은 앵글 이온 주입법에 의해 상기 기판의 상기 제3 및 제4 측면과 상기 상부면의 상기 노출된 부분들과 상기 제1 및 제2 측면 내에 상기 소스 및 드레인 영역들을 형성하는 단계를 포함하는 것인 방법.
  19. 제18항에 있어서, 상기 기판의 상기 제3 및 제4 측면에 인접하는 상기 상부면의 부분들과 상기 제1 및 제2 측면과 상기 제3 및 제4 측면을 선택적으로 노출시키기 위해 희생층을 형성하는 단계와;
    상기 희생층 상에 상기 제2 마스크층을 형성하는 단계와;
    상기 소스 및 드레인 영역들을 형성하기 위해 기상 도핑 혹은 플라즈마 도핑을 실행하는 단계와;
    상기 기판의 상기 제3 및 제4 측면을 대향하는 상기 희생층의 가장자리 부분을 제거하기 위해 상기 희생층을 선택적으로 에칭하는 단계와;
    상기 채널 영역과 상기 소스 및 드레인 영역들 사이에서 기판 내에 소스/드레인 연장부를 형성하기 위해 상기 희생층의 상기 제거된 가장자리 부분을 통해 기상 도핑, 플라즈마 도핑 혹은 제2 불순물 원자의 앵글 이온 주입법을 실행하는 단계를 포함하는 것인 방법.
  20. 제19항에 있어서, 상기 게이트 산화물을 형성하는 상기 단계는,
    기판과 상기 제2의 마스크층 위로 중간 유전체를 증착하는 단계와;
    상기 제2 마스크층의 상면을 노출시키기 위해 상기 중간 유전체를 평탄화시키는 단계와;
    상기 제2 마스크층에 의해 이미 마스킹된 상기 기판의 상기 상부면의 부분들과 상기 제1 및 제2 측면을 노출시키는 비아홀(via hole)을 형성하기 위해 상기 제2 마스크층과 상기 희생층을 선택적으로 제거하는 단계와;
    상기 게이트 산화물을 형성하기 위해 상기 비아홀에 의해 노출된 상기 기판의 상기 상부면과 상기 제1 및 제2 측면 상에 산화물층을 증착시키는 단계를 포함하는 것인 방법.
  21. 제20항에 있어서, 상기 게이트 전극을 형성하는 상기 단계는,
    상기 비아홀을 전도성 재료로 채우는 단계와;
    상기 게이트 산화물을 그 사이에 개재한 상태로 상기 기판의 상기 상부면과 상기 제1 및 제2 측면으로부터 상기 채널 영역 위에 놓이는 상기 게이트 전극을 형성하기 위해 상기 전도성 재료의 상부면을 평탄화시키는 단계를 포함하는 것인 방법.
  22. 제21항에 있어서, 상기 중간 유전체의 상부면으로부터 상기 소스 및 드레인 영역들에 의해 각각 점유된 상기 기판의 상기 상부면의 부분으로 연장하는 트렌치(trench)를 형성하는 단계와;
    소스/드레인 콘택을 형성하기 위해 상기 트렌치를 전도성 재료로 채우는 단계를 더 포함하는 것인 방법.
  23. 제19항에 있어서, 상기 기판을 형성하는 단계는,
    본체 기판 상에 절연층을 형성하는 단계와;
    상기 상부면을 지닌 표면 기판을 상기 절연층에 형성하는 단계와;
    상기 표면 기판의 상기 상부면 상에 상기 희생층을 형성하는 단계와;
    상기 희생층 상에 패드층을 형성하는 단계와;
    상기 패드층 상에 상기 제1 마스크층을 형성하는 단계와;
    상기 제1 마스크층에 의해 마스킹되지 않은 상기 패드층, 희생층 및 표면 기판의 부분들을 제거하기 위해 상기 에칭 단계를 실행하여 상기 제1, 제2, 제3, 및 제4 측면을 지닌 상기 표면 기판을 형성하고 상기 절연층을 노출시키는 단계를 더 포함하는 것인 방법.
  24. 제23항에 있어서, 상기 기판의 상기 제1, 제2, 제3, 및 제4 측면과 상기 희생층의 측면들 상에 보호층을 형성하는 단계와;
    상기 질화물층과 상기 산화물 보호층의 측면들 상에 비정질 실리콘을 증착시키는 단계와;
    상기 노출된 절연층과 상기 패드층 위로 충진 산화물층을 형성하는 단계와;
    상기 패드층을 제거하여 상기 보호층의 상부면을 노출시키기 위해 평탄화시키는 단계를 더 포함하는 것인 방법.
  25. 제24항에 있어서, 제2 마스크층을 형성하는 상기 단계는,
    상기 보호층, 비정질 실리콘 및 충진층을 덮기 위해 마스킹 재료를 증착하는 단계와;
    상기 제2 마스크층을 형성하도록 상기 마스킹 재료를 에칭하는 단계를 포함하는 것인 방법.
  26. 제25항에 있어서, 상기 폴리실리콘층에 의해 마스킹된 부분을 제외하고 상기 비정질 실리콘을 제거하는 단계와;
    상기 기판의 상기 제3 및 제4 측면에 인접하는 상기 상부면의 상기 부분들과 상기 제1 및 제2 표면과 상기 3 및 제4 측면을 선택적으로 노출시키기 위해 상기 제2 마스크층에 의해 마스킹된 부분을 제외하고 상기 보호층과 희생층을 에칭하는 단계를 더 포함하는 것인 방법.
  27. 래핑 처리된 트랜지스터를 제조하기 위한 방법으로,
    상부면과 적어도 제1 및 제2 측면을 각각 갖는 제1 및 제2 실리콘 아일랜드를 형성하는 단계와;
    상기 제1 실리콘 아일랜드의 부분을 선택적으로 노출시키기 위해 제1 마스킹층을 형성하는 단계와;
    채널 영역을 그 사이에 개재한 상태로 상기 제1 실리콘 아일랜드의 상기 노출된 부분 내에 제1 전도 타입의 소스 및 드레인 영역들을 형성하는 단계와;
    상기 제1 실리콘 아일랜드의 부분을 선택적으로 노출시키기 위해 제2 마스크층을 형성하는 단계와;
    채널 영역을 그 사이에 개재한 상태로 상기 제2 실리콘 아일랜드의 상기 노출된 부분 내에 제2 전도 타입의 소스 및 드레인 영역들을 형성하는 단계와;
    상기 제1 및 제2 실리콘 아일랜드의 상부면과 제1 및 제2 측면 상에 각각 게이트 산화물을 형성하는 단계와;
    각각의 게이트 전극이 대응하는 실리콘 아일랜드의 상기 상부면과 상기 제1 및 제2 측면으로부터 대응하는 채널 영역 위에 놓이도록 상기 게이트 산화물 상에 각각 게이트 전극을 형성하는 단계를 포함하는 것인 방법.
  28. 제27항에 있어서, 제1 및 제2 전도 타입의 상기 소스 및 드레인 영역은 기상 도핑, 플라즈마 도핑 혹은 앵글 이온 주입법에 의해 형성되는 것인 방법.
  29. 래핑 처리된 트랜지스터를 제조하기 위한 방법으로,
    SOI 기판의 상부 실리콘 기판에 적어도 2개의 트렌치를 형성하는 단계로서, 상기 적어도 2개의 트렌치는 상기 상부 실리콘 기판의 양단부에 형성되고 상기 상부 실리콘 기판의 제1 및 제2 측면을 한정하도록 되어 있는 단계와;
    상기 상부 실리콘 기판 내에 개재되도록 소스/드레인 영역들과 채널 영역을 형성하는 단계와;
    상기 상부 실리콘 기판의 상기 제1 및 제2 측면 양자 위로 연장하는 게이트 전극을 상기 채널 영역 위로 배치하는 단계를 포함하는 것인 방법.
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