CN1897230A - 一种金属氧化物半导体场效应管制造工艺 - Google Patents
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Abstract
本发明公开一种金属氧化物半导体场效应管制造工艺，包括以下步骤：在常规工艺流程中形成自对准硅化物电极后，淀积一层层间膜氧化层，再利用化学机械平面化工艺CMP将栅和侧墙上的氧化层去除，然后，通过一种高选择比刻蚀将氮化硅侧墙去除，从而在原来侧墙的区域留下一个空洞，接着，再淀积一层层间膜氧化层，之后，继续常规工艺的后续步骤。本发明在形成自对准硅化物电极salicide之后将氮化硅侧墙去除，以中空(空气的k＝1)取而代之，从而通过降低栅漏边缘电容Cfringing来降低金属氧化物半导体MOS场效应管栅漏间寄生电容，提高电路的速度性能。
Description
技术领域
本发明涉及一种半导体制造工艺，尤其涉及一种金属氧化物半导体场效应管制造工艺。
背景技术
侧墙(spacer)在当今MOS(金属氧化物半导体)场效应管中是必不可少的一个组成部分，严格地说，是必不可少的一个工艺步骤。它能起到防止高浓度源漏离子注入区进入沟道(或离沟道太近)和避免在自对准硅化物电极(salicide)形成过程中栅漏(源)之间短路的作用。在目前半导体制造工艺流程中，通常侧墙结构一经形成后便不再被去除。
在MOS场效应管中，栅漏(源)之间的寄生电容通常会影响数字电路的速度性能。该电容越大，数字电路的速度性能越差。该寄生电容包括栅漏交叠电容(gate to drain overlap capacitance，如图1中所示的Covl)和栅漏边缘电容(gate to drain fringing capacitance，如图1中的Cfringing)。降低这两个电容能够提高电路的速度性能。降低Covl可以通过减少栅漏(LDD扩散区)之间的交叠面积，但是，Covl通常不能过小，不然栅极对在靠近漏LDD扩散区的沟道部分的控制会减弱以至于饱和电流(saturation current或drive current)会下降。相比之下，降低Cfringing通常在改善电路速度性能的同时对MOS晶体管的性能没有如此大的负面影响。要降低Cfringing，最直接的方法便是降低栅漏极之间介质的有效介电常数。
在目前常规的半导体制造工艺流程中，通常侧墙结构被一直保留到最终。由于侧墙一般是由氧化硅(k＝3.9)或氮化硅(k＝7)构成，如不被去除或被其它材料取代，想要大幅度降低Cfringing将变得十分困难。
发明内容
本发明要解决的技术问题是提供一种金属氧化物半导体场效应管制造工艺，其能够降低MOS场效应管栅漏间寄生电容，从而提高电路的速度性能。
为解决上述技术问题，本发明一种金属氧化物半导体场效应管制造工艺，包括以下步骤：第一步，在常规工艺流程中形成自对准硅化物电极；第二步，淀积一层层间膜氧化层；第三步，利用化学机械平面化工艺CMP将栅和侧墙上的氧化层去除；第四步，通过一种高选择比刻蚀将氮化硅侧墙去除，从而在原来侧墙的区域留下一个空洞；第五步，再淀积一层层间膜氧化层；第六步，继续常规工艺的后续步骤。
第二步中所述的层间膜氧化层的高度应略低于氮化硅侧墙的高度。第三步完成后，使氮化硅侧墙的顶部露出层间膜氧化层和栅的表面，氮化硅侧墙顶部露出多少需要根据后续步骤中能否有效地去除侧墙以及能否避免第二层层间膜氧化层填入侧墙去除后的空洞而优化。在第三步中，所述CMP需要尽量避免对栅上硅化物电极的损伤。如果CMP将栅顶部的硅化物电极完全磨去，可以在此时做第二次硅化物形成；如果CMP将栅顶部的硅化物造成损伤并影响其电极性能但又未将其完全去除，可以将栅顶部的残余硅化物刻蚀干净后再做第二次硅化物形成。第四步中所述的刻蚀应该尽可能完整地去除氮化硅侧墙，而又尽量少地刻蚀层间膜氧化层和栅上的硅化物。第五步应通过优化侧墙空洞的开口大小以及层间膜氧化层淀积的工艺条件来避免层间膜氧化层填入侧墙空洞，从而保持空洞的永久存在。
本发明在自对准硅化物电极(salicide)形成之后将氮化硅侧墙去除，从而降低栅漏边缘电容的有效介电常数，来达到降低栅漏边缘电容的目的。中空的介电常数为1，仅为氮化硅(目前广泛被用于形成侧墙的材料)的介电常数(k＝7)的七分之一。估计去除氮化硅侧墙(与保留氮化硅侧墙相比，如图2所示)可以至少降低栅漏边缘电容(Cfringing)的三分之一。假设栅漏边缘电容(Cfringing)与栅漏交叠电容(Covl)相当，本发明可以在不改变Covl的情况下降低栅漏之间总寄生电容的15～20％。即使与氧化硅侧墙(k＝3.9)相比，中空侧墙也应该能够显著减小栅漏边缘电容(Cfringing)。
和现有技术相比，本发明具有以下有益效果：能够显著减小栅漏边缘电容(Cfringing)，从而降低MOS场效应管栅漏间寄生电容，提高电路的速度性能。
附图说明
图1是现有技术MOS场效应管截面示意图；
图2是按常规工艺制造的MOS场效应管在所有工艺步骤完成后的截面示意图；
图3为按本发明制造的MOS场效应管在所有工艺步骤完成后的截面示意图；
图4至图9是本发明中的MOS场效应管在每一步工艺步骤完成后的截面示意图；
图10是本发明的工艺流程图。
具体实施方式
下面结合附图和实施例对本发明作进一步详细的说明。
本发明提出在常规工艺中的自对准硅化物电极(salicide)形成之后通过额外的工艺步骤将氮化硅侧墙去除的设想。在这些额外工艺步骤完成之后，应该仍能沿用常规工艺中的后续步骤(从层间膜电极接触空刻蚀开始)。如图2和图3所示，在常规工艺中，侧墙将被保留至终，而本发明与常规工艺的主要区别在于在工艺流程结束后侧墙已经被去除。
如图10所示，本发明一种金属氧化物半导体场效应管制造工艺，包括以下步骤，首先，在常规工艺流程中形成自对准硅化物电极(salicide)[如图4所示]。之后，淀积一层层间膜氧化层(层间膜氧化层1)，该氧化层的高度应略低于氮化硅侧墙的高度[如图5所示]。接下来，利用化学机械平面化工艺(CMP)将栅和侧墙上的氧化层去除[如图6所示]。这一步完成后，需要使氮化硅侧墙的顶部露出层间膜氧化层和栅的表面，氮化硅侧墙顶部露出多少需要根据后续步骤中能否有效地去除侧墙以及能否避免第二层层间膜氧化层填入侧墙去除后的空洞而优化。而且，这一步CMP需要尽量避免对栅上硅化物电极(salicide)的损伤。如果CMP将栅顶部的硅化物电极完全磨去，可以在此时做第二次硅化物形成。由于栅周边由氧化硅和氮化硅包围，这次硅化物仅会形成在栅顶部，而不会影响其它地方。如果CMP将栅顶部的硅化物造成损伤并影响其电极性能但又未将其完全去除，可以考虑将栅顶部的残余硅化物刻蚀干净后再做第二次硅化物形成。然后，通过一种高选择比刻蚀将氮化硅侧墙去除[如图7所示]，从而在原来侧墙的区域留下一个空洞。该刻蚀应该尽可能完整地去除氮化硅侧墙，而又尽量少地刻蚀层间膜氧化层和栅上的硅化物。接下来，再淀积一层层间膜氧化层(层间膜氧化层2)，而且应通过优化侧墙空洞的开口大小以及层间膜氧化层2淀积的工艺条件来避免层间膜氧化层2填入侧墙空洞，从而保持空洞的永久存在[如图8所示]。此后，基本上可以继续常规工艺的后续步骤(层间膜CMP，接触孔刻蚀，钨电极形成等等)[如图9所示]来完成整个的工艺流程。
Claims (8)
1、一种金属氧化物半导体场效应管制造工艺，其特征在于，包括以下步骤：第一步，在常规工艺流程中形成自对准硅化物电极；第二步，淀积一层层间膜氧化层；第三步，利用化学机械平面化工艺CMP将栅和侧墙上的氧化层去除；第四步，通过一种高选择比刻蚀将氮化硅侧墙去除，从而在原来侧墙的区域留下一个空洞；第五步，再淀积一层层间膜氧化层；第六步，继续常规工艺的后续步骤。
2、如权利要求1所述的金属氧化物半导体场效应管制造工艺，其特征在于，第二步中所述的层间膜氧化层的高度应略低于氮化硅侧墙的高度。
3、如权利要求1所述的金属氧化物半导体场效应管制造工艺，其特征在于，第三步完成后，使氮化硅侧墙的顶部露出层间膜氧化层和栅的表面，氮化硅侧墙顶部露出多少需要根据后续步骤中能否有效地去除侧墙以及能否避免第二层层间膜氧化层填入侧墙去除后的空洞而优化。
4、如权利要求1所述的金属氧化物半导体场效应管制造工艺，其特征在于，所述CMP需要尽量避免对栅上硅化物电极的损伤。
5、如权利要求1或4所述的金属氧化物半导体场效应管制造工艺，其特征在于，如果所述CMP将栅顶部的硅化物电极完全磨去，可以在此时做第二次硅化物形成。
6、如权利要求1或4所述的金属氧化物半导体场效应管制造工艺，其特征在于，如果所述CMP将栅顶部的硅化物造成损伤并影响其电极性能但又未将其完全去除，可以将栅顶部的残余硅化物刻蚀干净后再做第二次硅化物形成。
7、如权利要求1所述的金属氧化物半导体场效应管制造工艺，其特征在于，第四步中所述的刻蚀应该尽可能完整地去除氮化硅侧墙，而又尽量少地刻蚀层间膜氧化层和栅上的硅化物。
8、如权利要求1所述的金属氧化物半导体场效应管制造工艺，其特征在于，第五步应通过优化侧墙空洞的开口大小以及层间膜氧化层淀积的工艺条件来避免层间膜氧化层填入侧墙空洞，从而保持空洞的永久存在。
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|---|---|---|---|---|
| CN102386098A (zh) * | 2010-09-02 | 2012-03-21 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管及其形成方法 |
| CN102623351A (zh) * | 2012-04-16 | 2012-08-01 | 清华大学 | 一种增强隧道穿透场效应晶体管 |
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