CN103456633B - Mos管及其形成方法 - Google Patents
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Abstract
一种MOS管的形成方法，包括：提供半导体衬底，所述半导体衬底表面覆盖有应力衬垫层，应力衬垫层表面覆盖有外延半导体层，外延半导体层表面具有绝缘层，绝缘层内具有贯穿其厚度的第一栅极结构以及位于第一栅极结构侧壁的侧墙；去除第一栅极结构、与第一栅极结构对应的外延半导体层和应力衬垫层，形成暴露出半导体衬底表面的开口；形成位于开口底部的电压控制层，电压控制层与应力衬垫层表面齐平；在开口内形成位于电压控制层表面的外延本征层，外延本征层与外延半导体层表面齐平；在所述开口的外延本征层表面形成第二栅极结构，第二栅极结构与所述绝缘层表面齐平。本发明实施例形成MOS管的工艺简单，MOS管的阈值电压低。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种MOS管及其形成方法。
背景技术
现有技术的MOS管的形成方法，包括：
请参考图1，提供半导体衬底100，所述半导体衬底100表面覆盖有绝缘薄膜101，所述绝缘薄膜101表面覆盖有多晶硅薄膜103，所述多晶硅薄膜103表面具有光刻胶层105；
请参考图2，以所述光刻胶层105为掩膜刻蚀所述多晶硅薄膜和绝缘薄膜，直至暴露出半导体衬底100，形成多晶硅层103a和绝缘层101a，所述多晶硅层103a位于所述绝缘层101a表面；
请参考图3，待形成绝缘层101a和多晶硅层103a后，以所述光刻胶层105为掩膜向所述半导体衬底100内掺杂离子，形成源/漏区107。
随着半导体工艺技术的不断发展，工艺节点的逐渐减小，栅极特征尺寸(CD)的不断减小，后栅工艺得到了广泛的应用，并且还采用高K栅介质材料取代普通介质作为栅介质层，采用金属材料取代多晶硅作为栅电极层，以提高MOS器件的性能。
然而，现有技术形成的MOS管的阈值电压较高，MOS管的性能仍然有待提高。具体请参考公开号为“US20100084719A1”的美国专利。
发明内容
本发明解决的问题是提供一种性能优越，阈值电压低的MOS管及其形成方法。
为解决上述问题，本发明的实施例提供一种MOS管的形成方法，包括：
提供半导体衬底，所述半导体衬底表面覆盖有应力衬垫层，所述应力衬垫层表面覆盖有外延半导体层，所述外延半导体层表面具有绝缘层，所述绝缘层内具有贯穿其厚度的第一栅极结构以及位于所述第一栅极结构侧壁的侧墙；
去除所述第一栅极结构、与第一栅极结构对应的外延半导体层和应力衬垫层，形成暴露出所述半导体衬底表面的开口；
形成位于所述开口底部的电压控制层，所述电压控制层与所述应力衬垫层表面齐平；
在所述开口内形成位于所述电压控制层表面的外延本征层，所述外延本征层表面高于与外延半导体层表面、或与所述外延半导体层表面齐平，所述外延本征层和电压控制层内掺杂的离子具有浓度梯度，且所述外延本征层的离子浓度小于所述电压控制层的离子浓度；
在所述开口的外延本征层表面形成第二栅极结构，所述第二栅极结构与所述绝缘层表面齐平。
可选地，所述电压控制层的形成工艺为选择性外延沉积工艺。
可选地，所述电压控制层的厚度为5nm-50nm。
可选地，当形成PMOS管时，所述电压控制层的材料为单晶硅或硅锗；当形成NMOS管时，所述电压控制层的材料为单晶硅或碳化硅。
可选地，所述电压控制层内掺杂离子的浓度大于5E17atoms/cm3，小于5E18atoms/cm3。
可选地，当形成NMOS管时，所述电压控制层内的掺杂离子为p型离子，所述电压控制层内还掺杂有碳离子，且掺杂的碳离子占电压控制层的总掺杂离子的体积比小于4％；当形成PMOS管时，所述电压控制层内的掺杂离子为n型离子，所述电压控制层内还掺杂锗离子，且掺杂的锗离子占电压控制层的总掺杂离子的体积比小于3％。
可选地，所述掺杂的碳离子占电压控制层的总掺杂离子的体积比小于0.1％。
可选地，去除所述与第一栅极结构对应的外延半导体层的工艺为原子层刻蚀工艺。
可选地，所述原子层刻蚀工艺的刻蚀速率为1-10nm/min。
可选地，去除与所述第一栅极结构对应的应力衬垫层的工艺为湿法刻蚀，且所述湿法刻蚀采用氯化氢作为腐蚀试剂。
可选地，所述外延本征层内不具有掺杂离子；或所述外延本征层内掺杂的离子浓度小于1E16atoms/cm3。
可选地，所述外延本征层的厚度为10nm-50nm。
可选地，所述应力衬垫层的厚度为5nm-50nm。
可选地，所述外延半导体层的厚度为5nm-50nm。
可选地，当形成PMOS管时，所述应力衬垫层的材料为SiGe；当形成NMOS管时，所述应力衬垫层的材料为SiC。
可选地，当形成PMOS管时，所述应力衬垫层中锗的体积百分比小于45％；当形成NMOS管时，所述应力衬垫层中碳的体积百分比小于30％。
可选地，所述半导体衬底内具有掺杂离子，所述掺杂离子的浓度大于1E18atoms/cm3，小于1E19atoms/cm3。
可选地，所述外延半导体层的材料为单晶硅，所述外延半导体层中掺杂离子的浓度低于1E16atoms/cm3。
可选地，还包括：形成第一栅极结构后，形成侧墙前，以所述第一栅极结构为掩膜向所述外延半导体层内轻掺杂离子，形成轻掺杂区；在形成侧墙后，形成绝缘层前，以所述第一栅极结构和侧墙为掩膜向所述外延半导体层内重掺杂离子，形成源/漏区。
可选地，还包括：在形成电压控制层前，对所述开口底部的半导体衬底进行平坦化处理。
可选地，所述平坦化处理为氢气退火处理或氩气退火处理。
可选地，还包括：在形成第一栅极结构前，形成覆盖所述外延半导体层的刻蚀阻挡层。
可选地，所述第二栅极结构的形成步骤包括：在所述开口内形成覆盖所述外延本征层和开口侧壁的高K栅介质层；形成覆盖所述高K栅介质层的金属栅电极层。
相应的，还提供了一种MOS管，包括：
半导体衬底；
覆盖所述半导体衬底表面的应力衬垫层；
覆盖所述应力衬垫层表面的外延半导体层；
覆盖所述外延半导体层表面的绝缘层；
贯穿所述绝缘层、外延半导体层和应力衬垫层的开口，所述开口暴露出半导体衬底表面；
位于所述开口底部的半导体衬底表面的电压控制层，所述电压控制层与所述应力衬垫层表面齐平；
位于所述开口内的电压控制层表面的外延本征层，所述外延本征层表面高于外延半导体层表面、或与所述外延半导体层表面齐平，所述外延本征层和电压控制层内掺杂的离子具有浓度梯度，且所述外延本征层的离子浓度小于所述电压控制层的离子浓度；
位于所述开口内的外延本征层表面的栅极结构，所述栅极结构表面与所述绝缘层表面齐平。
可选地，所述电压控制层的厚度为5nm-50nm。
可选地，当为PMOS管时，所述电压控制层的材料为单晶硅或硅锗；当为NMOS管时，所述电压控制层的材料为单晶硅或碳化硅。
可选地，所述电压控制层内掺杂离子的浓度大于5E17atoms/cm3，小于5E18atoms/cm3。
可选地，当为NMOS管时，所述电压控制层内的掺杂离子为p型离子，所述电压控制层内还掺杂有碳离子，且掺杂的碳离子占电压控制层的总掺杂离子的体积比小于4％；当为PMOS管时，所述电压控制层内的掺杂离子为n型离子，所述电压控制层内还掺杂锗离子，且掺杂的锗离子占电压控制层的总掺杂离子的体积比小于3％。
可选地，所述掺杂的碳离子占电压控制层的总掺杂离子的体积比小于0.1％。
可选地，所述外延本征层内不具有掺杂离子；或所述外延本征层内掺杂的离子浓度小于1E16atoms/cm3。
可选地，所述外延本征层的厚度为10nm-50nm。
可选地，所述应力衬垫层的厚度为5nm-50nm，所述外延半导体层的厚度为5nm-50nm。
可选地，所述半导体衬底内具有掺杂离子，所述掺杂离子的浓度大于1E18atoms/cm3，小于1E19atoms/cm3。
可选地，所述外延半导体层的材料为单晶硅，所述外延半导体层中掺杂离子的浓度低于1E16atoms/cm3。
可选地，还包括：位于所述开口两侧的外延半导体层内的轻掺杂区；位于所述开口两侧的外延半导体层内、且与所述轻掺杂区相邻的源/漏区。
与现有技术相比，本发明的实施例具有以下优点：
本发明的实施例中，形成MOS管的工艺简单，并且第二栅极结构的沟道区具有外延本征层和电压控制层，外延本征层和电压控制层内掺杂的离子具有浓度梯度，且所述外延本征层的离子浓度小于所述电压控制层中的离子浓度，形成的MOS管可以获得低的阈值电压，MOS管的性能稳定。
进一步的，所述电压控制层和外延本征层形成在源/漏区后，避免了因为源/漏区的退火使所述电压控制层和外延本征层内离子浓度发生变化，更利于形成阈值电压低的MOS管。
更进一步的，形成有应力衬垫层，所述应力衬垫层有助于增加MOS管沟道区的应力，提高MOS管沟道区的载流子迁移率。并且，形成有轻掺杂区，所述轻掺杂区可以有效防止源/漏区的离子进入金属栅电极层内，避免了热载流子效应，形成的MOS管的性能更加稳定。
附图说明
图1-图3是现有技术的MOS管的形成过程的剖面结构示意图；
图4是本发明MOS管的形成方法的实施例的流程示意图；
图5-图14是本发明MOS管的形成过程的实施例的剖面结构示意图；
图15是本发明形成的MOS管的实施例中外延本征层、电压控制层和半导体衬底内离子浓度分布示意图。
具体实施方式
正如背景技术所述，现有技术的MOS管的阈值电压较高，MOS管的性能仍然有待提高。
经过研究，发明人发现，可以在半导体衬底表面形成电压控制层和覆盖所述电压控制层的外延本征层，如果所述电压控制层和所述外延本征层中的离子分布存在浓度梯度，且所述电压控制层的离子浓度大于所述外延本征层中的离子浓度，则对降低MOS管的阈值电压起到很大作用。
经过进一步研究，发明人发现，仅需要控制与MOS管的沟道区相对应处的电压控制层和外延本征层内离子浓度，即可实现降低形成的MOS管的阈值电压。因此，发明人发明了一种MOS管的形成方法，形成的MOS管的电压控制层和外延本征层位于所述栅电极的正下方，不仅形成工艺简单，并且MOS管的阈值电压低，MOS管的性能稳定。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
请参考图4，本发明实施例的MOS管的形成方法，包括：
步骤S201，提供半导体衬底，所述半导体衬底表面覆盖有应力衬垫层，所述应力衬垫层表面覆盖有外延半导体层，所述外延半导体层表面具有绝缘层，所述绝缘层内具有贯穿其厚度的第一栅极结构以及位于所述第一栅极结构侧壁的侧墙；
步骤S203，去除所述第一栅极结构、与第一栅极结构对应的外延半导体层和应力衬垫层，形成暴露出所述半导体衬底表面的开口；
步骤S205，形成位于所述开口底部的电压控制层，所述电压控制层与所述应力衬垫层表面齐平；
步骤S207，在所述开口内形成位于所述电压控制层表面的外延本征层，所述外延本征层表面高于外延半导体层表面、或与所述外延半导体层表面齐平，所述外延本征层和电压控制层内掺杂的离子具有浓度梯度，且所述外延本征层的离子浓度小于所述电压控制层的离子浓度；
步骤S209，在所述开口的外延本征层表面形成第二栅极结构，所述第二栅极结构与所述绝缘层表面齐平。
具体的，请参考图5-图14，图5-图14示出了本发明实施例的MOS管的形成过程的剖面结构示意图。
请参考图5，提供半导体衬底300。
所述半导体衬底300用于为后续工艺提供工作平台。所述半导体衬底300为硅衬底(Si)或绝缘体上硅(SOI)。在本发明的实施例中，所述半导体衬底300为硅衬底，其材料为单晶硅，其晶面指数为(100)。
需要说明的是，所述半导体衬底300内还可以具有阱区(未图示)、子通路(sub-channel)(未图示)或防止MOS管内穿通(punch-through)的防穿通层(未图示)，为使所述阱区内的离子分布均匀，还可以对所述半导体衬底300进行退火工艺，由于退火工艺已为本领域技术人员所熟知，在此不再赘述。
在本发明的实施例中，还包括：采用尖峰脉冲掺杂(spikechannel)工艺，向所述半导体衬底300内进行掺杂，使靠近半导体衬底300表面处的离子浓度大于1E18atoms/cm3，小于1E19atoms/cm3。由于本发明实施例中形成PMOS管，所述半导体衬底300内的掺杂离子为n型，且为了提高PMOS管沟道区载流子的迁移率，还包括：在所述半导体衬底300内掺杂锗离子，所述掺杂的锗离子占半导体衬底300内总的掺杂离子的体积比小于1％。
需要说明的是，在本发明的其他实施例中，当形成NMOS管时，所述半导体衬底300内的掺杂离子为p型，且为了提高NMOS管沟道区载流子的迁移率，还包括：在所述半导体衬底300内掺杂碳离子，所述掺杂的碳离子占半导体衬底300内总的掺杂离子的体积比小于1％，尤其小于0.4％。
请参考图6，形成覆盖所述半导体衬底300的应力衬垫层301和覆盖所述应力衬垫层301的外延半导体层303。
所述应力衬垫层301后续用于引入更多的应力至沟道区，以提高载流子的迁移率，提高后续形成的MOS管的性能。所述应力衬垫层301的形成工艺为沉积工艺，例如化学气相沉积工艺。在本发明的实施例中，所述应力衬垫层301的形成工艺为选择性外延生长工艺，由于采用选择性外延生长工艺形成所述应力衬垫层301的工艺已为本领域技术人员所熟知，在此不再赘述。
根据MOS管种类的不同，所述应力衬垫层301的材料也不相同。具体的，当形成PMOS管时，所述应力衬垫层301的材料为SiGe；当形成NMOS管时，所述应力衬垫层301的材料为SiC。在本发明的实施例中，所述应力衬垫层301的材料为SiGe。
并且，应力衬垫层301中的锗或碳的比例也会影响后续形成的MOS管的性能。当形成PMOS管时，所述应力衬垫层301中锗的体积百分比(Ge％)小于45％；当形成NMOS管时，所述应力衬垫层301中碳的体积百分比(C％)小于30％。在本发明的实施例中，所述应力衬垫层301中锗的体积百分比小于45％，为30％。
发明人发现，当所述应力衬垫层301的厚度达到一定程度(例如大于10nm后)后，继续增加应力衬垫层301的厚度，对增加沟道区的应力贡献极为有限，真正影响沟道区应力的只是靠近沟道区周围的部分厚度的应力衬垫层301。本发明的实施例中，所述应力衬垫层301的厚度范围为5-50nm，为5nm，形成的MOS管的沟道区的应力大，载流子迁移率高。
所述外延半导体层303用于后续形成轻掺杂区和源/漏区。所述外延半导体层303的厚度范围为5-50nm，以便于后续电压控制层对所述MOS管的阈值电压进行调节。在本发明的实施例中，所述外延半导体层303的厚度为5nm。
所述外延半导体层303的材料为单晶硅。所述外延半导体层303中内不具有掺杂离子；或者当所述外延半导体层303内具有掺杂离子时，所述掺杂离子的浓度低于1E16atoms/cm3，以形成阈值电压低的MOS管。
所述外延半导体层303的形成工艺为沉积工艺，例如物理或化学气相沉积工艺。在本发明的实施例中，所述外延半导体层303的形成工艺为选择性外延沉积工艺。由于采用选择性外延沉积工艺形成所述外延半导体层303的工艺已为本领域技术人员所熟知，在此不再赘述。
请参考图7，形成覆盖所述外延半导体层303的刻蚀阻挡层305，形成位于所述刻蚀阻挡层305表面的第一栅极结构307。
所述刻蚀阻挡层305用于后续形成轻掺杂区和源/漏区时，保护外延半导体层303不受损坏。所述刻蚀阻挡层305的形成工艺为沉积工艺，例如物理或化学气相沉积工艺。所述刻蚀阻挡层305的材料为氧化硅、氮化硅、氮氧化硅等。在本发明的实施例中，所述刻蚀阻挡层305的材料为氮氧化硅。
所述第一栅极结构307用作伪栅，后续会被去除。在本发明的实施例中，为便于后续去除，所述第一栅极结构307的材料为多晶硅。
所述第一栅极结构307的形成工艺为沉积工艺，例如物理或化学气相沉积。所述第一栅极结构307的形成步骤包括：形成覆盖所述刻蚀阻挡层305表面的第一栅极薄膜(未图示)；形成位于所述第一栅极薄膜表面的硬掩膜层(未图示)；以所述硬掩膜层为掩膜，刻蚀所述第一栅极薄膜形成第一栅极结构。由于形成第一栅极结构307的工艺已为本领域技术人员所熟知，在此不再赘述。
请参考图8，以所述第一栅极结构307为掩膜，向所述外延半导体层303内轻掺杂，形成轻掺杂区309。
所述轻掺杂区309后续用于阻挡重掺杂的源/漏区中离子穿过高K栅介质层，对金属栅电极层造成影响，即产生热载流子效应。所述轻掺杂区309的形成工艺为离子掺杂工艺，掺杂时，当离子注入外延半导体层303时与所述外延半导体层303表面呈30-60°角(implantangle)，形成的轻掺杂区309较为理想。由于形成轻掺杂区309的工艺已为本领域技术人员所熟知，在此不再赘述。
请参考图9，形成位于所述第一栅极结构307侧壁的侧墙311，并以所述第一栅极结构307和侧墙311为掩膜，向所述外延半导体层303内重掺杂，形成源/漏区313。
所述侧墙311用于保护位于其底部的部分轻掺杂区309a。所述侧墙311的形成工艺为沉积工艺，例如化学气相沉积工艺，其具体形成步骤包括：形成覆盖所述第一栅极结构307的顶壁、侧壁以及刻蚀阻挡层305的侧墙薄膜(未图示)；刻蚀所述侧墙薄膜，暴露出第一栅极结构307的顶部和刻蚀阻挡层305表面，形成侧墙311。由于形成侧墙311的工艺已为本领域技术人员所熟知，在此不再赘述。
为使后续去除第一栅极结构307时，所述侧墙311不受损坏，所述侧墙311的材料为与所述第一栅极结构307相比，刻蚀选择比小的材料，例如氧化硅、氮化硅或氮氧化硅。在本发明的实施例中，所述侧墙311的材料为氮化硅。
所述源/漏区313的形成工艺为重掺杂工艺，由于掺杂形成源/漏区311的工艺已为本领域技术人员所熟知，在此不再赘述。
需要说明的是，向所述外延半导体层303内掺杂形成源/漏区313后，还包括：对所述源/漏区313进行退火，激活所述源/漏区313中的离子，并修复在形成源/漏区313时受损的外延半导体层303表面。
请参考图10，形成与所述第一栅极结构307和侧墙311齐平的绝缘层315。
所述绝缘层315用于后续去除第一栅极结构307后，和侧墙311共同作为形成电压控制层和外延本征层时的掩膜，并用于隔离相邻MOS管的栅极。所述绝缘层315的材料氧化硅、氮氧化硅或氮化硅等。在本发明的实施例中，所述绝缘层315的材料为氧化硅。
所述绝缘层315的形成工艺为沉积工艺，例如物理或化学气相沉积工艺。所述绝缘层315的形成步骤包括：形成覆盖所述第一栅极结构307、侧墙311和刻蚀阻挡层305的绝缘薄膜(未图示)；化学机械抛光或回刻蚀所述绝缘薄膜，形成与所述第一栅极结构307和侧墙311表面齐平的绝缘层315。
请参考图11，去除所述第一栅极结构307(图10所示)、与第一栅极结构307对应的外延半导体层303和应力衬垫层301，形成暴露出所述半导体衬底300表面的开口317。
所述开口317用于后续作为工艺窗口形成电压控制层、外延本征层和第二栅极结构。所述开口317的形成工艺为刻蚀工艺，由于形成所述开口317需要依次刻蚀所述第一栅极结构307、与所述第一栅极结构307对应的外延半导体层303和应力衬垫层301，受所述第一栅极结构307、外延半导体层303和应力衬垫层301的材料和厚度的制约，所述第一栅极结构307、与所述第一栅极结构307对应的外延半导体层303和应力衬垫层301需要采用不同的工艺来去除。
去除所述第一栅极结构307采用的工艺为各向异性的干法刻蚀工艺，所述干法刻蚀至外延半导体层303表面时停止。由于采用干法刻蚀工艺去除所述第一栅极结构307的工艺已为本领域技术人员所熟知，在此不再赘述。
去除所述与第一栅极结构307对应的外延半导体层303时，由于所述外延半导体层303的厚度较薄，为5-50nm，如果刻蚀速率过快，极易在刻蚀过程中损坏半导体衬底300，影响后续工艺和MOS管的性能。在本发明的实施例中，采用刻蚀速率缓慢的原子层刻蚀(Atomiclayeretching)工艺对所述外延半导体层303进行刻蚀，以利于监控刻蚀进度，当刻蚀至所述应力衬垫层301表面时，方面的控制所述原子层刻蚀工艺停止，避免了对所述半导体衬底300的损坏。在本发明的实施例中，所述原子层刻蚀工艺的刻蚀速率为：1-10nm/min(纳米/分钟)。
去除所述与第一栅极结构307对应的应力衬垫层301时，由于所述应力衬垫层301的厚度较薄，为5nm-50nm，并且所述应力衬垫层301形成与所述半导体衬底300上，如果刻蚀工艺控制不当，极易损坏半导体衬底300，即使采用刻蚀速率缓慢的原子层刻蚀工艺刻蚀所述应力衬垫层301，也易损坏半导体衬底300。在本发明的实施例中，刻蚀所述应力衬垫层301的工艺为湿法刻蚀工艺，且所述湿法刻蚀工艺采用的腐蚀试剂为氯化氢(HCl)，当暴露出所述半导体衬底300表面后，停止刻蚀，所述开口317形成。
需要说明的是，形成所述开口317后，形成电压控制层319以前，还包括：对所述开口317底部的半导体衬底300进行平坦化处理。所述平坦化处理为氢气退火处理或氩气退火处理，以利于修复半导体衬底300表面，使所述半导体衬底300表面变得平坦，利于后续形成质量好的电压控制层。
请参考图12，形成位于所述开口317底部的电压控制层319，所述电压控制层319与所述应力衬垫层301表面齐平。
发明人发现，可以在半导体衬底300表面形成电压控制层319和覆盖所述电压控制层319的外延本征层，如果所述电压控制层319和所述外延本征层中的离子分布存在浓度梯度，且所述电压控制层319的离子浓度大于所述外延本征层中的离子浓度，则对降低MOS管的阈值电压起到很大作用。经过进一步研究，发明人发现，仅需要控制与MOS管的沟道区相对应处的电压控制层319和外延本征层内离子浓度，即可实现降低形成的MOS管的阈值电压。因此，本发明的实施例中，形成MOS管时，所述电压控制层319形成于所述开口317底部的半导体衬底300上。
所述电压控制层319(epitaxialVtcontrollayer)内具有掺杂离子，用于控制形成的MOS管的阈值电压。经过研究，发明人发现，当电压控制层319内掺杂离子的浓度大于5E17atoms/cm3，小于5E18atoms/cm3时，形成的MOS管的阈值电压最低。本发明的实施例中，形成PMOS管时，所述电压控制层319内的掺杂离子为p型离子，所述电压控制层319的材料为单晶硅或锗硅。
为增加PMOS管沟道区的应力，提高PMOS管沟道区的载流子迁移率，通常还会在电压控制层319中掺杂锗离子，当掺杂的锗离子占电压控制层319的总掺杂离子的体积比小于3％时，PMOS管的沟道区应力和载流子迁移率高且PMOS管的阈值电压低。
需要说明的是，在本发明的其他实施例中，当形成NMOS管时，所述电压控制层319内的掺杂离子为p型离子，所述电压控制层319的材料为单晶硅或碳化硅。为增加NMOS管沟道区的应力，提高NMOS管沟道区的载流子迁移率，通常还会在电压控制层319中掺杂碳离子，当掺杂的碳离子占电压控制层319的总掺杂离子的体积比小于4％，尤其是小于0.1％时，NMOS管沟道区的载流子迁移率较高。
所述电压控制层319的形成工艺为沉积工艺，例如化学气相沉积工艺。在本发明的实施例中，采用选择性外延沉积工艺(selectiveepitaxydeposition)形成厚度为5nm-50nm的电压控制层319，形成的电压控制层319的质量好，利于后续形成阈值电压低的MOS管。
需要说明的是，由于所述电压控制层319与所述应力衬垫层301表面齐平，所述电压控制层319的厚度与所述应力衬垫层301的厚度相同。
请参考图13，在所述开口317内形成位于所述电压控制层319表面的外延本征层321，所述外延本征层321高于所述外延半导体层303表面、或与所述外延半导体303表面齐平。
所述外延本征层321用于和电压控制层319共同降低MOS管的阈值电压。经过研究发现，当所述外延本征层321内掺杂的离子浓度小于1E16atoms/cm3时，MOS管较易获得较低的阈值电压，尤其是当所述外延本征层321内不具有掺杂离子时，最终形成的MOS管可以获得最低的阈值电压。在本发明的实施例中，由于形成PMOS管，所述外延本征层321内掺杂的离子为n型。
需要说明的是，在本发明的其他实施例中，当形成NMOS管，所述外延本征层321内掺杂的离子为p型。
由于所述外延本征层321高于外延半导体层303表面、或与所述外延半导体303表面齐平，所述外延本征层321的厚度为10nm-50nm。在本发明的实施例中，与所述外延半导体层303的厚度相同，其厚度为5nm。
所述外延本征层321的形成工艺为沉积工艺，例如化学气相沉积工艺。在本发明的实施例中，所述外延本征层321的材料为单晶硅，所述外延本征层321的形成工艺为选择性外延沉积工艺(selectiveepitaxydeposition)。
需要说明的是，在本发明的实施例中，由于所述电压控制层319、外延本征层321形成于源/漏区313之后，避免了因为源/漏区313的退火使所述电压控制层319和外延本征层321内离子浓度发生变化，更利于形成阈值电压低的MOS管。
请参考图14，在所述开口的外延本征层321表面形成第二栅极结构(未标示)，所述第二栅极结构与所述绝缘层315表面齐平。
所述第二栅极结构包括形成于所述外延本征层321表面的高K栅介质层323，和形成于所述高K栅介质层323表面的金属电极层325。
所述第二栅极结构的具体形成步骤包括：形成覆盖所述外延本征层321表面的高K栅介质薄膜(未图示)；形成覆盖所述高K栅介质薄膜的金属电极薄膜(未图示)；化学机械抛光所述金属电极薄膜和高K栅介质薄膜，形成与所述绝缘层315表面齐平的高K栅介质层323和金属电极层325。
上述步骤完成之后，本发明实施例的MOS的制作完成。
请结合参考图14和图15，图15为图14所示的MOS管内外延本征层321、电压控制层319和半导体衬底300内离子浓度分布示意图，其中，X轴为MOS管的外延本征层321、电压控制层319和半导体衬底300内任一点到外延本征层321表面的距离，Y轴为所述MOS管的外延本征层321、电压控制层319和半导体衬底300内任一点的离子浓度。所述外延本征层321内离子的浓度如图15中第一区域I所示，小于1E16atoms/cm3；所述电压控制层319内离子的浓度如图15中第二区域II所示，大于5E17atoms/cm3，小于5E18atoms/cm3；所述半导体衬底300内离子的浓度如图15中第三区域III所示，靠近半导体衬底300表面处的浓度最高。形成的MOS管的电压控制层319的离子浓度大于所述外延本征层321的离子浓度，有利于获得较低的阈值电压。
请继续参考图14，还提供了一种采用上述方法形成的MOS管，包括：
半导体衬底300；
覆盖所述半导体衬底300表面的应力衬垫层301；
覆盖所述应力衬垫层301表面的外延半导体层303；
覆盖所述外延半导体层303表面的绝缘层315；
其特征在于，还包括：
贯穿所述绝缘层315、外延半导体层303和应力衬垫层301的开口(未标示)，所述开口(未标示)暴露出半导体衬底300表面；
位于所述开口底部的半导体衬底300表面的电压控制层319，所述电压控制层319与所述应力衬垫层301表面齐平；
位于所述开口内的电压控制层319表面的外延本征层321，所述外延本征层321表面高于外延半导体层303表面、或与所述外延半导体层303表面齐平，所述外延本征层321和电压控制层319内掺杂的离子具有浓度梯度，且所述外延本征层321的离子浓度小于所述电压控制层319的离子浓度；
位于所述开口内的外延本征层321表面的栅极结构(即第二栅极结构，未标示)，所述栅极结构表面与所述绝缘层315表面齐平。
其中，所述半导体衬底300用于为后续工艺提供工作平台。所述半导体衬底300为硅衬底(Si)或绝缘体上硅(SOI)。在本发明的实施例中，所述半导体衬底300为硅衬底，其材料为单晶硅，其晶面指数为(100)，靠近半导体衬底300表面处的离子浓度大于1E18atoms/cm3，小于1E19atoms/cm3。由于本发明实施例中为PMOS管，所述半导体衬底300内的掺杂离子为n型，且为了提高PMOS管沟道区载流子的迁移率，所述半导体衬底300内还包括锗离子，所述锗离子占半导体衬底300内总的掺杂离子的体积比小于1％。
需要说明的是，在本发明的其他实施例中，当为NMOS管时，所述半导体衬底300内的掺杂离子为p型，且为了提高NMOS管沟道区载流子的迁移率，所述半导体衬底300内还包括碳离子，所述碳离子占半导体衬底300内总的掺杂离子的体积比小于1％，尤其小于0.4％。
所述应力衬垫层301的厚度范围为5-50nm，后续用于引入更多的应力至沟道区，以提高载流子的迁移率，提高后续形成的MOS管的性能。在本发明的实施例中，所述应力衬垫层301的厚度为5nm，所述MOS管为PMOS管，所述应力衬垫层301的材料为SiGe，所述应力衬垫层301中锗的体积百分比(Ge％)小于45％，为30％。
需要说明的是，在本发明的其他实施例中，当所述MOS管为NMOS管时，所述应力衬垫层301的材料为SiC，所述应力衬垫层301中碳的体积百分比(C％)小于30％。
所述外延半导体层303用于后续形成轻掺杂区和源/漏区。所述外延半导体层303的厚度范围为5-50nm，以便于后续电压控制层对所述MOS管的阈值电压进行调节。在本发明的实施例中，所述外延半导体层303的厚度为5nm。
所述外延半导体层303的材料为单晶硅。所述外延半导体层303中内不具有掺杂离子；或者当所述外延半导体层303内具有掺杂离子时，所述掺杂离子的浓度低于1E16atoms/cm3，MOS管的阈值电压低。
所述绝缘层315用于隔离相邻MOS管的栅极。所述绝缘层315的材料氧化硅、氮氧化硅或氮化硅等。在本发明的实施例中，所述绝缘层315的材料为氧化硅。
所述电压控制层(epitaxialVtcontrollayer)319的厚度范围为5nm-50nm。所述电压控制层319内具有掺杂离子，用于控制形成的MOS管的阈值电压。当所述电压控制层319内掺杂离子的浓度大于5E17atoms/cm3，小于5E18atoms/cm3时，MOS管的阈值电压低。本发明的实施例中，形成PMOS管时，所述电压控制层319内的掺杂离子为p型离子，所述电压控制层319的材料为单晶硅或锗硅。
在本发明的实施例中，为提高PMOS管沟道区的应力，提高PMOS管沟道区的载流子迁移率，所述电压控制层319内还掺杂锗离子。当掺杂的锗离子占电压控制层319的总掺杂离子的体积比小于3％时，PMOS管的沟道区应力和载流子迁移率高且PMOS管的阈值电压低。
需要说明的是，当所述MOS管为NMOS管时，所述电压控制层319内的掺杂离子为p型离子，所述电压控制层319的材料为单晶硅或碳化硅。为增加NMOS管沟道区的应力，提高NMOS管沟道区的载流子迁移率，所述PMOS管的电压控制层319内还包括碳离子，且当碳离子占电压控制层319的总掺杂离子的体积比小于4％，尤其是小于0.1％时，NMOS管沟道区的载流子迁移率较高。
所述外延本征层321用于和电压控制层319共同降低MOS管的阈值电压，所述外延本征层321的材料为单晶硅，所述外延本征层321内掺杂的离子浓度小于1E16atoms/cm3，尤其是当所述外延本征层321内不具有掺杂离子时，MOS管可以获得低的阈值电压。在本发明的实施例中，所述MOS管为PMOS管，所述外延本征层321内掺杂的离子为n型。
需要说明的是，在本发明的其他实施例中，当所述MOS管为NMOS管时，所述外延本征层321内掺杂的离子为p型。
所述外延本征层321高于外延半导体层303表面、或与所述外延半导体303表面齐平，所述外延本征层321的厚度为10nm-50nm。在本发明的实施例中，与所述外延半导体层303的厚度相同，其厚度为5nm。
所述栅极结构(即第二栅极结构)包括：位于所述外延本征层321表面的高K栅介质层323，和位于所述高K栅介质层323表面的金属电极层325。
并且，在本发明的实施例中，所述MOS管还包括：位于所述开口两侧的外延半导体层303内的轻掺杂区309a；位于所述开口两侧的外延半导体层303内、且与所述轻掺杂区相邻的源/漏区313。所述轻掺杂区309a用于阻挡重掺杂的源/漏区313中离子穿过高K栅介质层323，对金属栅电极层325造成影响，即产生热载流子效应。
本发明实施例的MOS管可以获得较低的阈值电压，并且沟道区的载流子迁移率高，且能够消除热载流子效应。
综上，本发明的实施例中，形成MOS管的工艺简单，并且第二栅极结构的沟道区具有外延本征层和电压控制层，外延本征层和电压控制层内掺杂的离子具有浓度梯度，且所述外延本征层的离子浓度小于所述电压控制层中的离子浓度，形成的MOS管可以获得低的阈值电压，MOS管的性能稳定。
进一步的，所述电压控制层和外延本征层形成在源/漏区后，避免了因为源/漏区的退火使所述电压控制层和外延本征层内离子浓度发生变化，更利于形成阈值电压低的MOS管。
更进一步的，形成有应力衬垫层，所述应力衬垫层有助于增加MOS管沟道区的应力，提高MOS管沟道区的载流子迁移率。并且，形成有轻掺杂区，所述轻掺杂区可以有效防止源/漏区的离子进入金属栅电极层内，避免了热载流子效应，形成的MOS管的性能更加稳定。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (33)
1.一种MOS管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面覆盖有应力衬垫层，所述应力衬垫层表面覆盖有外延半导体层，所述外延半导体层表面具有绝缘层，所述绝缘层内具有贯穿其厚度的第一栅极结构以及位于所述第一栅极结构侧壁的侧墙；
去除所述第一栅极结构、与第一栅极结构对应的外延半导体层和应力衬垫层，形成暴露出所述半导体衬底表面的开口；
形成位于所述开口底部的电压控制层，所述电压控制层与所述应力衬垫层表面齐平；
在所述开口内形成位于所述电压控制层表面的外延本征层，所述外延本征层表面高于外延半导体层表面、或与所述外延半导体层表面齐平，所述外延本征层和电压控制层内掺杂的离子具有浓度梯度，且所述外延本征层的离子浓度小于所述电压控制层的离子浓度；
在所述开口的外延本征层表面形成第二栅极结构，所述第二栅极结构与所述绝缘层表面齐平；
形成第一栅极结构后，形成侧墙前，以所述第一栅极结构为掩膜向所述外延半导体层内轻掺杂离子，形成轻掺杂区；在形成侧墙后，形成绝缘层前，以所述第一栅极结构和侧墙为掩膜向所述外延半导体层内重掺杂离子，形成源/漏区。
2.如权利要求1所述的MOS管的形成方法，其特征在于，所述电压控制层的形成工艺为选择性外延沉积工艺。
3.如权利要求1所述的MOS管的形成方法，其特征在于，所述电压控制层的厚度为5nm-50nm。
4.如权利要求1所述的MOS管的形成方法，其特征在于，当形成PMOS管时，所述电压控制层的材料为单晶硅或硅锗；当形成NMOS管时，所述电压控制层的材料为单晶硅或碳化硅。
5.如权利要求1所述的MOS管的形成方法，其特征在于，所述电压控制层内掺杂离子的浓度大于5E17atoms/cm3，小于5E18atoms/cm3。
6.如权利要求5所述的MOS管的形成方法，其特征在于，当形成NMOS管时，所述电压控制层内的掺杂离子为p型离子，所述电压控制层内还掺杂有碳离子，且掺杂的碳离子占电压控制层的总掺杂离子的体积比小于4％；当形成PMOS管时，所述电压控制层内的掺杂离子为n型离子，所述电压控制层内还掺杂锗离子，且掺杂的锗离子占电压控制层的总掺杂离子的体积比小于3％。
7.如权利要求6所述的MOS管的形成方法，其特征在于，所述掺杂的碳离子占电压控制层的总掺杂离子的体积比小于0.1％。
8.如权利要求1所述的MOS管的形成方法，其特征在于，去除所述与第一栅极结构对应的外延半导体层的工艺为原子层刻蚀工艺。
9.如权利要求8所述的MOS管的形成方法，其特征在于，所述原子层刻蚀工艺的刻蚀速率为1-10nm/min。
10.如权利要求1所述的MOS管的形成方法，其特征在于，去除与所述第一栅极结构对应的应力衬垫层的工艺为湿法刻蚀，且所述湿法刻蚀采用氯化氢作为腐蚀试剂。
11.如权利要求1所述的MOS管的形成方法，其特征在于，所述外延本征层内不具有掺杂离子；或所述外延本征层内掺杂的离子浓度小于1E16atoms/cm3。
12.如权利要求1所述的MOS管的形成方法，其特征在于，所述外延本征层的厚度为10nm-50nm。
13.如权利要求1所述的MOS管的形成方法，其特征在于，所述应力衬垫层的厚度为5nm-50nm。
14.如权利要求1所述的MOS管的形成方法，其特征在于，所述外延半导体层的厚度为5nm-50nm。
15.如权利要求1所述的MOS管的形成方法，其特征在于，当形成PMOS管时，所述应力衬垫层的材料为SiGe；当形成NMOS管时，所述应力衬垫层的材料为SiC。
16.如权利要求15所述的MOS管的形成方法，其特征在于，当形成PMOS管时，所述应力衬垫层中锗的体积百分比小于45％；当形成NMOS管时，所述应力衬垫层中碳的体积百分比小于30％。
17.如权利要求1所述的MOS管的形成方法，其特征在于，所述半导体衬底内具有掺杂离子，所述掺杂离子的浓度大于1E18atoms/cm3，小于1E19atoms/cm3。
18.如权利要求1所述的MOS管的形成方法，其特征在于，所述外延半导体层的材料为单晶硅，所述外延半导体层中掺杂离子的浓度低于1E16atoms/cm3。
19.如权利要求1所述的MOS管的形成方法，其特征在于，还包括：在电压控制层前，对所述开口底部的半导体衬底进行平坦化处理。
20.如权利要求19所述的MOS管的形成方法，其特征在于，所述平坦化处理为氢气退火处理或氩气退火处理。
21.如权利要求1所述的MOS管的形成方法，其特征在于，还包括：在形成第一栅极结构前，形成覆盖所述外延半导体层的刻蚀阻挡层。
22.如权利要求1所述的MOS管的形成方法，其特征在于，所述第二栅极结构的形成步骤包括：在所述开口内形成覆盖所述外延本征层和开口侧壁的高K栅介质层；形成覆盖所述高K栅介质层的金属栅电极层。
23.一种MOS管，包括：
半导体衬底；
覆盖所述半导体衬底表面的应力衬垫层；
覆盖所述应力衬垫层表面的外延半导体层；
覆盖所述外延半导体层表面的绝缘层；
其特征在于，还包括：
贯穿所述绝缘层、外延半导体层和应力衬垫层的开口，所述开口暴露出半导体衬底表面；
位于所述开口底部的半导体衬底表面的电压控制层，所述电压控制层与所述应力衬垫层表面齐平；
位于所述开口内的电压控制层表面的外延本征层，所述外延本征层表面高于外延半导体层表面、或与所述外延半导体层表面齐平，所述外延本征层和电压控制层内掺杂的离子具有浓度梯度，且所述外延本征层的离子浓度小于所述电压控制层的离子浓度；
位于所述开口内的外延本征层表面的栅极结构，所述栅极结构表面与所述绝缘层表面齐平；
位于所述开口两侧的外延半导体层内的轻掺杂区；位于所述开口两侧的外延半导体层内、且与所述轻掺杂区相邻的源/漏区。
24.如权利要求23所述的MOS管，其特征在于，所述电压控制层的厚度为5nm-50nm。
25.如权利要求23所述的MOS管，其特征在于，当为PMOS管时，所述电压控制层的材料为单晶硅或硅锗；当为NMOS管时，所述电压控制层的材料为单晶硅或碳化硅。
26.如权利要求23所述的MOS管，其特征在于，所述电压控制层内掺杂离子的浓度大于5E17atoms/cm3，小于5E18atoms/cm3。
27.如权利要求26所述的MOS管，其特征在于，当为NMOS管时，所述电压控制层内的掺杂离子为p型离子，所述电压控制层内还掺杂有碳离子，且掺杂的碳离子占电压控制层的总掺杂离子的体积比小于4％；当为PMOS管时，所述电压控制层内的掺杂离子为n型离子，所述电压控制层内还掺杂锗离子，且掺杂的锗离子占电压控制层的总掺杂离子的体积比小于3％。
28.如权利要求27所述的MOS管，其特征在于，所述掺杂的碳离子占电压控制层的总掺杂离子的体积比小于0.1％。
29.如权利要求23所述的MOS管，其特征在于，所述外延本征层内不具有掺杂离子；或所述外延本征层内掺杂的离子浓度小于1E16atoms/cm3。
30.如权利要求23所述的MOS管，其特征在于，所述外延本征层的厚度为10nm-50nm。
31.如权利要求23所述的MOS管，其特征在于，所述应力衬垫层的厚度为5nm-50nm，所述外延半导体层的厚度为5nm-50nm。
32.如权利要求23所述的MOS管，其特征在于，所述半导体衬底内具有掺杂离子，所述掺杂离子的浓度大于1E18atoms/cm3，小于1E19atoms/cm3。
33.如权利要求23所述的MOS管，其特征在于，所述外延半导体层的材料为单晶硅，所述外延半导体层中掺杂离子的浓度低于1E16atoms/cm3。
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|---|---|---|---|
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |