CN105226095B - 一种半导体器件及其制备方法 - Google Patents

Abstract

本发明提供了一种半导体器件及其制备方法，本发明通过在衬底上方先沉积一层外延层后，然后对外延层进行LDD预掺杂，然后刻蚀形成沟槽并在沟槽内填充沟道材料层及栅极结构的制备工艺，最后再对剩余的外延层进行掺杂形成源漏区，由于栅极的两侧都是源漏极且源漏极高度与栅极相当，极大的提高了源漏极对沟道施加的应力，从而提高沟道的载流子迁移率，进而在降低器件功耗的同时，还提升了器件性能。

Description

一种半导体器件及其制备方法

技术领域

本发明涉及半导体制备领域，具体涉及一种具有混合型沟道晶体管的制备方法。

背景技术

随着技术的不断发展，CMOS器件的尺寸越来越小，器件尺寸的缩小意味着可在晶片上放置更多数量的晶体管，进而提升器件的性能。但是当器件尺寸缩小到一定程度时，其问题也随之浮现：随着器件面积的缩小，沟道长度也随着不断减小，当缩小至一定程度时，出现的一系列二级物理效应统称为短沟道效应(SCE，short channel effect)，主要影响如下：(1)影响阈值电压的短沟、窄沟效应；(2)迁移率场相关效应及载流子速度饱和效应；(3)影响器件寿命的热载流子效应；(4)亚阈特性退化。因此为了保证器件性能，如何抑制短沟道效应成了本领域技术人员所致力研究的方向。目前，本领域技术人员开发一种超浅结(ultra shallow junction，USJ)技术来改善短沟道效应。但是随着技术人员对器件性能的不断追求，单纯将USJ制程应用到器件已经不能满足人们对器件性能提升的要求。为了进一步克服上述问题，可采用应力工程或进行额外掺杂(例如LDD掺杂)来进行改善。

同时，FinFET能够很好地减少漏电流并缩短晶体管闸长，可极大提升器件性能，目前被广泛应用到32nm及更小技术节点的半导体制备工艺中。

本领域技术人员发现，在半导体器件中，有源层的迁移率直接影响了器件的性能，迁移率越大，则意味着器件处理速度更快，同时功耗也较小，因此载流子迁移率成了衡量半导体器件性能的一个很重要的指标。目前，如何提升载流子迁移率从而实现器件性能的提升为本领域技术人员致力研究的方向。

发明内容

根据现有技术所存在的不足，本发明提供了一种半导体器件的制备方法，包括以下步骤：

提供一衬底，在所述衬底之上制备一层外延层后，对所述外延层进行掺杂；

在所述外延层上表面沉积一层掩膜层，刻蚀所述掩膜层和所述外延层至所述衬底的上表面，在剩余的掩膜层和剩余的外延层中形成沟槽；

在所述沟槽底部制备一沟道材料层，继续制备一侧墙将所述沟槽暴露的侧壁表面予以覆盖；

于所述沟道材料层暴露的上表面制备一氧化层后，于剩余的沟槽中充满栅极材料，并对所述剩余的外延层进行离子注入工艺，形成源/漏掺杂区。

上述的方法，其中，还包括：

对所述衬底进行阱掺杂及退火处理后，再于该衬底的上表面制备所述外延层；

其中，所述衬底的材质为单晶硅或锗。

上述的方法，其中，所述外延层的材质为碳化硅或锗化硅，且所述外延层厚度为40nm～160nm；

其中，采用外延掺杂工艺或离子注入工艺对所述外延层进行掺杂。

上述的方法，其中，采用外延生长工艺制备所述沟道材料层。

上述的方法，其中，所述方法还包括：

在形成所述沟道材料层后，对所述沟道材料层进行离子注入工艺，以通过该离子注入工艺调整所制备器件的阈值电压。

上述的方法，其中，所述沟道材料层的材质为硅或锗化硅。

上述的方法，其中，所述沟道材料层的厚度为5～20nm。

上述的方法，其中，所述方法还包括：

在形成所述氧化层之后，对所述沟道材料层进行LDD掺杂及热处理工艺，以在位于所述侧墙下方的沟道材料层中形成LDD掺杂区。

上述的方法，其中，所述掩膜层和所述氧化层的材质均为二氧化硅，所述侧墙的材质为氮化硅。

上述的方法，其中，在形成所述源/漏掺杂区的同时，在所述源/漏掺杂区下方形成源/漏扩散区。

本发明还提供了一种半导体器件，其中，包括：

衬底，所述衬底之上形成有栅极，且所述栅极与所述衬底之间设置有一氧化层，所述氧化层与所述衬底之间为沟道材料层，所述栅极与所述氧化层两侧的侧壁覆盖有侧墙；

位于所述栅极的侧墙的两侧且自下而上依次设置有掩膜层、源/漏掺杂区、源/漏扩散区和外延层，所述掩膜层的上表面与所述栅极的上表面平齐，且所述外延层位于部分栅极两侧的衬底上表面；

位于所述侧墙下方且位于衬底之上形成有LDD掺杂区。

上述的器件，其中，所述衬底为经过阱掺杂及退火后的衬底，且所述衬底的材质为单晶硅或锗。

上述的器件，其中，所述掩膜层与所述栅氧化层的材质均为二氧化硅，所述侧墙的材质为氮化硅。

上述的器件，其中，所述沟道材料层为外延生长的硅或锗化硅。

上述的器件，其中，所述沟道材料层的厚度为5～20nm。

上述的器件，其中，所述源漏掺杂区的材质为碳化硅或锗化硅。

采用本发明所提供的方法，可有效提高源漏对沟道施加的应力，从而提高沟道内载流子迁移率，进而提升器件性能。

附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本发明的主旨。

图1～10为本发明所提供的一种半导体器件制备方法的流程示意图；

图11为本发明所提供的一种半导体器件的结构示意图。

具体实施方式

下面结合附图对本发明的具体实施方式作进一步的说明：

本发明公开了一种半导体器件制备方法，参照图1～图10所示，具体步骤如下：

步骤S1：提供一衬底1，并对该衬底进行阱掺杂(well doping)，在进行离子掺杂后，还包括一退火处理，以实现对掺杂的离子进行激活，进而在衬底中形成掺杂阱区(well)。在本发明的具体实施例中，该衬底1可为单晶硅衬底或锗衬底，具体衬底的材质可根据实际情况进行选择。

步骤S2：在衬底1的上表面外延生长一外延层2，优选的，该外延层2厚度40nm～160nm。其中，该外延层2的材质根据半导体器件的不同也有所不同，例如在NMOS器件制备工艺中，该外延层2的材质为碳化硅(SiC)，而在PMOS器件制备工艺中，则外延层2的材质为锗化硅(SiGe)。形成外延层2之后，继续在外延层2的上表面再制备一层掩膜层3将外延层2的上表面进行覆盖，在本发明的实施例中，该掩膜层3为二氧化硅，具体工艺可采用高温氧化工艺(HTO)或炉管生长工艺来进行制备，例如采用HTO工艺制备掩膜层3时，相关步骤如下：在完成对外延层2的掺杂后，将器件置于高温氧化反应炉内，在高温的条件下通入氧气，反应炉内的氧在高温条件下与外延层2表面的硅产生反应，进而产生一层薄的二氧化硅层作为掩膜层3，该步骤完成后形成图3所示结构。

步骤S3：对掩膜层3和外延层2进行刻蚀并至衬底1的上表面停止，在掩膜层3和外延层2中形成沟槽，如图4所示。具体的为，采用光刻及刻蚀工艺以形成所需沟槽，相关步骤如下：

首先旋涂一层光刻胶覆盖在掩膜层3的上表面，然后进行曝光及显影工艺，在光刻胶中形成开口图案，然后以形成有开口图案的剩余光刻胶为刻蚀掩膜向下进行干法刻蚀，进而在掩膜层3和外延层2中形成沟槽。具体光刻及刻蚀步骤为本领域所公知，在此不予赘述。同时在旋涂光刻胶前，可预先涂覆一层抗反射层(BARC或DARC)来减小光刻工艺中由于光线的折射对光刻胶造成过度曝光现象，进而提高光刻精度，并带来更好的刻蚀效果。

步骤S4：在沟槽底部制备一层沟道材料层4，如图5所示。在本发明的实施例中，采用外延生长工艺制备该沟道材料层4，且该沟道材料层4的材质为硅或锗化硅，其厚度为5～20nm，该沟道材料层4为本征层(intrinsic layer)或者具有较低的掺杂量(low doping)。其中，在制备完成该沟道材料层4后，还可选择性的进行一次离子注入工艺，以对所制备的器件的阈值电压(Vt)进行调整。但是本领域技术人员应当理解，该离子注入步骤为可选择性的，进行该步骤只是为了更好的提高器件性能，在实际制备过程中，也可以不进行该离子注入步骤以控制生产成本。

步骤S5：制备一侧墙5将沟槽暴露的侧壁表面进行覆盖，如图6所示。侧墙5的具体形成步骤如下：先沉积一层侧墙薄膜将器件表面进行覆盖，优选的，该侧墙薄膜的材质为氮化硅(SiN)，然后进行光刻工艺和刻蚀工艺将除沟槽内侧壁以外部分的侧墙薄膜予以去除，然后再对沟槽内侧壁覆盖的剩余侧墙薄膜进行减薄处理，进而最终形成侧墙5。具体步骤为本领域所公知，在此不予详细赘述。

步骤S6：侧墙5形成之后，再制备一层氧化层6将沟槽底部进行覆盖，氧化层6形成之后，制备的器件可参照图7所示。之后根据需求可选择性的再进行一次LDD掺杂及退火处理，进而在沟道材料层4中且靠近侧墙5下方位置处形成LDD扩散区7。形成图8所示结构。在此需要说明的是，此次LDD掺杂工艺也可选择性的进行，本领域技术人员根据成本及生产要求也可以不进行该次LDD掺杂，进行此次LDD掺杂后，形成结构如图8所示。

步骤S7：填充栅极材料层8将沟槽完全充满。同时由于在填充过程中也会将剩余掩膜层3′的上表面也会进行覆盖，因此在填充完成后，还需要进行一次CMP(ChemicalMechanical Polishing，化学机械研磨)工艺抛光至剩余掩膜层3′的上表面，以去除多余的栅极材料层7，仅保留位于沟槽内的栅极材料层以作为器件的栅极。其中，栅极材料层8的材质根据制备的器件而设定，在多晶硅栅制备中，填充的栅极材料层为多晶硅；而在HKMG(高K金属栅)工艺中，则需要沉积金属层将沟槽进行填充。如图9所示。

步骤S8：源/漏掺杂区9的形成工艺。在此步骤中，首先在器件表面涂覆一层光刻胶，然后进行曝光显影工艺，去除部分光刻胶以暴露出源/漏所需形成的位置，然后进行离子注入工艺形成源漏掺杂区，之后再进行退火工艺，以将注入的离子进行激活，形成位于栅极两侧的源/漏掺杂区9。同时，在源/漏掺杂区9的形成过程中，源/漏注入的离子会在一定程度上向下扩散，进而在源漏掺杂区9与剩余外延层2′之间形成一源/漏扩散区10。形成的器件结构可参照图10所示。

本发明通过在衬底上方先沉积一层外延层后，然后对外延层进行LDD预掺杂(形成预掺杂源漏极)，然后刻蚀形成沟槽并在沟槽内填充沟道材料层及栅极结构的制备工艺，最后再对剩余的外延层进行掺杂。由于栅极的两侧的外延层经过掺杂后都视为器件的源漏极，可极大的提高源漏对沟道所施加的应力，从而提高沟道的载流子迁移率，进而在降低器件功耗的同时，还提升了器件性能。

同时，本发明还提供了一种半导体器件，参照图11所示，其包括：

衬底101，优选的，该衬底101为经过阱掺杂及退火后的衬底，具体材质可选用单晶硅衬底或锗衬底；

栅极106，该栅极106为多晶硅栅(poly gate)或者高K金属栅(high-k metalgate)，栅极106与衬底101之间设置有一薄的氧化层108(即为栅氧化层，Gate Oxide)；栅极106的两侧侧壁覆盖有侧墙107，该侧墙的材质为氮化硅。

位于栅极106两侧为源/漏掺杂区104，该源/漏掺杂区104的材质为具有掺杂类型的碳化硅或锗化硅，具体材质根据器件的类型而进行设定：在NMOS器件中，源/漏掺杂区104材质为碳化硅；而在PMOS器件中，则该源/漏掺杂区104材质为锗化硅；源/漏掺杂区104的上表面有一层掩膜层105，该掩膜层105的材质为二氧化硅。源/漏掺杂区104与衬底101之间还形成有一经过LDD掺杂的外延层102，同时，位于源/漏掺杂区104下方且位于外延层102上方还形成有一源/漏扩散区103。

位于氧化层108下方且位于衬底101之上形成有沟道材料层109，且该沟道材料层109位于源/漏扩散区103和外延层102之间，该沟道材料层109的材质为硅或锗化硅，该沟道材料层109是通过外延生长在衬底101的表面，其具体材质根据材质的材质而设定：当衬底101为单晶硅衬底时，则该沟道材料层109的材质为硅；当衬底101为锗衬底时，则该沟道材料层109的材质为锗化硅。沟道材料层109具体形成工艺在上文已经有所描述，在此不予赘述。同时，位于外延层102、源/漏扩散区103和沟道材料层109之间还形成有一LDD扩散区110。

综上所述，由于本发明采用了以上技术方案，先在衬底上沉积一层外延层，然后对该外延层进行LDD掺杂，进而形成预掺杂的源漏区，然后刻蚀外延层进行沟道的制备工艺，最后再对剩余的外延层进行离子注入以形成源漏极，采用本发明所提供之技术方案，可极大提高栅极两侧源漏对沟道所施加的应力，进而有效提高了沟道内的载流子迁移率，提升器件性能。

以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (14)

1.一种半导体器件的制备方法，其特征在于，包括以下步骤：

提供一衬底，在所述衬底之上制备一层应力材料的外延层后，对所述外延层进行掺杂；

在所述外延层上表面沉积一层掩膜层，刻蚀所述掩膜层和所述外延层至所述衬底的上表面，以在剩余的掩膜层和剩余的外延层中形成沟槽；

在所述沟槽底部制备一沟道材料层，所述沟道材料层的顶部表面低于外延层的顶部表面，继续制备一侧墙将所述沟槽暴露的侧壁表面予以覆盖；

于所述沟道材料层被侧墙暴露的上表面制备一氧化层后，在所述沟道材料层中且靠近侧墙下方的位置处形成LDD扩散区；

形成所述LDD扩散区之后，于剩余的沟槽中充满栅极材料，使所述栅极材料与所述掩膜层的顶部表面齐平，并对所述剩余的外延层进行离子注入工艺，在所述栅极材料两侧的外延层中形成源/漏掺杂区；在形成所述源/漏掺杂区的过程中，在所述源/漏掺杂区下方的外延层中形成源/漏扩散区，所述源/漏扩散区的整个底部表面低于所述沟道材料层的顶部表面且所述源/漏扩散区与所述LDD扩散区邻接。

2.如权利要求1所述的方法，其特征在于，还包括：

对所述衬底进行阱掺杂及退火处理后，再于该衬底的上表面制备所述外延层；

其中，所述衬底的材质为单晶硅或锗。

3.如权利要求1所述的方法，其特征在于，所述外延层的材质为碳化硅或锗化硅，且所述外延层厚度为40nm～160nm；

其中，采用外延掺杂工艺或离子注入工艺对所述外延层进行掺杂。

4.如权利要求1所述的方法，其特征在于，采用外延生长工艺制备所述沟道材料层。

5.如权利要求1所述的方法，其特征在于，所述方法还包括：

在形成所述沟道材料层后，对所述沟道材料层进行离子注入工艺，以通过该离子注入工艺调整所制备器件的阈值电压。

6.如权利要求1所述的方法，其特征在于，所述沟道材料层的材质为硅或锗化硅。

7.如权利要求1所述的方法，其特征在于，所述沟道材料层的厚度为5～20nm。

8.如权利要求1所述的方法，其特征在于，所述掩膜层和所述氧化层的材质均为二氧化硅，所述侧墙的材质为氮化硅。

9.一种半导体器件，其特征在于，应用如权利要求1-8中任一方法制备获得，包括：

衬底，所述衬底之上形成有栅极，且所述栅极与所述衬底之间设置有一栅氧化层，所述氧化层与所述衬底之间为沟道材料层，所述栅极与所述氧化层两侧的侧壁覆盖有侧墙；

位于所述侧墙的两侧且自上而下依次设置有掩膜层、源/漏掺杂区、源/漏扩散区和外延层，所述掩膜层的上表面与所述栅极的上表面平齐，且所述外延层位于部分栅极两侧的衬底上表面，所述源/漏扩散区的整个底部表面低于所述沟道材料层的顶部表面；

位于所述沟道材料层中且靠近侧墙下方的位置处的LDD掺杂区，所述源/漏扩散区与所述LDD扩散区邻接。

10.如权利要求9所述的器件，其特征在于，所述衬底为经过阱掺杂及退火后的衬底，且所述衬底的材质为单晶硅或锗。

11.如权利要求9所述的器件，其特征在于，所述掩膜层与所述栅氧化层的材质均为二氧化硅，所述侧墙的材质为氮化硅。

12.如权利要求9所述的器件，其特征在于，所述沟道材料层为外延生长的硅或锗化硅。

13.如权利要求9所述的器件，其特征在于，所述沟道材料层的厚度为5～20nm。

14.如权利要求9所述的器件，其特征在于，所述源/漏掺杂区的材质为碳化硅或锗化硅。

Images