KR20050039088A - 이중 스페이서를 갖는 반도체 소자 및 이의 제조 방법 - Google Patents

이중 스페이서를 갖는 반도체 소자 및 이의 제조 방법 Download PDF

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Abstract

샐리사이드가 형성되는 게이트 면적을 충분히 확보할 수 있는 숏 채널 트랜지스터 및 이의 제조 방법에 관한 것으로, 본 발명의 제조 방법은, 반도체 기판에 제1 절연막을 형성하는 단계; 상기 제1 절연막 위로 더미 게이트를 형성하는 단계; 상기 더미 게이트를 마스크로 하여 반도체 기판에 저농도 도핑 드레인 영역을 형성하고, 더미 게이트의 측벽에 제1 스페이서를 형성한 후, 상기 더미 게이트 및 제1 스페이서를 마스크로 하여 소스/드레인을 형성하는 단계; 상기 반도체 기판 위에 제2 절연막을 증착한 후, 이 절연막을 평탄화 하여 더미 게이트를 노출시키는 단계; 상기 더미 게이트를 제거하는 단계; 상기 제1 스페이서의 내측으로 이 스페이서보다 낮은 높이의 제2 스페이서를 형성하는 단계; 상기 제1 및 제2 스페이서의 내측에 게이트 폴리를 형성하는 단계; 상기 제1 스페이서 주위의 제1 및 제2 절연막을 제거하는 단계; 및 상기 게이트 폴리, 소스/드레인 위에 샐리사이드막을 형성하는 단계;를 포함한다.

Description

이중 스페이서를 갖는 반도체 소자 및 이의 제조 방법{SEMICONDUCTOR DEVICE WITH DUAL SPACER AND METHOD FOR MANUFACTURING THEREOF }
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 샐리사이드가 형성되는 게이트 면적을 충분히 확보할 수 있는 숏 채널 트랜지스터 및 이의 제조 방법에 관한 것이다.
반도체 소자의 제조 기술이 점차 고집적화 되고 또한 빠른 속도가 요구되어짐에 따라 새로운 반도체 제조 기술이 활발히 연구되고 있다. 최근에는 특히 빠른 소자 동작 속도를 위해서 트랜지스터가 턴온(turn on)될 때 전자의 이동 경로를 최소한으로 줄이는 것이 요구된다. 이를 위해 소스와 드레인간의 거리, 즉 채널 길이가 축소된 숏 채널 트랜지스터에 대한 연구가 진행되고 있으며, 또한 트랜지스터의 게이트와 후속 배선과의 콘택 저항을 최소한으로 줄일 수 있는 샐리사이드에 대한 연구가 진행되고 있다.
도 1은 종래 기술에 따른 반도체 소자의 개략적인 구성도를 도시한 것이다.
도시한 바와 같이, 반도체 기판(100)의 소자 영역에는 게이트 산화막(102)과 게이트 폴리(104)가 형성되어 있으며, 게이트 폴리(104)의 측벽에는 절연막으로 이루어진 스페이서(106)가 형성되어 있다.
또한, 게이트 산화막(102) 하부의 반도체 기판(100)에는 반도체 기판(100)과 반대 도전형의 불순물이 저농도로 매입된 LDD(lightly doped drain)(108)가 형성되어 있으며, LDD(108)에 접하는 반도체 기판(100)의 접합 영역에는 LDD(108)와 동일 도전형의 불순물이 고농도로 매입된 소스/드레인(110)이 형성되어 있다.
또한, 게이트 폴리(104) 및 소스/드레인(110)의 상부에는 접촉 저항을 낮추기 위한 샐리사이드막(112)이 형성되어 있다.
이러한 구성의 트랜지스터를 갖는 반도체 소자에 있어서, 빠른 소자 동작 속도를 위해서는 위에서 설명한 바와 같이 소스/드레인 사이의 채널 길이를 줄여야 하는데, 상기 채널 길이를 줄이기 위해서는 게이트 폴리의 폭을 축소시켜야 한다. 그런데, 게이트 폴리의 폭을 축소하는 경우에는 좁은 라인 효과(narrow line effect)가 심하게 발생하고, 이로 인해 게이트 폴리의 상부에 샐리사이드를 형성하는 작업이 용이하지 않다. 따라서, 종래의 숏 채널 트랜지스터는 게이트 저항 증가로 인해 소자 특성이 저하되는 문제점이 있다.
본 발명은 상기한 문제점을 해결하기 위한 것으로, 그 목적은 샐리사이드가 형성되는 게이트 면적을 충분히 확보할 수 있는 숏 채널 트랜지스터를 제공하는데 있다.
본 발명의 또다른 목적은 상기한 숏 채널 트랜지스터의 효과적인 제조 방법을 제공하는 것이다.
상기한 목적을 달성하기 위하여 본 발명은,
반도체 기판;
상기 반도체 기판의 소자 영역에 제공되는 게이트 산화막 및 게이트 폴리;
상기 게이트 폴리의 측벽에 제공되는 제1 스페이서 및 제2 스페이서;
상기 게이트 산화막 하부의 반도체 기판에 제공되는 소스/드레인; 및
상기 게이트 폴리, 소스/드레인의 표면에 제공되는 샐리사이드막;
을 포함하며, 상기 제1 스페이서는 게이트 폴리의 상부 폭을 규정하며, 상기 제2 스페이서는 게이트 폴리의 하부 폭을 규정한다.
본 발명의 바람직한 실시예에 의하면, 상기 게이트 폴리의 상부 폭이 하부 폭보다 넓게 형성되어 채널 길이는 축소되고, 샐리사이드 막은 안정적으로 형성된다.
이러한 구성의 반도체 소자는,
반도체 기판에 제1 절연막을 형성하는 단계;
상기 제1 절연막 위로 더미 게이트를 형성하는 단계;
상기 더미 게이트를 마스크로 하여 반도체 기판에 LDD를 형성하고, 더미 게이트의 측벽에 제1 스페이서를 형성한 후, 상기 더미 게이트 및 제1 스페이서를 마스크로 하여 소스/드레인을 형성하는 단계;
상기 반도체 기판 위에 제2 절연막을 증착한 후, 이 절연막을 평탄화 하여 더미 게이트를 노출시키는 단계;
상기 더미 게이트를 제거하는 단계;
상기 제1 스페이서의 내측으로 제2 스페이서를 형성하는 단계;
상기 제1 및 제2 스페이서의 내측에 게이트 폴리를 형성하는 단계;
제1 스페이서 주위의 제1 및 제2 절연막을 제거하는 단계; 및
상기 게이트 폴리, 소스/드레인 위에 샐리사이드막을 형성하는 단계;
를 포함하는 반도체 소자의 제조 방법에 의해 제조할 수 있다.
본 발명의 바람직한 실시예에 의하면, 상기 더미 게이트를 형성하는 단계는 폴리실리콘을 증착하여 증착막을 형성하는 단계, 상기 증착막 위로 마스크 패턴을 형성하는 단계, 및 상기 마스크 패턴을 마스크로 하여 증착막을 패터닝하는 단계를 포함한다.
그리고, 상기 더미 게이트를 제거하는 단계에서는 HF:HNO3:H2O를 포함한 용액을 이용한 습식 식각 공정을 사용할 수 있으며, 제1 스페이서는 질화막으로 이루어진 스페이서 막을 증착한 다음 전면 식각 방법을 이용하여 패터닝함으로써 형성할 수 있고, 제2 스페이서는 산화막 또는 질화막으로 이루어진 스페이서 막을 증착한 다음 전면 식각 방법을 이용하여 패터닝함으로써 형성할 수 있다.
그리고, 상기 제2 스페이서를 전면 식각 방법에 의해 형성할 때 이 스페이서 내측 공간 하부에 배치된 제1 절연막은 상기한 전면 식각 방법에 제거할 수 있다. 이 경우 상기 제거된 부분에는 상기 게이트 폴리를 형성할 때 제1 절연막을 다시 한번 증착한다.
물론, 상기 제2 스페이서를 전면 식각 방법에 의해 형성할 때 이 스페이서의 내측 공간 하부에 배치된 제1 절연막을 제거하지 않을 수도 있음은 자명하다.
그리고, 제2 절연막은 TEOS(Tetra Ethyl Ortho Silicate), MTO(Middle Temperature Oxide), USG(Undoped Silica Glass), 또는 SiH4-Rich 옥사이드 중에서 선택된 어느 하나로 이루어질 수 있으며, 이 막의 제거에는 HF(49%):H2O를 포함하는 용액 또는 NH4F:HF를 포함하는 용액을 이용한 습식 식각 방법을 사용할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 설명한다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 개략 구성도이고, 도 3a 내지 3f는 도 2의 소자 제조 방법을 나타내는 공정도이다.
반도체 기판(10)의 소자 영역에는 게이트 산화막(12)과 게이트 폴리(14)가 형성되어 있으며, 게이트 폴리(14)의 측벽에는 질화막으로 이루어진 제1 스페이서(16)와, 질화막 또는 산화막으로 이루어진 제2 스페이서(18)가 형성되어 있다.
여기에서, 상기 제1 스페이서(16)는 게이트 폴리(14)의 상부 폭을 규정하고, 제2 스페이서(18)는 게이트 폴리(14)의 하부 폭을 규정한다. 이를 위해, 상기 제2 스페이서(18)는 제1 스페이서(16)의 내측에 제공되며, 제1 스페이서(16)보다 낮은 높이로 형성된다.
이에 따라, 상기 게이트 폴리(14)는 상부 폭이 하부 폭보다 넓게 형성되는데, 이는 샐리사이드막(20)을 형성하는 면적이 축소되는 것을 방지하기 위한 것이다.
그리고, 게이트 산화막(12) 하부의 반도체 기판(10)에는 반도체 기판과 반대 도전형의 불순물이 저농도로 매입된 LDD(lightly doped drain)(22)가 형성되어 있으며, LDD(22)에 접하는 반도체 기판(10)의 접합 영역에는 LDD(22)와 동일 도전형의 불순물이 고농도로 매입된 소스/드레인(24)이 형성되어 있다. 상기 도 2에는 열공정 후의 상기 소스/드레인(24)의 최종 프로파일을 도시하였다.
또한, 게이트 폴리(14)와 소스/드레인(24)의 상부에는 접촉 저항을 낮추기 위한 코발트, 티타늄 또는 니켈 등의 샐리사이드막(20)이 형성되어 있다. 이때, 게이트 폴리(14)는 하부 폭보다 상부 폭이 넓게 형성되어 있으므로, 소스/드레인(24) 사이의 채널 길이는 축소되어 있으면서도 게이트 폴리(14)의 상부에 샐리사이드막(20)이 양호하게 형성되어 있다.
따라서, 게이트 저항 증가로 인한 소자 특성 저하의 문제점을 방지할 수 있다.
이러한 구성의 반도체 소자를 제조하기 위한 제조 방법을 설명하면 다음과 같다.
먼저, 도 3a에 도시한 바와 같이, 반도체 기판(10) 상부에 제1 절연막(12'), 더미 게이트 물질을 증착한 증착막(26')을 형성하고, 상기 증착막(26') 위에 포토레지스트를 도포한 후 이를 노광 및 현상하여 마스크 패턴(28)을 형성한다.
이때, 상기 더미 게이트 물질로는 폴리실리콘을 사용할 수 있다.
이어서, 상기 마스크 패턴(28)을 마스크로 하여 증착막(26')을 패터닝 함으로써 더미 게이트(26)를 형성하고, 마스크 패턴(28)을 제거한 후 상기 더미 게이트(26)를 마스크로 하여 LDD(22)를 형성하며, 상기 더미 게이트(26)의 측벽에 제1 스페이서(16)를 형성하고, 이후, 더미 게이트(26) 및 제1 스페이서(16)를 마스크로 하여 소스/드레인(24)을 형성한다.
여기에서, 상기 제1 스페이서(16)는 질화막을 증착한 후 이 막을 전면 식각 방법에 의해 식각하여 형성할 수 있다.
계속하여, 도 3c에 도시한 바와 같이, 반도체 기판(10) 위로 제2 절연막(30)을 증착한 다음, 화학기계적 연마(CMP) 공정 등을 사용하여 상기 제2 절연막(30)을 평탄화 함으로써 더미 게이트(26)를 노출시킨다. 이때, 상기 제2 절연막(30)은 TEOS, MTO, USG 또는 SiH4-Rich 옥사이드 중에서 선택된 어느 하나로 이루어질 수 있다.
이후, HF:HNO3:H2O를 포함하는 용액을 이용하여 습식 식각 공정을 실시하여 도 3d에 도시한 바와 같이 더미 게이트(26)를 제거한다.
이와 같이 더미 게이트(26)를 제거한 후에는 더미 게이트(26)가 제거됨으로 인해 형성된 빈 공간에 산화막 또는 질화막을 증착한 후 이 막을 전면 식각하여 제1 스페이서(16)의 내측벽에 제2 스페이서(18)를 형성한다. 이때, 제2 스페이서(18)의 내측 공간 하부에 형성된 제1 절연막(12')이 제거되며, 제1 스페이서(16)보다 낮은 높이의 제2 스페이서(18)가 형성된다.
상기에서는 제2 스페이서(18)를 형성하기 위해 전면 식각 공정을 실시할 때 제2 스페이서(18)의 내측 공간 하부의 제1 절연막(12')이 제거되는 것을 예로 들어 설명하였지만, 이는 필수적이지 않다.
이와 같이 제2 스페이서(18)를 형성한 후, 상기 제2 스페이서(18)의 내측 공간 하부에 제1 절연막(12')을 다시 증착하고, CVD 방식을 사용하여 폴리실리콘을 증착한 후, 화학기계적 연마(CMP) 공정에 의해 상기 폴리실리콘을 평탄화하여 도 3e에 도시한 바와 같이 게이트 폴리(14)를 형성한다.
상기와 같이 게이트 폴리(14)를 형성한 후에는, HF(49%):H2O를 포함하는 용액 또는 NH4F:HF를 포함하는 용액을 사용하여 습식 식각 공정을 진행함으로써 도 3f에 도시한 바와 같이 제1 스페이서(16) 주위의 제2 절연막(30) 및 제1 절연막(12')을 제거하여 게이트 산화막(12)을 형성하고, 샐리사이드막 형성 공정을 실시하여 도 2에 도시한 바와 같이 게이트 폴리(14)와 소스/드레인(24) 표면에 샐리사이드막(20)을 형성한다.
여기에서, 상기 샐리사이드막(20) 형성 공정은 게이트 폴리(14) 및 스페이서(16,18)를 포함하는 반도체 기판(10)의 전면에 코발트, 티타늄 또는 니켈 등의 금속 박막을 스퍼터링 방식으로 형성하고, 상기 반도체 기판(10)에 RTA(Rapid Thermal Annealing) 공정을 실시한 후, 습식 에천트를 사용하여 상기 반도체 기판의 실리콘과 반응하지 않은 금속 박막을 선택적으로 제거함으로써 형성할 수 있다.
그리고, 도시하지는 않았지만, 상기한 샐리사이드막(20)을 형성한 후에는 반도체 기판(10)의 상부 전면에 PMD를 증착하고 평탄화하며, PMD를 선택적으로 식각하여 콘택홀을 형성하고, 콘택홀에 텅스텐 플러그를 형성하여 소자 전극과 금속 배선층간의 전기적 접속을 위한 콘택을 형성한 후, PMD 상부에 금속 박막을 증착하고 패터닝하여 텅스텐 플러그에 접속되는 금속 박막 패턴으로 이루어진 금속 배선층을 형성하여 반도체 소자를 완성할 수 있다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
이상에서 설명한 바와 같이 본 발명은 샐리사이드막을 형성하기 위한 게이트 폴리의 폭을 충분히 확보할 수 있으므로, 추가 장비의 구매 없이 숏 채널 트랜지스터를 제조할 수 있으며, 숏 채널 트랜지스터에서 게이트 폴리의 폭 축소로 인해 발생되는 좁은 라인 효과(narrow line effect)를 억제할 수 있다.
따라서, 게이트 폴리의 상부에 샐리사이드막을 용이하게 형성할 수 있으므로, 게이트 저항 증가로 인해 소자 특성이 저하되는 문제점을 제거할 수 있는 효과가 있다.
도 1은 종래 기술에 따른 반도체 소자의 개략 구성도이고,
도 2는 본 발명에 따른 반도체 소자의 개략 구성도이며,
도 3a 내지 3f는 도 2의 반도체 소자 제조 방법을 나타내는 공정도이다.

Claims (12)

  1. 반도체 기판;
    상기 반도체 기판의 소자 영역에 제공되는 게이트 산화막 및 게이트 폴리;
    상기 게이트 폴리의 측벽에 제공되며, 게이트 폴리의 상부 폭을 규정하는 제1 스페이서;
    상기 게이트 폴리의 측벽에 제공되며, 게이트 폴리의 하부 폭을 규정하는 제2 스페이서;
    상기 게이트 산화막 하부의 반도체 기판에 제공되는 소스/드레인; 및
    상기 게이트 폴리, 소스/드레인의 표면에 제공되는 샐리사이드막;
    을 포함하는 이중 스페이서를 갖는 반도체 소자.
  2. 제 1항에 있어서, 상기 제2 스페이서는 제1 스페이서의 높이보다 낮은 높이로 형성됨을 특징으로 하는 이중 스페이서를 갖는 반도체 소자.
  3. 제 1항 또는 제 2항에 있어서, 상기 게이트 폴리의 상부 폭이 하부 폭보다 크게 형성되는 것을 특징으로 하는 이중 스페이서를 갖는 반도체 소자.
  4. 반도체 기판상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 위로 더미 게이트를 형성하는 단계;
    상기 더미 게이트를 마스크로 하여 반도체 기판에 저농도 도핑 드레인 영역을 형성하고, 더미 게이트의 측벽에 상기 게이트의 상부 폭을 규정하는 제1 스페이서를 형성한 후, 상기 더미 게이트 및 제1 스페이서를 마스크로 하여 소스/드레인을 형성하는 단계;
    상기 반도체 기판 위에 제2 절연막을 증착한 후, 이 절연막을 평탄화 하여 더미 게이트를 노출시키는 단계;
    상기 더미 게이트를 제거하는 단계;
    상기 제1 스페이서의 내측으로 상기 게이트의 하부 폭을 규정하는 제2 스페이서를 형성하는 단계;
    상기 제1 및 제2 스페이서의 내측에 게이트 폴리를 형성하는 단계;
    상기 제1 스페이서 주위의 제1 및 제2 절연막을 제거하는 단계; 및
    상기 게이트 폴리, 소스/드레인 위에 샐리사이드막을 형성하는 단계;
    를 포함하는 반도체 소자의 제조 방법.
  5. 제 4항에 있어서, 상기 제2 스페이서는 제1 스페이서의 높이보다 낮은 높이로 형성하는 것을 특징으로 하는 이중 스페이서를 갖는 반도체 소자의 제조 방법.
  6. 제 5항에 있어서, 상기 더미 게이트는 HF:HNO3:H2O를 포함하는 용액을 이용한 습식 식각 공정에 의해 제거하는 것을 특징으로 하는 이중 스페이서를 갖는 반도체 소자의 제조 방법.
  7. 제 4항에 있어서, 상기 제1 스페이서는 질화막을 형성한 후, 이 막을 전면 식각 방법에 의해 형성하는 것을 특징으로 하는 이중 스페이서를 갖는 반도체 소자의 제조 방법.
  8. 제 7항에 있어서, 상기 제2 스페이서는 산화막 또는 질화막을 형성한 후, 이 막을 전면 식각 방법에 의해 형성하는 것을 특징으로 하는 이중 스페이서를 갖는 반도체 소자의 제조 방법.
  9. 제 7항에 있어서, 상기 제2 스페이서를 전면 식각 방법에 의해 형성할 때, 상기 제2 스페이서의 내측 공간 하부에 배치된 제1 절연막을 제거하는 것을 특징으로 하는 이중 스페이서를 갖는 반도체 소자의 제조 방법.
  10. 제 9항에 있어서, 상기 게이트 폴리를 형성하는 단계는 상기 제1 절연막이 제거된 부분에 제1 절연막을 다시 한번 증착하는 단계를 더욱 포함하는 것을 특징으로 하는 이중 스페이서를 갖는 반도체 소자의 제조 방법.
  11. 제 7항에 있어서, 상기 제2 절연막은 TEOS, MTO, USG 또는 SiH4-Rich 옥사이드 중에서 선택된 어느 하나를 증착하여 형성하는 것을 특징으로 하는 이중 스페이서를 갖는 반도체 소자의 제조 방법.
  12. 제 11항에 있어서, 상기 제2 절연막은 HF(49%):H2O를 포함하는 용액 또는 NH4F:HF를 포함하는 용액을 이용한 습식 식각 방법에 의해 제거하는 것을 특징으로 하는 이중 스페이서를 갖는 반도체 소자의 제조 방법.
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Publication number Priority date Publication date Assignee Title
KR100680505B1 (ko) * 2005-12-14 2007-02-08 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
KR20180082297A (ko) * 2017-01-09 2018-07-18 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 콘택트 플러그 및 그 형성 방법
US10516030B2 (en) 2017-01-09 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs and methods forming same
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