KR20180082297A - 콘택트 플러그 및 그 형성 방법 - Google Patents

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KR20180082297A
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첸-후앙 펭
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Abstract

방법은, 트랜지스터를 형성하는 단계를 포함하고, 트랜지스터를 형성하는 단계는 반도체 영역 위에 더미 게이트 스택을 형성하는 단계 및 ILD(Inter-Layer Dielectric)를 형성하는 단계를 포함한다. 더미 게이트 스택은 ILD 내에 있고, ILD는 반도체 영역 내의 소스/드레인 영역을 커버한다. 방법은, 제1 ILD 내에 트렌치를 형성하기 위해 더미 게이트 스택을 제거하는 단계; 트렌치 내에 로우 k 게이트 스페이서를 형성하는 단계; 트렌치 내로 연장되는 대체 게이트 유전체를 형성하는 단계; 트렌치를 충전하기 위해 금속 층을 형성하는 단계; 및 대체 게이트 유전체 및 금속 층의 초과 부분들을 제거하여 게이트 유전체 및 금속 게이트를 각각 형성하기 위해 평탄화를 수행하는 단계를 더 포함한다. 이어서, 금속 게이트의 대향 측부들 상에 소스 영역 및 드레인 영역이 형성된다.

Description

콘택트 플러그 및 그 형성 방법{CONTACT PLUGS AND METHODS FORMING SAME}
[우선권 주장 및 상호 참조]
본 출원은, 참조에 의해 여기에 포함된 2017년 1월 9일에 출원되고, 발명의 명칭이 "Contact Plugs and Methods Forming Same"인 미국 특허 가출원 No. 62/443,885의 이익을 주장한다.
최근 트랜지스터의 개발에서, 콘택트 플러그 및 금속 게이트를 형성하기 위해 금속이 사용된다. 트랜지스터의 소스 및 드레인 영역과 게이트에 접속하기 위해 콘택트 플러그가 사용된다. 소스/드레인 콘택트 플러그는 통상적으로, 금속 층을 성막하고 이어서 소스/드레인 영역 내의 실리콘과 금속 층을 반응시키기 위한 어닐을 수행함으로써 형성되는 소스/드레인 실리사이드 영역에 접속된다. 금속 게이트에 접속하기 위해 게이트 콘택트 플러그가 사용된다.
금속 게이트의 형성은 더미 게이트 스택(dummy gate stack)을 형성하는 단계, 개구를 형성하기 위해 더미 게이트 스택을 제거하는 단계, 개구에 금속 물질을 충전하는 단계, 및 초과 금속 물질을 제거하여 금속 게이트를 형성하기 위해 평탄화를 수행하는 단계를 포함할 수 있다. 이어서, 금속 게이트는 리세스를 형성하기 위해 리세싱되고 리세스에 유전체 하드 마스크가 충전된다. 게이트 콘택트 플러그가 형성될 때, 게이트 콘택트 플러그가 금속 게이트와 접촉할 수 있도록 하드 마스크가 제거된다.
본 발명의 양상은 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피처(feature)들은 비례적으로 도시되어 있지 않다는 것을 언급한다. 실제로, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1 내지 도 21은 일부 실시형태에 따른 트랜지스터의 형성에서 중간 스테이지의 사시도 및 단면도이다.
도 22는 일부 실시형태에 따른 트랜지스터와 콘택트 플러그를 형성하기 위한 프로세스를 나타낸다.
이하의 설명은 본 발명의 상이한 피쳐(feature)를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 발명을 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예컨대, 이어지는 설명에 있어서 제2 피처 상에서 또는 그 위에서의 제1 피처의 형성은, 제1 및 제2 피처가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 발명은 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 여기서 "아래에 놓인", "밑에", "하부", "위에 놓인", "상부의" 등의 공간 관련 용어는 도면에 예시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
다양한 예시적 실시형태에 따른 트랜지스터 및 그 형성 방법이 제공된다. 일부 실시형태에 따른 트랜지스터 형성의 중간 스테이지가 예시된다. 일부 실시형태의 몇가지 변형이 논의된다. 다양한 도면과 예시적 실시형태를 통해, 유사한 도면부호가 유사한 엘리먼트를 표기하는데 사용된다. 도시된 예시적 실시형태들에서, FinFET(Fin Field-Effect Transistor)들의 형성은 본 개시의 개념들을 설명하기 위한 실시예로서 사용된다. 평면형 트랜지스터는 또한 본 개시의 개념을 채택할 수도 있다.
도 1 내지 도 21은 본 개시의 일부 실시형태에 따른 FinFET의 형성에서의 중간 스테이지의 단면도 및 사시도를 나타낸다. 도 1 내지 도 21에 도시된 단계들은 도 22에 도시된 프로세스 흐름에도 개략적으로 반영된다.
도 1은 초기 구조체의 사시도를 나타낸다. 초기 구조체는 기판(20)을 더 포함하는 웨이퍼(10)를 포함한다. 기판(20)은 반도체 기판이 될 수 있고, 반도체 기판은 실리콘 기판, 실리콘 게르마늄 기판, 또는 다른 반도체 물질로 형성되는 기판이 될 수 있다. 기판(20)은 p 타입 또는 n 타입 불순물로 도핑될 수 있다. STI(Shallow Trench Isolation) 영역들과 같은 격리 영역들(22)은 기판(20)의 상부 표면으로부터 기판(20)으로 연장되도록 형성될 수 있고, 기판(20)의 상부 표면은 웨이퍼(10)의 주 표면(major surface)(10A)이다. 인접한 STI 영역들(22) 사이의 기판(20)의 부분을 반도체 스트립(24)이라 한다. 반도체 스트립(24)의 상면과 STI 영역(22)의 상면은 실질적으로 서로 동등한 레벨이 될 수 있다.
STI 영역(22)은 기판(20)의 표면 층의 열 산화를 통해 형성된 열 산화물일 수 있는 라이너 산화물(liner oxide)(도시되지 않음)을 포함할 수 있다. 라이너 산화물은 예컨대 ALD(Atomic Layer Deposition), HDPCVD(High-Density Plasma Chemical Vapor Deposition), 또는 CVD(Chemical Vapor Deposition)를 이용하여 형성되는 성막된 실리콘 산화물 층이 될 수도 있다. STI 영역들(22)은 라이너 산화물 위의 유전체 물질을 포함할 수도 있고, 유전체 물질은 FCVD(Flowable Chemical Vapor Deposition), 스핀 온(spin-on) 등을 이용하여 형성될 수 있다.
도 2를 참조하면, STI 영역들(22)은, 돌출 핀(fin)들(24')을 형성하기 위해 반도체 스트립들(24)의 상부 부분들이 STI 영역들(22)의 상부 표면들보다 더 높게 돌출되도록 리세싱된다. 에칭은 HF3 및 NH3가 에칭 가스들로 사용되는 건식 에칭 프로세스를 이용하여 수행될 수 있다. 에칭 프로세스 중에 플라즈마가 생성될 수 있다. 아르곤도 포함될 수 있다. 본 개시의 대체 실시형태들에 따르면, STI 영역들(22)의 리세싱은 습식 에칭 프로세스를 이용하여 수행된다. 에칭 화학제는 예컨대 HF를 포함할 수 있다.
도 3을 참조하면, (돌출된) 핀들(24')의 상부 표면들 및 측벽들 상에 더미 게이트 스택(dummy gate stack)(30)이 형성된다. 명확함을 위해 1개의 더미 게이트 스택(30)이 예시되었지만, 동일 반도체 핀(들)(24')을 교차하며 서로 평행한 복수의 더미 게이트 스택들이 형성될 수 있다. 더미 게이트 스택(30)은 더미 게이트 유전체(32) 및 더미 게이트 유전체(32) 위의 더미 게이트 전극(34)을 포함할 수 있다. 더미 게이트 전극(34)은 예컨대 폴리실리콘을 이용하여 형성될 수 있고 다른 물질들이 사용될 수도 있다. 더미 게이트 스택(30)은 더미 게이트 전극(34) 위의 하나(또는 복수의) 하드 마스크 층(36)을 포함할 수도 있다. 하드 마스크 층(36)은 실리콘 질화물, 실리콘 탄화-질화물(silicon carbo-nitride) 등으로 형성될 수 있다. 하나 또는 복수의 돌출 핀들(24') 및/또는 STI 영역들(22) 위에서 더미 게이트 스택(30)이 교차할(cross) 수 있다. 더미 게이트 스택(30)은 돌출 핀들(24')의 세로 방향들에 수직인 세로 방향을 가질 수도 있다.
이어서, 게이트 스페이서(gate spacer)들(38)이 더미 게이트 스택(30)의 측벽들 상에 형성된다. 본 개시의 일부 실시형태들에 따르면, 게이트 스페이서들(38)은 실리콘 질화물, 실리콘 탄화-질화물(SiCN) 등의 유전체 물질로 형성되고, 단일 층 구조 또는 복수의 유전체 층들을 포함하는 다중 층 구조를 가질 수 있다.
이어서, 도 4에 도시된 구조가 만들어지는 더미 게이트 스택(30) 및 게이트 스페이서들(38)에 의해 커버되지 않는 돌출 핀들(24')의 일부들을 에칭하기 위한 에칭 단계(이하, 소스/드레인 리세싱이라 함)가 수행된다. 리세싱은 이방성일 수 있고, 이에 따라 더미 게이트 스택(30) 및 게이트 스페이서들(38) 바로 아래에 있는 핀들(24') 중 일부가 보호되어 에칭되지 않는다. 일부 실시형태들에 따르면, 리세싱된 반도체 스트립들(24)의 상부 표면들은 STI 영역들(22)의 상부 표면들(22A)보다 낮을 수 있다. 따라서, STI 영역들(22) 사이에 리세스(recess)들(40)이 형성된다. 리세스들(40)은 더미 게이트 스택(30)의 대향 측(opposite side)들 상에 배치된다.
이어서, 도 5a에서의 구조를 만드는 리세스들(40) 내에 반도체 물질을 선택적으로 성장시킴으로써 에피택시 영역들(소스/드레인 영역들)(42)이 형성된다. 일부 예시적 실시형태들에 따르면, 에피택시 영역들(42)은 실리콘 게르마늄 또는 실리콘을 포함한다. 얻어진 FinFET이 p 타입 FinFET인지 n 타입 FinFET인지에 따라, p 타입 또는 n 타입 불순물이 에피택시의 진행(proceeding)으로 인-시투 도핑될(in-situ doped) 수 있다. 예컨대, 얻어진 FinFET이 p 타입 FinFET일 때, SiGeB(silicon germanium boron)이 성장될 수 있다. 반대로, 얻어진 FinFET이 n 타입 FinFET일 때, SiP(silicon phosphorous) 또는 SiCP(silicon carbon phosphorous)가 성장될 수 있다. 본 개시의 대체 실시형태들에 따르면, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 이들의 조합들, 또는 이들의 다중 층들과 같은 III-V 화합물 반도체로 에피택시 영역들(42)이 형성된다. 에피택시 영역들(42)이 리세스들(40)을 완전히 충전시킨 후에, 에피택시 영역들(42)이 수평으로 확대되기 시작하고, 패시트(facet)들이 형성될 수 있다.
에피택시 단계 이후에, 도면부호 42를 사용하여 표시된 소스 및 드레인 영역들을 형성하기 위해, p 타입 불순물 또는 n 타입 불순물이 에피택시 영역들(42)에 더 주입될 수 있다. 본 개시의 대체 실시형태들에 따르면, 에피택시 중에 에피택시 영역들(42)이 p 타입 불순물 또는 n 타입 불순물로 인 시투 도핑될 때, 주입 단계가 생략된다. 에피택시 소스/드레인 영역(42)은, STI 영역들(22)에 형성되는 하부 부분들(42A) 및 STI 영역들(22)의 상부 표면들 위에 형성되는 상부 부분들(42B)을 포함한다. 리세스들(40)의 형상을 따라 측벽들이 형성되는 하부 부분들(42A)은, 기판(20)의 주 표면들(하부 표면(20B) 등)에 실질적으로 수직인 실질적인 수직 엣지(vertical edge)들이 될 수도 있는 (실질적으로) 직선인 엣지(straight edge)들을 가질 수 있다.
도 6a는 ILD(Inter-Layer Dielectric)(46)가 형성된 구조의 사시도를 나타낸다. 본 개시의 일부 실시형태들에 따르면, ILD(46)의 형성 전에, 소스 및 드레인 영역들(42) 상에 버퍼 산화물 층(미도시) 및 CESL(Contact Etch Stop Layer)(47)이 형성된다. 버퍼 산화물 층은 실리콘 산화물로 형성될 수 있고, CESL(47)은 실리콘 질화물, 실리콘 탄화-질화물 등으로 형성될 수 있다. 버퍼 산화물 층 및 CESL(47)은 예컨대 ALD 등의 등각 성막 방법(conformal deposition method)을 이용하여 형성될 수 있다. ILD(46)는 예컨대 FCVD, 스핀-온 코팅, CVD, 또는 다른 성막 방법들을 이용하여 형성되는 유전체 물질을 포함할 수 있다. ILD(46)는, TEOS(Tetra Ethyl Ortho Silicate) 산화물, PECVD(Plasma-Enhanced CVD) 산화물 (SiO2), PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass) 등으로 형성될 수도 있다. ILD(46), 더미 게이트 스택(30), 및 게이트 스페이서들(38)의 상부 표면들의 레벨을 서로 동등하게 하기 위해 CMP(Chemical Mechanical Polish) 또는 기계적 연마와 같은 평탄화 단계가 수행될 수 있다.
도 6a에 도시된 구조의 단면도는 도 6b에 도시되어 있고, 이 단면도는 도 6a에서의 라인 A-A를 포함하는 수직면으로부터 얻어진다. 단면도에서, 복수의 더미 게이트 스택들(30) 중 2개가 도시되어 있고, 인접한 더미 게이트 스택들(30) 사이에 형성된 소스/드레인 영역들(42)이 도시되어 있다. 대체 레이아웃에서 더 많은 더미 게이트 스택들(30)과 소스/드레인 영역들(42)이 형성될 수 있다.
이어서, 하드 마스크 층들(36), 더미 게이트 전극들(34), 및 더미 게이트 유전체들(32)을 포함하는 더미 게이트 스택들(30)은 도 7 내지 도 10에 도시된 바와 같은 금속 게이트들 및 대체 게이트 유전체들을 포함하는 대체 게이트 스택들로 대체된다. 도 7 내지 도 10 및 차후의 도 11 내지 도 21에 도시된 단면도는 도 6a에서의 라인 A-A를 포함하는 동일 수직면으로부터 얻어진다. 도 7 내지 도 21에서, STI 영역들(22)의 상부 표면들의 레벨(22A)이 도시되어 있고, 반도체 핀들(24')은 레벨(22A) 위에 있다.
게이트 스택들을 대체할 때, 도 6a 및 도 6b에 도시된 바와 같은 하드 마스크 층들(36), 더미 게이트 전극들(34), 및 더미 게이트 유전체들(32)이 하나 또는 복수의 에칭 단계들에서 첫번째로 제거되고, 이에 따라 도 7에 도시된 바와 같은 트렌치들/개구들(48)이 얻어진다. 각 단계는 도 22에 도시된 프로세스 흐름에서 단계 202로서 도시된다. 돌출 반도체 핀들(24')의 상부 표면들 및 측벽들은 트렌치들(48)에 노출된다.
도 8은 일부 실시형태들에 따른 게이트 스페이서들(50)의 형성을 나타낸다. 각 단계는 도 22에 도시된 프로세스 흐름에서 단계 204로서 도시된다. 대체 실시형태들에 따르면, 게이트 스페이서들(50)은 형성되지 않는다. 게이트 스페이서들(50)을 형성하기 위해, 예컨대 ALD 또는 CVD와 같은 성막 방법을 이용하여 하나 이상의 블랭킷 게이트 스페이서 층들이 형성된다. 블랭킷 게이트 스페이서 층은 등각이다. 본 개시의 일부 실시형태들에 따르면, 게이트 스페이서 층은, 게이트 스페이서들(38)의 물질들과 CESL(47) 및 ILD(46)의 물질들 중 하나와 동일하거나 상이할 수 있는, 실리콘 질화물(SiN), SiC, SiON, 실리콘 산소-탄소 질화물(Silicon oxy-carbo nitride), 실리콘 산질화물(silicon oxynitride), 또는 다른 유전체 물질들로 형성된다. 게이트 스페이서들(50)은 소스/드레인 영역들(42)로부터 차후에 형성된 금속 게이트들을 분리시켜서 그 사이에서의 누설 가능성 및 전기적 쇼팅(shorting)이 감소된다.
일부 실시형태들에서, 게이트 스페이서들(50)은 약 3.0보다 낮은 유전 상수(k값)를 가질 수 있는 로우 k 유전체 물질로 형성된다. 설명을 통해, 약 3.9인 실리콘 산화물(SiO2)의 k값은 하이 k값들로부터 로우 k값들을 구별하기 위해 사용된다. 따라서, 3.8보다 낮은 k값을 로우 k값이라 하고, 개별 유전체 물질은 로우 k 유전체 물질이라 한다. 반대로, 3.9보다 높은 k값을 하이 k값이라 하고, 개별 유전체 물질은 하이 k 유전체 물질이라 한다. 예컨대, 게이트 스페이서들(50)은, 원하는 로우 k값을 갖게 하기 위해 다공성으로 형성되는 SiON 또는 SiOCN으로 형성될 수 있다. 로우 k 유전체 스페이서들(50)의 형성은 바람직하게, 차후에 형성된 금속 게이트들과 소스/드레인 영역들(42) 사이의 기생 용량을 감소시킨다. 예컨대 블랭킷 유전체 층의 성막 중에, 공극 유도물질(porogen)이 추가될 수 있고, 공극이 생성되도록 공극 유도물질을 사라지게 하기(drive out) 위해 성막에 후속하여 어닐이 수행된다. SiOCN 내의 엘리먼트들(카본 등)의 퍼센티지를 조정함으로써 SiOCN의 k값도 조정될 수 있다. 수평 부분을 제거하기 위해 블랭킷 게이트 스페이서 층이 이방성 에칭으로 에칭되고 나머지 수직 부분이 게이트 스페이서들(50)을 형성한다.
각각의 게이트 스페이서(50)는 균질의 유전체 물질을 가진 단일 층으로 형성되거나, 상이한 유전체 물질들로 형성된 복수의 유전체 층들로 형성될 수 있다. 예컨대, 게이트 스페이서(50)는 서브 스페이서(50A) 및 서브 스페이서(50B)를 포함할 수 있다. 형성 프로세스는 등각 유전체 층을 성막하는 단계 및 서브 스페이서(50A)를 형성하기 위해 이방성 에칭을 수행하는 단계, 및 이어서 다른 등각 유전체 층을 성막하는 단계 및 서브 스페이서(50B)를 형성하기 위해 다른 이방성 에칭을 수행하는 단계를 포함할 수 있다.
게이트 스페이서들(50)이 서브 스페이서들을 포함하는 실시형태들에서, 서브 스페이서들(50A)과 서브 스페이서들(50B) 중 하나는 SiON 또는 SiOCN(공극을 가짐) 등의 로우 k 유전체 물질로 형성되고, 다른 서브 층은 로우 k 유전체 물질, 실리콘 산화물(로우 k도 아니고 하이 k도 아님) 또는 하이 k 유전체 물질로 형성될 수 있다. 실리콘 산화물 또는 하이 k 유전체 물질들은 양호한 절연 능력을 갖는다. 따라서, 로우 k 유전체 물질들로 형성된 서브 층들 중 하나와 실리콘 산화물 또는 하이 k 유전체 물질로 형성된 다른 서브 층에 의해 격리 능력이 양호하고 기생 용량도 낮다. 일부 실시형태들에 따르면, 서브 스페이서들(50A 및 50B)은 동일 물질(SiON 또는 SiOCN 등)로 형성되지만 상이한 공극율을 갖는다. 예컨대, 서브 스페이서들(50A)이 서브 스페이서들(50B)보다 높은 공극율을 갖거나, 서브 스페이서들(50B)이 서브 스페이서들(50A)보다 높은 공극율을 가질 수 있다.
이어서, 도 9를 참조하면, 트렌치들(48)(도 8)로 연장되는 (대체) 게이트 유전체 층(52)이 형성된다. 각 단계는 도 22에 도시된 프로세스 흐름에서 단계 206로서 도시된다. 본 개시의 일부 실시형태들에 따르면, 게이트 유전체 층(52)은 그 하부로서 IL(Interfacial Layer)(54)을 포함한다. IL(54)은 돌출 핀들(24')의 노출 표면들 상에 형성된다. IL(54)은 돌출 핀들(24')의 열 산화, 화학적 산화 프로세스, 또는 성막 프로세스를 통해 형성되는 실리콘 산화물 층과 같은 산화물 층을 포함할 수 있다. 게이트 유전체 층(52)은 IL(54) 위에 형성되는 하이 k 유전체 층(56)을 포함할 수도 있다. 하이 k 유전체 층(56)은 하프늄 산화물, 란탄 산화물, 알루미늄 산화물, 지르코늄 산화물, 실리콘 질화물 등의 하이 k 유전체 물질을 포함한다. 하이 k 유전체 물질의 유전 상수(k값)는 3.9보다 높고, 약 7.0보다 높을 수 있다. 하이 k 유전체 층(56)은 IL(54) 위에 놓이고 IL(54)과 접촉할 수 있다. 하이 k 유전체 층(56)은 등각 층으로 형성되고 돌출 핀들(24')의 측벽들 및 게이트 스페이서들(38/50)의 상부 표면과 측벽들 상으로 연장된다. 본 개시의 일부 실시형태들에 따르면, 하이 k 유전체 층(56)은 ALD 또는 CVD를 이용하여 형성된다.
도 9를 더 참조하면, 스택 층(stacked layer)들(58)이 성막된다. 각 단계는 도 22에 도시된 프로세스 흐름에서 단계 208로서 도시된다. 스택 층들(58) 내의 서브 층들은 개별적으로 도시되지 않았지만, 실제로 서브 층들은 서로 구별 가능하다. 스택 층들(58)의 수직 부분들의 두께(T1)와 수평 부분들의 두께(T2)가 서로 실질적으로 동일하게 되도록, ALD 또는 CVD 등의 등각 성막 방법을 이용하여 성막이 수행될 수 있다. 스택 층들(58)은 트렌치들(48)(도 8)로 연장되고 ILD(46) 위에 일부 부분들을 포함한다.
스택 층들(58)은 확산 장벽 층 및 확산 장벽 층 위의 하나의(또는 더 많은) 일 함수 층(work-function layer)을 포함할 수 있다. 확산 장벽 층은 실리콘으로 도핑될 수 있는(또는 도핑되지 않을 수 있는) TiN(titanium nitride)으로 형성될 수 있다. 일 함수 층은 게이트의 일 함수를 결정하고, 적어도 하나의 층 또는 상이한 물질들로 형성된 복수의 층들을 포함한다. 개별 FinFET이 n 타입 FinFET인지 p 타입 FinFET인지에 따라 일 함수 층의 특유의 물질이 선택된다. 예컨대, FinFET이 n 타입 FinFET일 때, 일 함수 층은 TaN 층 및 TaN 층 위의 TiAl(titanium aluminum) 층을 포함할 수 있다. FinFET이 p 타입 FinFET일 때, 일 함수 층은 TaN 층, TaN 층 위의 TiN 층, 및 TiN 층 위의 TiAl 층을 포함할 수 있다. 일 함수 층(들)의 성막 후에, 다른 TiN 층이 될 수 있는 다른 장벽 층이 형성된다.
이어서, 예컨대 텅스텐 또는 코발트로 형성될 수 있는 금속 물질(60)이 성막된다. 금속 물질(60)은 나머지 트렌치들(48)(도 8)을 완전히 충전시킨다. 도 10에 도시된 바와 같은 후속 단계에서, ILD(46) 위의 층들(56, 58, 및 60)의 일부들이 제거되도록, CMP 또는 기계적 연마와 같은 평탄화 단계가 수행된다. 각 단계는 도 22에 도시된 프로세스 흐름에서 단계 210로서 도시된다. 이에 따라, 층들(58 및 60)의 나머지 부분들을 포함하는 금속 게이트 전극들(62)이 형성된다. 층들(52, 58, 및 60)의 나머지 부분들을 이하 대체 게이트 스택들(64)이라 한다. 이때, 도 10에 도시된 바와 같이, 금속 게이트(62), 스페이서들(38/52), CESL(47), 및 ILD(46)의 상부 표면들은 실질적으로 동일 평면이 될 수 있다. ILD(46)와 CESL(47)의 두께(T3)는 약 15 nm와 약 25 nm 사이의 범위에 있을 수 있다.
도 10에서, 점선들(64/50으로 표시됨)은, 게이트 스페이서들(50) 및 대체 게이트 스택들(64)이 도시된 반도체 핀들(24')의 상부 표면들 아래로 연장되고 반도체 핀들(24')의 측벽들 상으로 연장되는 것을 나타내기 위해 게이트 스페이서들(50)의 외부 엣지들에 정렬되는(aligned) 것으로 도시되어 있다. 점선들은 게이트 스페이서들(50)과 대체 게이트 스택들(64)의 이 부분들이 도시된 평면에 있지 않다는 것을 나타낸다. 또한, 도시되진 않았지만, 게이트 스페이서들(38)도, 도 3에 도시된 바와 같이, 반도체 핀들(24')의 측벽들로 연장된다.
도 11 내지 도 20은 소스/드레인 콘택트 플러그들 및 게이트 콘택트 플러그들의 형성을 나타낸다. 도시된 실시예에서, 3개의 소스/드레인 영역들(42)이 도시되어 있고 도시된 프로세스는 가장 좌측의 소스/드레인 영역들에 접속된 3개의 소스/드레인 콘택트 플러그만을 도시하고 있다. 실제 프로세스에서는, 중앙과 가장 우측의 소스/드레인 영역들(42)에 접속되도록 형성된 소스/드레인 콘택트 플러그들도 있다. 그러나, 이들 소스/드레인 콘택트 플러그들은 도시된 것과 상이한 평면에 형성되고, 이에 따라 보이지 않는다. 마찬가지로, 도시된 것과 상이한 평면에 있고 이에 따라 도시되지 않은 좌측 게이트 스택(64) 바로 위에 형성된 게이트 콘택트 플러그가 있을 수 있다.
도 11을 참조하면, 본 개시의 일부 실시형태들에 따르면, 유전체 마스크(66)가 형성된다. 게이트 전극들(62)을 형성하기 위한 평탄화와 유전체 마스크(66)의 형성 사이에, 게이트 전극들(62)을 리세싱하기 위한 에치 백(etch-back)이 수행되지 않는다. 유전체 층(66)은 3.9보다 높은 k값을 가진 하이 k 유전체 물질로 형성될 수 있다. 본 개시의 일부 실시형태들에 따르면, 유전체 마스크(66)는 AlxOy, HfO2, SiN, 또는 SiOCN(내부에 공극이 없거나 실질적으로 공극이 없음)으로 형성된다. 유전체 층(66)은, 로우 k값을 갖게 하기 위해 유전체 마스크(660보다 더 다공성인 게이트 스페이서들(50)과 동일한 물질(SiOCN 등)로 형성될 수도 있고, 형성되지 않을 수도 있다. 유전체 마스크(66)의 두께는 약 2 nm와 약 4 nm 사이의 범위에 있을 수 있다. 형성 방법은 PECVD, ALD, CVD 등을 포함할 수 있다. 이어서, 유전체 마스크(66) 위에 ILD(68)가 형성된다. ILD(68)는, 게이트 스페이서들(50) 내의 로우 k 유전체 물질의 k값보다 높고 차후에 형성된 콘택트 스페이서들(82)(도 14)의 k값보다 낮은 k값을 갖는다. ILD(68)의 물질은 ILD(46) 및 ILD(68)를 형성하기 위한 동일한 후보 물질(및 방법들)로부터 선택될 수 있고, ILD들(46 및 68)은 동일하거나 상이한 유전체 물질들로 형성될 수 있다. 예컨대, 유전체 층(68)은 PECVD를 이용하여 형성될 수 있고, 실리콘 산화물(SiO2)을 포함할 수 있다. 유전체 층(68)의 두께(T4)는 약 700 Å과 약 800 Å 사이의 범위 내에 있을 수 있다.
본 개시의 대체 실시형태들에 따르면, 유전체 마스크(66)는 형성되지 않고, ILD(68)는 하부 대체 게이트 스택들(64), 게이트 스페이서들(38/50), CESL(47), 및 ILD(46)와 직접 접촉한다. 따라서, 유전체 마스크(66)는 선택적으로 형성되는 것을 나타내기 위해 점선들을 이용하여 도시된다. 이들 실시형태들에서, 게이트 전극들(62)을 형성하기 위한 평탄화와 ILD(68)의 형성 사이에, 게이트 전극들(62)을 리세싱하기 위한 에치 백(etch-back)이 수행되지 않는다.
이어서, 차후 에칭에서 에칭 마스크로 사용되는 금속 하드 마스크(70)가 ILD(68) 위에 형성된다. 금속 하드 마스크(70)는 티타늄 질화물 등의 금속 질화물로 형성될 수 있다. 이어서, 실리콘 산화물로 형성될 수 있는 패드 산화물 층(pad oxide layer)(72)이 하드 마스크 층(70) 위에 형성된다. 이어서, 개구(76)를 형성하는 포토 레지스트(74)가 도포되고(applied) 패터닝된다.
이어서, 패터닝된 포토 레지스트(74)는 개구(76)가 금속 하드 마스크(70)로 연장되도록 하부 패드 산화물 층(72)과 금속 하드 마스크(70)를 에칭하는데 사용된다. 이어서, 포토 레지스트(74)가 예컨대 애싱 프로세스(ashing process)로 제거된다. 이어서, 도 12에 도시된 바와 같이, 소스/드레인 콘택트 개구(78)가 형성되도록, ILD(68), 유전체 마스크(66)(존재하는 경우), ILD(46), 및 CESL(47)을 에칭하기 위해, 에칭 마스크로서 나머지 패드 산화물 층(72)과 금속 하드 마스크(70)가 사용된다. 각 단계는 도 22에 도시된 프로세스 흐름에서 단계 212로서 도시된다. 이 에칭 프로세스 중에, 유전체 마스크(66)(형성된 경우)는 에칭 스탑 층으로서 사용되지 않는다. 따라서, ILD(68), 유전체 마스크(66) 및 ILD(46) 모두를 공격하는(attacking) 에칭 가스를 이용하는 단일 연속 에칭 프로세스로 ILD(68), 유전체 마스크(66) 및 ILD(46)의 에칭이 수행될 수 있다. CESL(47)은 층들(68, 66, 및 46)의 에칭에서 에칭 스탑 층으로서 사용될 수 있다. 이어서, 예컨대 상이한 에칭 가스를 이용하여 에칭 프로세스가 변경되고, CESL(47)의 노출 부분이 에칭되어 하부 소스/드레인 영역(42)이 노출된다.
도 13을 참조하면, 예컨대 CVD 또는 ALD와 같은 등각 성막 방법을 이용하여 유전체 층(80)이 형성된다. 양호한 격리(isolation) 능력을 갖도록, 유전체 층(80)은 3.9보다 큰 k값을 가진 하이 k 유전체 층이 될 수 있다. 후보 물질들은 AlxOy, HfO2, SiN, 및 SiOCN(내부에 공극이 없거나 실질적으로 공극이 없음)을 포함한다. 유전체 층(80)의 두께는 약 2 nm와 약 4 nm 사이의 범위에 있을 수 있다.
이어서, 유전체 층(80)의 수평 부분들이 제거되도록 이방성 에칭이 수행되고, 개구(78)의 측벽들 상의 나머지 수직 부분들은 웨이퍼(10)의 상부로부터 볼 때 링(ring)을 형성하는 콘택트 스페이서(82)를 형성한다. 이렇게 얻어진 구조가 도 14에 도시되어 있다. 각 단계는 도 22에 도시된 프로세스 흐름에서 단계 214로서 도시된다.
본 개시의 대체 실시형태들에 따르면, 이 스테이지에서 콘택트 스페이서(82)를 형성하는 대신, 도 16에 도시된 단계에서 콘택트 스페이서(88)와 동시에 콘택트 스페이서(82)가 형성될 수 있다. 따라서, 도 14에서, 이때에 형성되거나 형성되지 않을 수 있는 것을 나타내기 위해 콘택트 스페이서(82)는 점선으로 도시된다.
도 15를 참조하면, 개구를 형성하기 위해 포토 레지스트(84)가 도포되고 패터닝된다. 이어서, 개구 아래로 연장되고 게이트 전극(62)이 노출되는 게이트 콘택트 개구(86)를 형성하기 위해 ILD(68) 및 유전체 마스크(66)가 에칭된다. 각 단계는 도 22에 도시된 프로세스 흐름에서 단계 216로서 도시된다. 게이트 스페이서들(38/50)이 노출되도록 게이트 콘택트 개구(86)는 충분히 넓게 될 수 있다. 게이트 스페이서들(50/38)이 노출되지 않도록, 게이트 콘택트 개구(86)는 도시된 것보다 작게 될 수도 있다. 이어서, 포토 레지스트(84)가 제거된다.
이어서, 일부 실시형태들에 따르면, 도 16에 도시된 바와 같이, 개구(86)의 측벽들 상에 (게이트) 콘택트 스페이서(88)가 형성된다. 대체 실시형태들에 따르면, 콘택트 스페이서(88)는 형성되지 않는다. 이전 단계들에서 콘택트 스페이서(82)가 이미 형성되었을 때 콘택트 스페이서(88)는 형성되지 않을 수 있다. 이전 단계들에서 콘택트 스페이서(82)가 형성되지 않은 경우, 도 16에 도시된 단계에서 콘택트 스페이서들(82 및 88)은 동시에 형성된다. 콘택트 스페이서(82)(및 대응하는 유전체 층(80))을 형성하기 위한 후보 물질들의 동일 그룹으로부터 선택될 수 있는 하이 k 유전체 물질로 콘택트 스페이서(88)가 형성될 수 있다. 따라서, 콘택트 스페이서(88)는 형성되거나 형성되지 않을 수 있다는 것을 나타내기 위해 점선으로 도시되고, 콘택트 스페이서(82)는 형성된 것을 나타내기 위해 실선으로 도시된다. 대체 실시형태들에 따르면, 콘택트 개구(78)의 형성 전에 콘택트 개구(86)가 형성되고, 이에 따라 콘택트 스페이서(88)가 형성되고, 콘택트 스페이서(82)는 선택적으로 형성된다.
도 17을 참조하면, 예컨대 PVD를 이용하여 금속 층(90)(티타늄 층 또는 코발트 층 등)이 성막된다. 이어서, 티타늄 질화물 층 또는 탄탈 질화물 층 등의 금속 질화물 층이 될 수 있는 장벽 층(92)이 금속 층(90) 위에 형성된다. 각 단계는 도 22에 도시된 프로세스 흐름에서 단계 218로서 도시된다. 장벽 층(92)은 CVD를 이용하여 형성될 수 있다. 층들(90 및 92)은 모두 등각이고, 개구들(78 및 86)로 연장된다.
이어서, 도 18에 도시된 바와 같이 소스/드레인 실리사이드 영역(94)을 형성하기 위해 어닐(anneal)이 수행된다. 각 단계는 도 22에 도시된 프로세스 흐름에서 단계 220로서 도시된다. 어닐은 RTA(Rapid Thermal Anneal), 노 어닐(furnace anneal) 등을 통해 수행될 수 있다. 따라서, 실리사이드 영역(94)을 형성하기 위해 금속 층(90)의 하부 부분은 소스/드레인 영역(42)과 반응한다. 실리사이드화(silicidation) 프로세스 후에 금속 층(90)의 측벽 부분들이 남는다. 본 개시의 일부 실시형태들에 따르면, 실리사이드 영역(94)의 상부 표면은 장벽 층(92)의 하부 표면과 접촉한다.
이어서, 도 19에 도시된 바와 같이, 금속 물질(96)은 장벽 층(92) 위에 성막되어 장벽 층(92)과 접촉한다. 각 단계는 도 22에 도시된 프로세스 흐름에서 단계 222로서 도시된다. 금속 물질(96)은 금속 함유 물질(60)의 후보 물질들의 동일 그룹으로부터 선택될 수 있고 텅스텐 또는 코발트를 포함할 수 있다. 이어서, ILD(68) 위의 층들(90, 92, 및 96)의 일부가 제거되도록, CMP 또는 기계적 연마와 같은 평탄화 단계가 수행된다. 소스/드레인 콘택트 플러그(98) 및 게이트 콘택트 플러그(102)를 포함하는 얻어진(resulting) 구조가 도 20에 도시되어 있다.
도 21은 에치 스탑 층(103), 유전체 층(104), 게이트 콘택트 플러그(비아)(106), 및 에치 스탑 층(103)과 유전체 층(104) 내의 소스/드레인 콘택트 플러그(비아)(108)의 형성을 나타낸다. 에치 스탑 층(103)은 실리콘 탄화물, 실리콘 산질화물, 실리콘 탄소 질화물 등으로 형성될 수 있고, CVD 등의 성막 방법을 이용하여 형성될 수 있다. 유전체 층(104)은 PSG, BSG, BPSG, FSG(Fuorine-doped Silicon Glass), TEOS 산화물, 또는 PECVD 산화물(SiO2)로부터 선택된 물질을 포함할 수 있다. 유전체 층(104)은 스핀 코팅, FCVD 등을 이용하여 형성되거나, PECVD 또는 LPCVD(Low Pressure Chemical Vapor Deposition) 등의 성막 방법을 이용하여 형성될 수 있다.
개구들(플러그들/비아들(106 및 108)에 의해 점유됨)을 형성하기 위해 유전체 층(104) 및 에치 스탑 층(103)이 에칭된다. 예컨대, 에칭은 RIE(Reactive Ion Etch)를 이용하여 수행될 수 있다. 후속 단계에서, 플러그들/비아들(106 및 108)이 형성된다. 본 개시의 일부 실시형태들에 따르면, 플러그들/비아들(106 및 108)은 장벽 층(110) 및 장벽 층 위의 금속 함유 물질(112)을 포함한다. 본 개시의 일부 실시형태들에 따르면, 플러그들/비아들(106 및 108)의 형성은, 콘택트 개구들을 형성하기 위해 층들(103 및 104)을 에칭하는 단계, 블랭킷 장벽 층(90) 및 블랭킷 장벽 층 위의 금속 함유 물질을 형성하는 단계, 및 블랭킷 장벽 층 및 금속 함유 물질의 초과 부분을 제거하기 위해 평탄화를 수행하는 단계를 포함한다. 장벽 층(110)은 티타늄 질화물 또는 탄탈 질화물 등의 금속 질화물로 형성될 수 있다. 금속 함유 물질(112)의 물질, 구조, 및 형성 방법들은, 금속 함유 물질(60)의 각각의 후보 물질들, 후보 구조들, 및 후보 형성 방법들로부터 선택될 수 있고, 이에 따라 세부사항들은 여기에서 반복되지 않는다.
얻어진 구조에서, 얻어진 구조가 FinFET(100)을 형성하도록, 소소/드레인 영역들(42) 내의 소스 영역들은 전기적으로 상호접속될 수 있고, 소스/드레인 영역들(42) 내의 드레인 영역들은 전기적으로 상호접속될 수 있고, 게이트 전극들(64)은 콘택트 플러그들 및 상부 플러그들/비아들, 금속 라인들(미도시)을 통해 상호접속될 수 있다.
본 발명의 실시형태들은 몇가지 유익한 피처(feature)들을 갖는다. 금속 게이트 전극(62)의 형성 후에, 금속 게이트 전극은 에칭 백되지(etched back) 않고, 얻어진 리세스 내에 하드 마스크가 형성되지 않는다. 따라서, 하드 마스크를 에칭 백(etching-back)하고 형성하기 위한 비용이 절약된다. 에칭 백이 필요 없기 때문에 금속 게이트의 높이도 감소된다. 따라서, 금속 게이트를 충전하기 위한 개구의 종횡비(aspect ratio)가 감소되고, 금속 게이트의 충전이 더 용이해진다. 하이 k 콘택트 스페이서들(82/88) 및 하이 k 유전체 마스크(66)의 형성은 금속 게이트와 인접한 소스/드레인 콘택트 플러그들 사이의 격리를 향상시킨다. 로우 k 게이트 스페이서들의 형성은 기생 용량의 증가를 초래하지 않고 금속 게이트와 소스/드레인 영역들 사이의 격리를 향상시킨다.
본 개시의 일부 실시형태들에 따르면, 방법은 트랜지스터를 형성하는 단계를 포함하고, 트랜지스터를 형성하는 단계는, 더미 게이트의 측부(side) 상에 소스/드레인 영역을 형성하는 단계; 소스/드레인 영역을 커버하는 제1 ILD를 형성하는 단계; 제1 ILD에 트렌치를 형성하기 위해 더미 게이트를 제거하는 단계; 트렌치 내로 연장되는 게이트 유전체 층을 형성하는 단계; 게이트 유전체 층 위에 금속 물질을 형성하는 단계; 및 게이트 유전체 층 및 금속 물질의 초과 부분들을 제거하여 게이트 유전체 및 금속 게이트를 각각 형성하기 위해 평탄화를 수행하는 단계를 포함한다. 방법은 제1 ILD 및 금속 게이트 위에 제2 ILD를 형성하는 단계를 더 포함한다. 제2 ILD가 형성될 때, 금속 게이트의 상부 표면은 제1 ILD의 상부 표면과 동일 평면(coplanar)이 된다. 방법은, 소스/드레인 영역에 전기적으로 연결되고 제1 ILD와 제2 ILD 모두를 관통하는 소스/드레인 콘택트 플러그를 형성하는 단계; 및 금속 게이트 위에서 금속 게이트와 접촉하는 게이트 콘택트 플러그를 형성하는 단계를 더 포함한다.
본 개시의 일부 실시형태들에 따르면, 방법은 반도체 영역 위에 더미 게이트 스택을 형성하는 단계 및 ILD를 형성하는 단계를 포함하는 트랜지스터를 형성하는 단계를 포함한다. 더미 게이트 스택은 ILD 내에 있고, ILD는 반도체 영역 내의 소스/드레인 영역을 커버한다. 방법은, 제1 ILD 내에 트렌치를 형성하기 위해 더미 게이트 스택을 제거하는 단계; 트렌치 내에 로우 k 게이트 스페이서를 형성하는 단계; 트렌치 내로 연장되는 대체 게이트 유전체를 형성하는 단계; 트렌치를 충전하기 위해 금속 층을 형성하는 단계; 및 대체 게이트 유전체 및 금속 층의 초과 부분들을 제거하여 게이트 유전체 및 금속 게이트를 각각 형성하기 위해 평탄화를 수행하는 단계를 더 포함한다. 이어서, 금속 게이트의 대향 측부들 상에 소스 영역 및 드레인 영역이 형성된다.
본 개시의 일부 실시형태들에 따르면, 디바이스는, 제1 ILD, 제1 ILD 내의 제1 게이트 스페이서, 제1 게이트 스페이서의 대향 부분들 사이에 배치된 개구 내의 게이트 유전체, 및 게이트 유전체 위의 금속 게이트를 포함한다. 금속 게이트의 상부 표면, 제1 게이트 스페이서의 상단부(top end), 및 제1 ILD의 상부 표면은 동일한 상부 유전체 층의 하부 표면과 접촉한다. 디바이스는, 제1 ILD 위의 제2 ILD, 금속 게이트에 인접한 소스/드레인 영역, 및 소스/드레인 영역 위에서 소스/드레인 영역과 전기적으로 연결된 소스/드레인 콘택트 플러그를 더 포함한다. 소스/드레인 콘택트 플러그는 제1 ILD 및 제2 ILD를 모두 관통한다. 콘택트 스페이서는 소소/드레인 콘택트 플러그를 둘러싼다.
본 개시의 실시형태에 따르면, 트랜지스터를 형성하는 단계로서, 더미 게이트의 측부(side) 상에 소스/드레인 영역을 형성하는 단계; 상기 소스/드레인 영역을 커버하는 제1 ILD(Inter-Layer Dielectric)를 형성하는 단계; 상기 제1 ILD 내에 트렌치(trench)를 형성하기 위해 상기 더미 게이트를 제거하는 단계; 상기 트렌치 내로 연장되는 게이트 유전체 층을 형성하는 단계; 상기 게이트 유전체 층 위에 금속 물질을 형성하는 단계; 및 상기 게이트 유전체 층과 상기 금속 물질의 초과 부분들을 제거하여 게이트 유전체 및 금속 게이트를 각각 형성하기 위해 평탄화를 수행하는 단계를 포함하는, 상기 트랜지스터를 형성하는 단계; 상기 제1 ILD 및 상기 금속 게이트 위에 제2 ILD를 형성하는 단계로서, 상기 제2 ILD가 형성될 때 상기 금속 게이트의 상부 표면과 상기 제1 ILD의 상부 표면은 동일한 상부 유전체 층의 하부 표면과 접촉하는 것인, 상기 제2 ILD를 형성하는 단계; 상기 소스/드레인 영역에 전기적으로 연결되고 상기 제1 ILD 및 상기 제2 ILD 둘 다를 관통하는 소스/드레인 콘택트 플러그를 형성하는 단계; 및 상기 금속 게이트 위에서 상기 금속 게이트와 접촉하는 게이트 콘택트 플러그를 형성하는 단계를 포함하는, 방법이 제공된다.
본 개시의 실시형태에 따른 방법은, 상기 게이트 유전체 층이 형성되기 전에 상기 트렌치 내에 게이트 스페이서들을 형성하는 단계를 더 포함한다.
본 개시의 실시형태에 따른 방법에 있어서, 상기 게이트 스페이서들을 형성하는 단계는 로우 k 유전체 스페이서들을 형성하는 단계를 포함한다.
본 개시의 실시형태에 따른 방법에 있어서, 상기 제2 ILD는 상기 제1 ILD 위에서 상기 제1 ILD와 접촉한다.
본 개시의 실시형태에 따른 방법은, 상기 금속 게이트 및 상기 제1 ILD와 접촉하는 유전체 마스크 - 상기 제2 ILD는 상기 유전체 마스크 위에서 상기 유전체 마스크와 접촉함 - 를 형성하는 단계를 더 포함한다.
본 개시의 실시형태에 따른 방법에 있어서, 상기 소스/드레인 콘택트 플러그를 형성하는 단계는, 소스/드레인 콘택트 개구를 형성하기 위해 동일한 에칭제(etchant)를 이용하여 상기 제2 ILD, 상기 유전체 마스크, 및 상기 제1 ILD를 에칭하는 단계; 상기 소스/드레인 콘택트 개구로 연장되는 부분을 갖는 금속 층을 성막하는 단계; 상기 금속 층 위에 금속 질화물 장벽 층을 성막하는 단계; 상기 금속 층을 상기 소스/드레인 영역과 반응시키고 실리사이드 영역을 형성하기 위해 어닐(anneal)을 수행하는 단계; 및 상기 금속 층과 상기 금속 질화물 장벽 층의 초과 부분들을 제거하기 위해 평탄화를 수행하는 단계를 포함한다.
본 개시의 실시형태에 따른 방법에 있어서, 상기 소스/드레인 콘택트 플러그를 형성하는 단계는, 소스/드레인 콘택트 개구를 형성하기 위해 상기 제2 ILD 및 상기 제1 ILD를 에칭하는 단계; 상기 소스/드레인 콘택트 개구에 콘택트 스페이서를 형성하는 단계; 및 상기 소스/드레인 콘택트 플러그를 형성하기 위해 금속 물질로 상기 소스/드레인 콘택트 개구를 충전하는 단계를 포함하고, 상기 콘택트 스페이서는 상기 소스/드레인 콘택트 플러그를 둘러싼다.
본 개시의 실시형태에 따른 방법에 있어서, 상기 콘택트 스페이서를 형성하는 단계는 하이 k 유전체 스페이서를 형성하는 단계를 포함한다.
본 개시의 실시형태에 따른 방법에 있어서, 상기 유전체 마스크를 형성하는 단계는 하이 k 유전체 층을 형성하는 단계를 포함한다.
본 개시의 다른 실시형태에 따르면, 트랜지스터를 형성하는 단계로서, 반도체 영역 위에 더미 게이트 스택을 형성하는 단계; 제1 ILD를 형성하는 단계로서, 상기 더미 게이트 스택은 상기 제1 ILD 내에 있고, 상기 제1 ILD는 상기 반도체 영역 내의 소스/드레인 영역을 커버하는 것인, 상기 제1 ILD를 형성하는 단계; 상기 제1 ILD 내에 트렌치를 형성하기 위해 상기 더미 게이트 스택을 제거하는 단계; 상기 트렌치 내에 로우 k 게이트 스페이서를 형성하는 단계; 상기 트렌치 내로 연장되는 대체 게이트 유전체를 형성하는 단계; 상기 트렌치를 충전하기 위해 금속 층을 형성하는 단계; 및 상기 대체 게이트 유전체와 상기 금속 층의 초과 부분들을 제거하여 게이트 유전체 및 금속 게이트를 각각 형성하기 위해 평탄화를 수행하는 단계를 포함하는, 상기 트랜지스터를 형성하는 단계; 및 소스 영역과 드레인 영역 - 상기 소스 영역과 상기 드레인 영역은 상기 금속 게이트의 대향 측부들 상에 있음 - 을 형성하는 단계를 포함하는, 방법이 제공된다.
본 개시의 다른 실시형태에 따른 방법은, 상기 더미 게이트 스택이 제거되기 전과 상기 제1 ILD가 형성되기 전에, 상기 더미 게이트 스택의 측벽과 접촉하는 추가 게이트 스페이서를 형성하는 단계를 더 포함하고, 상기 로우 k 게이트 스페이서는 상기 추가 게이트 스페이서의 측벽과 접촉하는 측벽을 갖는다.
본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 로우 k 게이트 스페이서는 다공성 유전체 물질을 포함한다.
본 개시의 다른 실시형태에 따른 방법은, 상기 금속 게이트, 상기 로우 k 게이트 스페이서, 및 상기 제1 ILD 위에서 상기 금속 게이트, 상기 로우 k 게이트 스페이서, 및 상기 제1 ILD와 접촉하는 하이 k 유전체 마스크를 형성하는 단계; 및 상기 하이 k 유전체 마스크 위에서 상기 하이 k 유전체 마스크와 접촉하는 제2 ILD를 형성하는 단계를 더 포함한다.
본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 로우 k 게이트 스페이서 및 상기 하이 k 유전체 마스크는 동일 유전체로 형성되고, 상기 로우 k 게이트 스페이서는 상기 하이 k 유전체 마스크보다 더 다공성이다.
본 개시의 다른 실시형태에 따른 방법은, 상기 제1 ILD를 관통하는 소스/드레인 콘택트 플러그와 하이 k 콘택트 스페이서를 형성하는 단계를 더 포함하고, 상기 하이 k 콘택트 스페이서는 상기 소스/드레인 콘택트 플러그를 둘러싼다.
본 개시의 또 다른 실시형태에 따르면, 제1 ILD(Inter-Layer Dielectric); 상기 제1 ILD 내의 제1 게이트 스페이서; 상기 제1 게이트 스페이서의 대향 부분들 사이에 배치된 개구 내의 게이트 유전체; 상기 게이트 유전체 위의 금속 게이트로서, 상기 금속 게이트의 상부 표면, 상기 제1 게이트 스페이서의 상부 표면, 및 상기 제1 ILD의 상부 표면은 동일 유전체 층의 하부 표면과 접촉하는 것인, 상기 금속 게이트; 상기 제1 ILD 위의 제2 ILD; 상기 금속 게이트에 인접한 소스/드레인 영역; 상기 소스/드레인 영역 위에서 상기 소스/드레인 영역과 전기적으로 연결되고 상기 제1 ILD와 상기 제2 ILD 둘 다를 관통하는, 소스/드레인 콘택트 플러그; 및 상기 소스/드레인 콘택트 플러그를 둘러싸는 콘택트 스페이서를 포함하는, 디바이스가 제공된다.
본 개시의 또 다른 실시형태에 따른 디바이스에 있어서, 상기 콘택트 스페이서는 하이 k 유전체 물질로 형성된다.
본 개시의 또 다른 실시형태에 따른 디바이스에 있어서, 상기 제2 ILD는 상기 제1 ILD와 접촉하고, 상기 디바이스는 상기 제2 ILD 내의 게이트 콘택트 플러그를 더 포함하고, 상기 제2 ILD의 하부 표면은 상기 게이트 콘택트 플러그의 하부 표면과 실질적으로 동일 평면이다.
본 개시의 또 다른 실시형태에 따른 디바이스는, 상기 제1 ILD와 상기 제2 ILD 사이에서 상기 제1 ILD 및 상기 제2 ILD와 접촉하는 하이 k 유전체 마스크를 더 포함하고, 상기 소스/드레인 콘택트 플러그는 또한 상기 하이 k 유전체 마스크를 관통한다.
본 개시의 또 다른 실시형태에 따른 디바이스는, 상기 게이트 유전체와 상기 제1 게이트 스페이서 사이에서 상기 게이트 유전체 및 상기 제1 게이트 스페이서와 접촉하며, 로우 k 유전체 물질을 포함하는, 제2 게이트 스페이서를 더 포함한다.
상기 내용은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇가지 실시형태들의 특징들의 개요를 설명한 것이다. 여기 개시된 실시형태들의 동일 목적들을 수행하는 것 및/또는 동일 장점들을 달성하는 것을 위해 다른 프로세스들 및 구조들을 디자인 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물들은 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과 본 개시의 사상 및 범위로부터 벗어나지 않는 다양한 변경들, 대체물들, 및 개조들이 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.

Claims (10)

  1. 방법에 있어서,
    트랜지스터를 형성하는 단계로서,
    더미 게이트의 측부(side) 상에 소스/드레인 영역을 형성하는 단계;
    상기 소스/드레인 영역을 커버하는 제1 ILD(Inter-Layer Dielectric)를 형성하는 단계;
    상기 제1 ILD 내에 트렌치(trench)를 형성하기 위해 상기 더미 게이트를 제거하는 단계;
    상기 트렌치 내로 연장되는 게이트 유전체 층을 형성하는 단계;
    상기 게이트 유전체 층 위에 금속 물질을 형성하는 단계; 및
    상기 게이트 유전체 층과 상기 금속 물질의 초과 부분들을 제거하여 게이트 유전체 및 금속 게이트를 각각 형성하기 위해 평탄화를 수행하는 단계
    를 포함하는, 상기 트랜지스터를 형성하는 단계;
    상기 제1 ILD 및 상기 금속 게이트 위에 제2 ILD를 형성하는 단계로서, 상기 제2 ILD가 형성될 때 상기 금속 게이트의 상부 표면과 상기 제1 ILD의 상부 표면은 동일한 상부 유전체 층의 하부 표면과 접촉하는 것인, 상기 제2 ILD를 형성하는 단계;
    상기 소스/드레인 영역에 전기적으로 연결되고 상기 제1 ILD 및 상기 제2 ILD 둘 다를 관통하는 소스/드레인 콘택트 플러그를 형성하는 단계; 및
    상기 금속 게이트 위에서 상기 금속 게이트와 접촉하는 게이트 콘택트 플러그를 형성하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 게이트 유전체 층이 형성되기 전에 상기 트렌치 내에 게이트 스페이서들을 형성하는 단계를 더 포함하는, 방법.
  3. 제2항에 있어서,
    상기 게이트 스페이서들을 형성하는 단계는 로우 k 유전체 스페이서들을 형성하는 단계를 포함하는 것인, 방법.
  4. 제1항에 있어서,
    상기 금속 게이트 및 상기 제1 ILD와 접촉하는 유전체 마스크 - 상기 제2 ILD는 상기 유전체 마스크 위에서 상기 유전체 마스크와 접촉함 - 를 형성하는 단계를 더 포함하는, 방법.
  5. 제4항에 있어서,
    상기 소스/드레인 콘택트 플러그를 형성하는 단계는,
    소스/드레인 콘택트 개구를 형성하기 위해 동일한 에칭제(etchant)를 이용하여 상기 제2 ILD, 상기 유전체 마스크, 및 상기 제1 ILD를 에칭하는 단계;
    상기 소스/드레인 콘택트 개구로 연장되는 부분을 갖는 금속 층을 성막하는 단계;
    상기 금속 층 위에 금속 질화물 장벽 층을 성막하는 단계;
    상기 금속 층을 상기 소스/드레인 영역과 반응시키고 실리사이드 영역을 형성하기 위해 어닐(anneal)을 수행하는 단계; 및
    상기 금속 층과 상기 금속 질화물 장벽 층의 초과 부분들을 제거하기 위해 평탄화를 수행하는 단계
    를 포함하는 것인, 방법.
  6. 제4항에 있어서,
    상기 소스/드레인 콘택트 플러그를 형성하는 단계는,
    소스/드레인 콘택트 개구를 형성하기 위해 상기 제2 ILD 및 상기 제1 ILD를 에칭하는 단계;
    상기 소스/드레인 콘택트 개구에 콘택트 스페이서를 형성하는 단계; 및
    상기 소스/드레인 콘택트 플러그를 형성하기 위해 금속 물질로 상기 소스/드레인 콘택트 개구를 충전하는 단계
    를 포함하고,
    상기 콘택트 스페이서는 상기 소스/드레인 콘택트 플러그를 둘러싸는 것인, 방법.
  7. 제6항에 있어서,
    상기 콘택트 스페이서를 형성하는 단계는 하이 k 유전체 스페이서를 형성하는 단계를 포함하는 것인, 방법.
  8. 제4항에 있어서,
    상기 유전체 마스크를 형성하는 단계는 하이 k 유전체 층을 형성하는 단계를 포함하는 것인, 방법.
  9. 방법에 있어서,
    트랜지스터를 형성하는 단계로서,
    반도체 영역 위에 더미 게이트 스택을 형성하는 단계;
    제1 ILD를 형성하는 단계로서, 상기 더미 게이트 스택은 상기 제1 ILD 내에 있고, 상기 제1 ILD는 상기 반도체 영역 내의 소스/드레인 영역을 커버하는 것인, 상기 제1 ILD를 형성하는 단계;
    상기 제1 ILD 내에 트렌치를 형성하기 위해 상기 더미 게이트 스택을 제거하는 단계;
    상기 트렌치 내에 로우 k 게이트 스페이서를 형성하는 단계;
    상기 트렌치 내로 연장되는 대체 게이트 유전체를 형성하는 단계;
    상기 트렌치를 충전하기 위해 금속 층을 형성하는 단계; 및
    상기 대체 게이트 유전체와 상기 금속 층의 초과 부분들을 제거하여 게이트 유전체 및 금속 게이트를 각각 형성하기 위해 평탄화를 수행하는 단계
    를 포함하는, 상기 트랜지스터를 형성하는 단계; 및
    소스 영역과 드레인 영역 - 상기 소스 영역과 상기 드레인 영역은 상기 금속 게이트의 대향 측부들 상에 있음 - 을 형성하는 단계
    를 포함하는, 방법.
  10. 디바이스에 있어서,
    제1 ILD(Inter-Layer Dielectric);
    상기 제1 ILD 내의 제1 게이트 스페이서;
    상기 제1 게이트 스페이서의 대향 부분들 사이에 배치된 개구 내의 게이트 유전체;
    상기 게이트 유전체 위의 금속 게이트로서, 상기 금속 게이트의 상부 표면, 상기 제1 게이트 스페이서의 상부 표면, 및 상기 제1 ILD의 상부 표면은 동일 유전체 층의 하부 표면과 접촉하는 것인, 상기 금속 게이트;
    상기 제1 ILD 위의 제2 ILD;
    상기 금속 게이트에 인접한 소스/드레인 영역;
    상기 소스/드레인 영역 위에서 상기 소스/드레인 영역과 전기적으로 연결되고 상기 제1 ILD와 상기 제2 ILD 둘 다를 관통하는, 소스/드레인 콘택트 플러그; 및
    상기 소스/드레인 콘택트 플러그를 둘러싸는 콘택트 스페이서
    를 포함하는, 디바이스.
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