TW201839910A - 電晶體及其製造方法 - Google Patents

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許哲瑋
陳華豐
林俊銘
彭陳鍠
謝旻諺
巫嘉豪
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Abstract

一種方法包含形成電晶體，其係包含形成虛擬閘極堆疊在半導體區域上，以及形成層間介電質。虛擬閘極堆疊係在層間介電質內，且層間介電質覆蓋在半導體區域內的源極/汲極區域。方法更包含移除虛擬閘極堆疊，以形成溝渠在第一層間介電質內、形成低k閘極間隙壁在溝渠內、形成取代閘極介電質延伸至溝渠中、形成金屬層，以填充溝渠，及進行平坦化，以移除閘極介電質及金屬材料之多餘部分，以分別形成閘極介電質及金屬閘極。然後，源極區域及汲極區域係形成在金屬閘極的相反側上。

Description

電晶體及其製造方法
本揭露是關於一種電晶體及其製造方法，特別是關於一種接觸插塞及其製造方法。
近期電晶體的發展中，金屬係用以形成接觸插塞及金屬閘極。接觸插塞係用以連接電晶體的源極區域、汲極區域及閘極。源極/汲極接觸插塞一般係連接源極/汲極矽化物區域，其中源極/汲極矽化物區域係藉由沉積金屬層，並接著進行退火，以使金屬層與源極/汲極區域內的矽反應而形成。閘極接觸插塞係用以連接金屬閘極。
金屬閘極的形成可包含形成虛擬閘極堆疊、移除虛擬閘極堆疊、填充金屬材料至開口內，以及進行平坦化，以形成金屬閘極。其中，移除虛擬閘極堆疊係用以形成開口，且進行平坦化係用以移除多餘的金屬材料。接著，金屬閘極係內縮，以形成凹陷，且介電硬遮罩係被填充至凹陷中。當閘極接觸插塞被形成時，硬遮罩係被移除，以使閘極接觸插塞可與金屬閘極接觸。
本揭露之一態樣係提供一種電晶體的製造方法。方法係包含形成電晶體，其係包含形成源極/汲極區域在虛擬閘極之一側上、形成第一層間介電質覆蓋源極/汲極區域、移除虛擬閘極，以形成溝渠在第一層間介電質內、形成閘極介電質延伸至溝渠中、形成金屬材料在閘極介電層上，以及進行平坦化步驟，以移除閘極介電層及金屬材料之多餘部分，以分別形成閘極介電層及金屬閘極。方法更包含形成第二層間介電質在第一層間介電質及金屬閘極上。在第二層間介電質被形成時，金屬閘極之頂表面係與第一層間介電質之頂表面共平面。方法更包含形成電性耦合源極/汲極區域的源極/汲極接觸插塞，其中源極/汲極接觸插塞貫穿第一層間介電質及第二層間介電質，以及形成閘極接觸插塞在金屬閘極上，並與金屬閘極接觸。
本揭露之另一態樣係提供一種電晶體的製造方法。方法係包含形成電晶體，其係包含形成虛擬閘極堆疊在半導體區域上，以及形成層間介電質。虛擬閘極堆疊係在層間介電質內，且層間介電質覆蓋在半導體區域內的源極/汲極區域。方法更包含移除虛擬閘極堆疊，以形成溝渠在第一層間介電質內、形成低k閘極間隙壁在溝渠內、形成取代閘極介電質延伸至溝渠中、形成金屬層，以填充溝渠，及進行平坦化，以移除閘極介電質及金屬材料之多餘部分，以分別形成閘極介電質及金屬閘極。然後，源極區域及汲極區域係形成在金屬閘極的相反側上。
本揭露之再一態樣係提供一種電晶體，其係包含第一層間介電質、在第一層間介電質內的第一閘極間隙壁、在開口內的閘極介電質，其中開口係位於第一閘極間隙壁之相反部分之間，以及在閘極介電質上的金屬閘極。金屬閘極之頂表面、第一閘極間隙壁之頂端及第一層間介電質之頂表面係與相同介電層之底表面接觸。裝置更包含在第一層間介電質上的第二層間介電質、鄰接金屬閘極的源極/汲極區域，以及在源極/汲極區域上並與源極/汲極區域電性耦合的源極/汲極接觸插塞。源極/汲極接觸插塞貫穿第一層間介電質及第二層間介電質。接觸間隙壁係圍繞源極/汲極接觸插塞。
10‧‧‧晶圓
10A‧‧‧表面
20‧‧‧基材
20B‧‧‧底表面
22‧‧‧隔離區域
22A‧‧‧頂表面
24‧‧‧半導體條
24’‧‧‧凸出鰭片
30‧‧‧虛擬閘極堆疊
32‧‧‧虛擬閘極介電質
34‧‧‧虛擬閘極電極
36‧‧‧硬遮罩層
38‧‧‧閘極間隙壁
40‧‧‧凹陷
42‧‧‧磊晶區域(源極/汲極區域)
42A‧‧‧下部分
46‧‧‧層間介電質
47‧‧‧接觸蝕刻中止層
48‧‧‧溝渠/開口
50‧‧‧閘極間隙壁
50A/50B‧‧‧次間隙壁
52‧‧‧閘極介電層
54‧‧‧界面層
56‧‧‧高k介電層
58‧‧‧堆疊層
60‧‧‧金屬材料
62‧‧‧金屬閘極電極
64‧‧‧取代閘極堆疊
66‧‧‧介電遮罩
68‧‧‧層間介電質
70‧‧‧金屬硬遮罩
72‧‧‧墊氧化層
74‧‧‧光阻
76‧‧‧開口
78‧‧‧開口
80‧‧‧介電層
82‧‧‧接觸間隙壁
84‧‧‧光阻
86‧‧‧開口
88‧‧‧接觸間隙壁
90‧‧‧金屬層
92‧‧‧阻障層
94‧‧‧源極/汲極矽化物區域
96‧‧‧金屬材料
98‧‧‧源極/汲極接觸插塞
100‧‧‧鰭式場效電晶體
102‧‧‧閘極接觸插塞
103‧‧‧蝕刻中止層
104‧‧‧介電層
106‧‧‧閘極接觸插塞
108‧‧‧源極/汲極接觸插塞
110‧‧‧阻障層
112‧‧‧含金屬材料
200‧‧‧方法
202‧‧‧移除虛擬閘極堆疊，以產生開口之步驟
204‧‧‧形成低k閘極間隙壁在開口內之步驟
206‧‧‧形成取代閘極介電質之步驟
208‧‧‧沉積堆疊層及金屬材料之步驟
210‧‧‧進行平坦化，以形成取代閘極堆疊之步驟
212‧‧‧形成源極/汲極接觸插塞之步驟
214‧‧‧形成源極/汲極接觸間隙壁之步驟
216‧‧‧形成閘極接觸開口之步驟
218‧‧‧沉積金屬層及阻障層之步驟
220‧‧‧退火以形成源極/汲極矽化物之步驟
222‧‧‧填充金屬材料在源極/汲極及閘極接觸開口內之步驟
224‧‧‧平坦化，以形成源極/汲極及閘極接觸插塞之步驟
T1/T2/T3/T4‧‧‧厚度
根據以下詳細說明並配合附圖閱讀，使本揭露的態樣獲致較佳的理解。需注意的是，如同業界的標準作法，許多特徵並不是按照比例繪示的。事實上，為了進行清楚討論，許多特徵的尺寸可以經過任意縮放。
[圖1]至[圖21]係繪示根據一些實施例之電晶體形成的中間階段的透視視圖及剖面視圖。
[圖22]係繪示根據一些實施例之形成電晶體及接觸插塞的流程圖。
以下揭露提供許多不同實施例或例示，以實施 發明的不同特徵。以下敘述之成份和排列方式的特定例示是為了簡化本揭露。這些當然僅是做為例示，其目的不在構成限制。舉例而言，第一特徵形成在第二特徵之上或上方的描述包含第一特徵和第二特徵有直接接觸的實施例，也包含有其他特徵形成在第一特徵和第二特徵之間，以致第一特徵和第二特徵沒有直接接觸的實施例。許多特徵的尺寸可以不同比例繪示，以使其簡化且清晰。除此之外，本揭露在各種例示中會重複元件符號及/或字母。此重複的目的是為了簡化和明確，並不表示所討論的各種實施例及/或配置之間有任何關係。
再者，空間相對性用語，例如「下方(underlying)」、「在...之下(below)」、「低於(lower)」、「上方(overlying)」、「高於(upper)」等，是為了易於描述圖式中所繪示的元素或特徵和其他元素或特徵的關係。空間相對性用語除了圖式中所描繪的方向外，還包含元件在使用或操作時的不同方向。裝置可以其他方式定向(旋轉90度或在其他方向)，而本文所用的空間相對性描述也可以如此解讀。
根據各種例示實施例，提供電晶體及其製造方法。根據一些實施例，說明形成電晶體的中間階段。討論一些實施例的一些變化。透過各種視圖及說明性的實施例，類似的元件符號係用以標示類似的元件。在一些說明性的例示實施例中，鰭式場效電晶體(Fin Field-Effect Transistors，FinFETs)係用以做為解釋本揭露之態樣的具 體例。平面電晶體也可適用本揭露的態樣。
圖1至圖21係繪示根據一些實施例之鰭式場效電晶體形成的中間階段的透視視圖及剖面視圖。圖1至圖21所示之步驟係以圖表式地呈現在圖22所示之製程流程圖。
圖1係繪示起始結構的透視視圖。起始結構包含晶圓10，晶圓10更包含基材20。基材20可為半導體基材，其可為矽基材、矽鍺基材或由其他半導體材料所形成的基材。基材20可被p型雜質或n型雜質摻雜。例如淺溝渠隔離(Shallow Trench Isolation，STI)區域的隔離區域22係形成為從基材20之頂表面延伸至基材20，其中基材20之頂表面為晶圓10之主要表面10A。在相鄰的淺溝渠隔離區域22之間的基材20之部分係當作半導體條24。根據一些例示實施例，半導體條24之頂表面及淺溝渠隔離區域22之頂表面彼此可實質為等高。
淺溝渠隔離區域22可包含襯氧化物(圖未繪示)，其可為透過基材20之表面層的熱氧化形成的熱氧化物。襯氧化物也可為沉積的氧化矽層，其可利用例如原子層沉積(Atomic Layer Deposition，ALD)、高密度電漿化學氣相沉積(High-Density Plasma Chemical Vapor Deposition，HDPCVD)或化學氣相沉積(Chemical Vapor Deposition，CVD)所形成。淺溝渠隔離區域22也可包含在襯氧化物上的介電材料，其中介電材料可利用流動式化學氣相沉積(Flowable Chemical Vapor Deposition，FCVD)、旋轉塗佈或類似方法所形成。
請參閱圖2，淺溝渠隔離區域22係凹陷，以使半導體條24之頂部部分突出至高於淺溝渠隔離區域22之頂表面，以形成突出鰭片24’。蝕刻係利用乾式蝕刻製程進行，其中HF及NH3係用做蝕刻氣體。在蝕刻製程時，可產生電漿。也可包含氬氣。根據本揭露另一些實施例，淺溝渠隔離區域22的凹陷係利用濕式蝕刻製程進行。蝕刻化學試劑可包含例如HF。
請參閱圖3，虛擬閘極堆疊30係形成在(突出)鰭片24’之頂表面及側壁上。須理解的是，雖然為了明確，而繪示了一個虛擬閘極堆疊30，可形成複數個彼此平行的虛擬閘極堆疊，且複數個虛擬閘極堆疊係跨越相同的半導體鰭片24’。虛擬閘極堆疊30可包含虛擬閘極介電質32及在虛擬閘極介電質32上的虛擬閘極電極34。虛擬閘極電極34可由例如多晶矽所形成，且也可使用其他材料。虛擬閘極堆疊30也可包含在虛擬閘極電極34上的一個(或複數個)硬遮罩層36。硬遮罩層36可由氮化矽、碳氮化矽或類似物所形成。虛擬閘極堆疊30可跨越一個或複數個突出鰭片24’及/或淺溝渠隔離22。虛擬閘極堆疊30也具有縱向方向，其係垂直於突出鰭片24’之縱向方向。
接著，閘極間隙壁38係形成在虛擬閘極堆疊30之側壁上。根據本揭露一些實施例，閘極間隙壁係由介電材料(例如碳氮化矽、氮化矽或類似物)所形成，且可具有單層結構或包含複數個介電層的多層結構。
然後，進行蝕刻步驟(其後稱為源極/汲極凹 陷)，以蝕刻未被虛擬閘極堆疊30及閘極間隙壁38覆蓋的突出鰭片24’之部分，進而形成如圖4所示之結構。凹陷可為非等向性，因此，直接在虛擬閘極堆疊30及閘極間隙壁38下方的鰭片24’之部分係被保護，而不被蝕刻。根據一些實施例，凹陷半導體條24之頂表面24A可低於淺溝渠隔離區域22之頂表面22A。因此，凹陷40係形成在淺溝渠隔離區域22之間。凹陷40係位於虛擬閘極堆疊30之相反側。
接著，藉由選擇性成長半導體材料在凹陷內，以形成磊晶區域(源極/汲極區域)，進而形成如圖5所示之結構。根據一些例示實施例，磊晶區域42包含矽鍺或矽。根據所形成之鰭式場效電晶體為p型鰭式場效電晶體或n型鰭式場效電晶體，隨著磊晶的進行，可原位摻雜p型雜質或n型雜質。舉例而言，當所形成的鰭式場效電晶體為p型鰭式場效電晶體，可成長硼化矽鍺(silicon germanium boron，SiGeB)。相反地，當所形成的鰭式場效電晶體為n型鰭式場效電晶體，可成長磷化矽(silicon phosphorous，SiP)或碳磷化矽(silicon carbon phosphorous，SiCP)。根據本揭露另一些實施例，磊晶區域42係由III-V族化合物半導體(例如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、上述的組合或其中的多層)所形成。在磊晶區域42完全填充凹陷40之後，磊晶區域42開始水平膨脹，且可形成晶面。
在磊晶步驟之後，磊晶區域42可進一步佈植p型雜質或n型雜質，以形成源極區域及汲極區域，其也使用 元件符號42標示。根據本揭露另一些實施例，當磊晶區域42在磊晶係以p型雜質或n型雜質原位摻雜時，省略佈植步驟。磊晶區域42包含形成在淺溝渠隔離區域22內的下部分42A，及形成在淺溝渠隔離區域22之頂表面22A上的上部分42B。下部分42A之側壁係由凹陷40之形狀而成形(圖4)，且下部分42A可具有(實質)筆直的邊緣，其也可為實質垂直於基材20之主要表面(例如底表面20B)之實質垂直的邊緣。
圖6A繪示形成層間介電質(Inter-Layer Dielectric，ILD)46之結構的透視視圖。根據本揭露一些實施例，在層間介電質46形成之前，緩衝氧化層(buffer oxide layer)(圖未繪示)及接觸蝕刻中止層(Contact Etch Stop Layer，CESL)47係形成在源極區域及汲極區域42上。緩衝氧化層可由氧化矽所形成，且接觸蝕刻中止層47係由氮化矽、碳氮化矽或類似物所形成。緩衝氧化層及接觸蝕刻中止層47可利用共形沉積法(例如原子層沉積)所形成。層間介電質46可包含介電材料，其可利用例如流動式化學氣相沉積、旋轉塗佈、化學氣相沉積或其他沉積方法所形成。層間介電質46也可由四乙氧基矽烷(Tetra Ethyl Ortho Silicate，TEOS)氧化物、電漿輔助化學氣相沉積氧化物(SiO2)、磷矽玻璃(Phospho-Silicate Glass，PSG)、硼矽玻璃(Boro-Silicate Glass，BSG)、硼摻雜磷矽玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)或類似物。可進行例如化學機械研磨(Chemical Mechanical Polish，CMP)或機械研磨(mechanical grinding)的平坦 化步驟，以使層間介電質46、虛擬閘極堆疊30及閘極間隙壁38之頂表面彼此在同一高度。
圖6A所示之結構的剖面視圖係繪示於圖6B，其中剖面視圖係從包含圖6A中的線A-A之垂直面所獲得。在剖面視圖中，繪示複數個虛擬閘極堆疊30中的二個，且繪示形成在相鄰虛擬閘極堆疊30之間的源極/汲極區域42。須理解的是，可形成較多的虛擬閘極堆疊30及源極/汲極區域42在交替佈局中。
接著，如圖7至圖10所示，包含硬遮罩層36、虛擬閘極電極34及虛擬閘極介電質32的虛擬閘極堆疊30係被包含金屬閘極及取代閘極介電質的取代閘極堆疊所取代。圖7至圖10示以及後續的圖11至圖21之剖面視圖係同樣從包含圖6A中的線A-A之垂直面所獲得。在圖7至圖21中，淺溝渠隔離區域22之頂表面的水平面22A係被繪示，而半導體鰭片24’係在水平面22A之上。
當圖6A及圖6B所示之取代閘極堆疊、硬遮罩層36、虛擬閘極電極34及虛擬閘極介電質32係先以一或複數個蝕刻步驟所移除，導致如圖7所示之溝渠/開口48。相應的步驟係繪示於如圖22所示之流程圖中的步驟202。凸出半導體鰭片24’之頂表面及側壁係暴露至溝渠48。
圖8係繪示根據一些實施例之閘極間隙壁50的形成。相應的步驟係繪示於如圖22所示之流程圖中的步驟204。根據另一些實施例，不形成閘極間隙壁50。欲形成閘極間隙壁50，形成一或多個毯覆閘極間隙壁層，舉例而言， 可利用例如原子層沉積或化學氣相沉積的沉積方法。毯覆閘極間隙壁層為共形。根據本揭露一些實施例，閘極間隙壁層係由氮化矽(SiN)、碳化矽(SiC)、氮氧化矽(SiON)、氮碳氧化矽(SiOCN)或其他介電材料，其可為與閘極間隙壁38之材料及接觸蝕刻中止層與層間介電質46之材料其中之一者的相同或不同。閘極間隙壁50將後續形成之金屬閘極與源極/汲極區域42分開，以使其間的漏電及電氣短路的可能性降低。
根據一些實施例，閘極間隙壁50係由低k介電材料所形成，低k介電材料可具有低於約3.0之介電常數(k值)。所有描述中，氧化矽(SiO2)的k值(大約為3.9)係用以分別低k值及高k值。據此，k值低於3.8係稱為低k值，而其相應的介電材料便稱為是低k介電材料。相反地，k值高於3.9係稱為高k值，而其相應的介電材料便稱為高k介電材料。舉例而言，閘極間隙壁50可由SiON或SiOCN所形成，其可形成為多孔性，以具有所要的低k值。低k介電間隙壁50的形成有益地降低在後續形成之金屬閘極及源極/汲極區域42之間的寄生電容。舉例而言，在毯覆介電層的沉積時，可添加成孔劑，並在沉積之後進行退火，以去除成孔劑，藉以產生孔洞。SiOCN的k值也可藉由調整其中的元素(例如碳)比例而調整。毯覆閘極間隙壁係以非等向性蝕刻被蝕刻，以移除水平部分，且剩餘的垂直部分形成閘極間隙壁50。
每一個閘極間隙壁50可由具有同質介電材料 的單層所形成，或由不同介電材料所形成的複數個介電層所形成。舉例而言，閘極間隙壁50可包含次間隙壁50A及次間隙壁50B。形成製程可包含沉積共形介電層及進行非等向性蝕刻，以形成次間隙壁50A，然後，沉積另一共形介電層及進行另一非等向性蝕刻，以形成次間隙壁50B。
在閘極間隙壁50包含次間隙壁的實施例中，次間隙壁50A及次間隙壁50B係由例如SiON或SiOCN(具有孔洞)的低k介電材料所形成，且其他子層可由低k介電材料、氧化矽(非低k亦非高k)、或高k介電材料所形成。氧化矽或高k介電材料具有良好絕緣能力。因此，當子層之一者係由低k介電材料所形成，而子層之另一者係由氧化矽或高k介電材料所形成時，隔離能力佳，且寄生電容也低。根據一些實施例，次間隙壁50A及次間隙壁50B係由相同材料(例如SiON或SiOCN)所形成，但具有不同孔洞性。舉例而言，次間隙壁50A可具有高於次間隙壁50B的孔洞性，或次間隙壁50B可具有高於次間隙壁50A的孔洞性。
接著，請參閱圖9，(取代)閘極介電層52係被形成為延伸至溝渠48中(圖8)。相應的步驟係繪示於如圖22所示之流程圖中的步驟206。根據本揭露一些實施例，閘極介電層52包含做為下部分的界面層(Interfacial Layer，IL)54。界面層54係形成在突出鰭片24’之暴露表面上。界面層54可包含例如氧化矽層的氧化層，其係透過凸出鰭片24’的熱氧化、化學氧化製程或沉積製程所形成。閘極介電層52也可包含形成在界面層54上的高k介電層56。高k介電 層56包含高k介電材料，例如二氧化鉿、氧化鑭、氧化鋁、二氧化鋯或類似物。高k介電材料的介電常數(k值)係高於3.9，且可高於7.0。高k介電層56係在界面層54之上，且可接觸界面層54。高k介電層56係形成為共形層，並延伸至凸出鰭片24’之側壁及閘極間隙壁38/50之頂表面及側壁上。根據本揭露一些實施例，高k介電層56係利用原子層沉積或化學氣相沉積所形成。
請繼續參閱圖9，沉積堆疊層58。相應的步驟係繪示於如圖22所示之流程圖中的步驟208。堆疊層58內的子層並未分開呈現，在現實狀況下，子層彼此係可分辨的。沉積可利用共形沉積法(例如原子層沉積或化學氣相沉積)進行，以使堆疊層58(及每一個子層)之垂直部分的厚度T1與水平部分的厚度T2係與彼此實質相等。堆疊層58係延伸至溝渠48(圖8)內，且係包含在層間介電質46上的一些部分。
堆疊層58可包含擴散阻障層及在擴散阻障層上的一個(或多個)功函數層。擴散阻障層係由氮化鈦(titanium nitride，TiN)所形成，其中氮化鈦可(或可不)被矽摻雜。功函數層決定閘極的功函數，且包含至少一層或由不同材料所形成的多層。功函數層的材料係根據對應之鰭式場效電晶體為n型鰭式場效電晶體或p型鰭式場效電晶體而進行選擇。舉例而言，當鰭式場效電晶體為n型鰭式場效電晶體時，功函數層可包含氮化鉭(TaN)層及在氮化鉭層上的鈦鋁(TiAl)層。當鰭式場效電晶體為p型鰭式場效電晶體 時，功函數層可包含氮化鉭層、在氮化鉭層上的氮化鈦層及在氮化鈦層上的鈦鋁層。在功函數層沉積後，形成阻障層，其可為另外的氮化鈦層。
接著，沉積金屬材料60，金屬材料60可為由例如鎢或鈷所形成。金屬材料60完全填充剩餘的溝渠48(圖8)。在圖10所示之後續步驟中，進行如化學機械研磨或機械研磨的平坦化步驟，以移除在層間介電質46上的層56、層58及層60之部分。相應的步驟係繪示於如圖22所示之流程圖中的步驟210。因此，形成金屬閘極電極62，其係包含層58及層60的剩餘部分。層52、層58及層60之的剩餘部分在之後係稱為取代閘極堆疊64。如圖10所示，金屬閘極62、間隙壁38/50、接觸蝕刻中止層47及層間介電質46之頂表面在此時為實質上共平面。層間介電質46及接觸蝕刻中止層47之厚度T3可為約15nm至約25nm。
在圖10中，虛線(標示為64/50)係繪示為對準閘極間隙壁50的外邊緣，以呈現延伸至低於繪示之半導體鰭片24’之頂表面的閘極間隙壁50及取代閘極堆疊64。虛線指出閘極間隙壁50及取代閘極堆疊64之這些部分並未在繪示的平面中。再者，雖然未呈現，如圖3所示，閘極間隙壁38亦延伸至半導體鰭片24’之側壁上。
圖11至圖20繪示源極/汲極接觸插塞及閘極接觸插塞的形成。在繪示的具體例中，呈現三個源極/汲極區域42，且繪示的製程僅呈現連接至最左邊的源極/汲極區域的三個源極/汲極接觸插塞的形成。在現實製程中，亦可形 成連接至中心及最右邊的源極/汲極區域42的源極/汲極接觸插塞。然而，這些源極/汲極接觸插塞係形成在不同於繪示的平面中，因此為不可視。相似地，形成閘極接觸插塞直接在左道的閘極堆疊64上，其係在不同於所繪示的平面中，因此未能呈現。
請參閱圖11，根據本揭露一些實施例，形成介電遮罩66。在形成閘極電極62的平坦化及介電遮罩66的形成之間，沒有回蝕係被進行以凹陷閘極電極62。介電遮罩66係由具有k值高於3.9的高k介電材料所形成。根據本揭露一些實施例，介電遮罩66係由AlxOy、HfO2、SiN或SiOCN(無孔洞或內部實質無孔洞)所形成。介電遮罩66也可(或可不)由與閘極間隙壁50相同的材料(例如SiOCN)所形成，其中閘極間隙壁50具有較介電遮罩66多的孔洞性，以具有低k值。介電遮罩66之厚度可為約2nm至約4nm。形成方法可包含電漿輔助化學氣相沉積、原子層沉積、化學氣相沉積或類似方法。接著，層間介電質68係形成在介電遮罩66上。層間介電質68具有k值高於閘極間隙壁50內之低k介電材料的k值，且低於後續形成之接觸間隙壁82(圖14)之k值。層間介電質68之材料可選自於與用以形成層間介電質46相同的候選材料(及方法)，且層間介電質46及層間介電質68可由相同或不同的介電材料所形成。舉例而言，介電層68可利用電漿輔助化學氣相沉積形成，且可包含氧化矽。介電層68之厚度T4可為約700Å和約800Å。
根據本揭露另一些實施例，不形成介電遮罩 66，且層間介電質68係與下方的取代閘極堆疊64、閘極間隙壁38/50、接觸蝕刻中止層47及層間介電質46直接接觸。據此，介電遮罩66係利用虛線繪示，以指出其為選擇性地被形成。在這些實施例中，在形成閘極電極62的平坦化及層間介電質68的形成之間，沒有回蝕係被進行以凹陷閘極電極62。
金屬硬遮罩70係形成在層間介電質68上，其中金屬硬遮罩70係做為後續蝕刻中的蝕刻遮罩。金屬硬遮罩70係由金屬氮化物(例如氮化鈦)所形成。接著，墊氧化層72係形成在硬遮罩層70上，其中墊氧化層72係由氧化矽所形成。然後，光阻74被施加並圖案化，以形成開口76。
接著，被圖案化的光阻74係用以蝕刻下方墊氧化層72及金屬硬遮罩70，以使開口76延伸至金屬硬遮罩70。然後，光阻74係以例如灰化處理進行移除。接著，剩餘的墊氧化層72及金屬硬遮罩70係做為蝕刻層間介電質68、介電遮罩66(若有)、層間介電質46及接觸蝕刻中止層47的蝕刻遮罩，以形成源極/汲極接觸開口78，如圖12所示。相應的步驟係繪示於如圖22所示之流程圖中的步驟212。在蝕刻製程時，介電遮罩66(若有形成)不用以做為蝕刻中止層。據此，層間介電質68、介電遮罩66及層間介電質46之蝕刻的進行可為利用蝕刻氣體攻擊所有層間介電質68、介電遮罩66及層間介電質46的單一連續蝕刻製程。接觸蝕刻中止層47可做為層68、層66及層46之蝕刻的蝕刻中止層。接著，改變蝕刻製程，例如，使用不同蝕刻氣體，並 蝕刻接觸蝕刻中止層47之暴露部分，以暴露出下方的源極/汲極區域42。
請參閱圖13，介電層80係例如利用共形沉積法(例如化學氣相沉積或原子層沉積)形成。介電層80可為具有k值大於3.9的高k介電層，以使其具有良好隔離能力。所選材料包含AlxOy、HfO2、SiN或SiOCN(無孔洞或內部實質無孔洞)。介電層80的厚度可為約2nm至約4nm。
然後，進行非等向性蝕刻，以使介電層80之水平部分被移除，且在開口78之側壁上之介電層80的剩餘垂直部分形成接觸間隙壁82，其中接觸間隙壁82在由晶圓10之頂部觀之時形成環。所得之結構係如圖14所示。相應的步驟係繪示於如圖22所示之流程圖中的步驟214。
根據本揭露另一些實施例，比起在此階段形成接觸間隙壁82，接觸間隙壁82係與圖16所示之步驟中的接觸間隙壁88同時形成。因此，在圖14中，接觸間隙壁82係以虛線繪示，以指出其可以或可不在此階段形成。
請參閱圖15，光阻84被施加並圖案化，以在其中形成開口。接著，蝕刻層間介電質68及介電遮罩66，以向下延伸開口，並形成閘極接觸開口86，至暴露出閘極電極62。相應的步驟係繪示於如圖22所示之流程圖中的步驟216。閘極接觸開口86係足夠寬，以暴露出閘極間隙壁38/50。閘極接觸開口86也可為小於所繪示的，而不暴露出閘極間隙壁38/50。然後，移除光阻84。
接著，如圖16所示，根據一些實施例，(閘極) 接觸間隙壁88係形成在開口86之側壁上。根據另一些實施例，不形成接觸間隙壁88。當接觸間隙壁82已在先前的步驟中形成，可不形成接觸間隙壁88。若接觸間隙壁82未在先前步驟中形成，接觸間隙壁82及接觸間隙壁88係在圖16所示之步驟中同時形成。接觸間隙壁88係由高k介電材料所形成，其可選自於形成接觸間隙壁82(及對應的介電層80)之所選材料的相同族群。因此，接觸間隙壁88係以虛線繪示，以指出其可或可不被形成，而接觸間隙壁82係以實線繪示，以指出其已被形成。根據另一些實施例，接觸開口86係在接觸開口78形成之前形成，因此，形成接觸間隙壁88，而接觸間隙壁82係選擇性地形成。
請參閱圖17，金屬層90(例如鈦層或鈷層)係利用例如物理氣相沉積法進行沉積。然後，阻障層92係形成在金屬層90上，其中阻障層92可為金屬氮化物層，例如氮化鈦層或氮化鉭層。相應的步驟係繪示於如圖22所示之流程圖中的步驟218。阻障層92可利用化學氣相沉積法形成。層90及層92皆為共形，並延伸至開口78及開口86。
然後，如圖18所示，進行退火，以形成源極/汲極矽化物區域94。相應的步驟係繪示於如圖22所示之流程圖中的步驟220。退火可藉由快速熱退火(Rapid Thermal Anneal，RTA)、爐退火(furnace anneal)或類似方法進行。因此，金屬層90之底部部分與源極/汲極區域42反應，以形成矽化物區域94。在矽化製程後維持金屬層90之側壁部分。根據本揭露一些實施例，矽化物區域94之頂 表面係與阻障層92之底表面接觸。
接著，如圖19所示，金屬材料96係沉積在阻障層92上，並與阻障層92接觸。相應的步驟係繪示於如圖22所示之流程圖中的步驟222。金屬材料96係選自於含金屬材料60之所選材料的相同族群，且可為鎢或鈷。然後，進行例如化學機械研磨或機械研磨的平坦化步驟，以移除在層間介電層68上的層90、層92及層96之部分。所形成之結構係如圖20所示，其係包含源極/汲極接觸插塞98及閘極接觸插塞102。
圖21係繪示蝕刻中止層103、介電層104、閘極接觸插塞(介層窗)106及在蝕刻中止層103及介電層104內的源極/汲極接觸插塞(介層窗)108的形成。蝕刻中止層103係由碳化矽、氮氧化矽、碳氮化矽或類似物所形成，且可利用例如化學氣相沉積的沉積法形成。介電層104包含之材料係選自於磷矽玻璃、硼矽玻璃、硼摻雜磷矽玻璃、氟摻雜矽玻璃(Fluorine-doped Silicon Glass，FSG)、四乙氧基矽烷氧化物或電漿輔助化學氣相沉積氧化物(SiO2)。介電層104係利用旋轉塗佈、流動式化學氣相沉積或類似方法所形成，或利用例如電漿輔助化學氣相沉積或低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition，LPCVD)的沉積方法形成。
蝕刻介電層104及蝕刻中止層103，以形成開口(被插塞/介層窗106及插塞/介層窗108所佔據)。蝕刻可利用例如反應性離子蝕刻(Reactive Ion Etch，RIE)進行。 在後續步驟中，形成插塞/介層窗106及插塞/介層窗108。根據本揭露一些實施例，插塞/介層窗106及插塞/介層窗108包含阻障層110及在阻障層110上的含金屬材料112。根據本揭露一些實施例，插塞/介層窗106及插塞/介層窗108的形成包含蝕刻層103及層104，以形成接觸開口，形成毯覆阻障層及在毯覆阻障層上的含金屬材料，以及進行平坦化，以移除毯覆阻障層及含金屬材料的多餘部分。阻障層110係由例如氮化鈦或氮化鉭的金屬氮化物所形成。含金屬材料112之材料、結構及形成方法可分別選自於含金屬材料60的所選材料、所選擇之結構及所選擇之形成方法，故在此不贅述其細節。
在製得之結構中，源極/汲極區域42中之源極區域可為電性連接，源極/汲極區域42中之汲極區域可為電性連接，且閘極電極可透過接觸插塞及上方的插塞/介層窗、金屬線(圖未繪示)相互連接，以使所得結構形成鰭式場效電晶體100。
本揭露的實施例具有一些優勢的特徵。在金屬閘極電極62形成之後，金屬閘極電極不被回蝕，且無硬遮罩係形成在所得之凹陷內。因此，可節省下回蝕及形成硬遮罩的成本。金屬閘極之高度亦因其不須被回蝕而減少。因此，用以填充金屬閘極的開口之長寬比減少，且填充金屬閘極較容易。高k接觸間隙壁82/88及高k介電遮罩66的形成優化金屬閘極及相鄰的源極/汲極接觸插塞之間的隔離。低k閘極間隙壁的形成優化金屬閘極及源極/汲極區域之間的隔 離，而不造成寄生電容的增加。
根據本揭露的一些實施例，一種方法包含形成電晶體，其係包含形成源極/汲極區域在虛擬閘極之一側上、形成第一層間介電質覆蓋源極/汲極區域、移除虛擬閘極，以形成溝渠在第一層間介電質內、形成閘極介電質延伸至溝渠中、形成金屬材料在閘極介電層上，以及進行平坦化步驟，以移除閘極介電層及金屬材料之多餘部分，以分別形成閘極介電層及金屬閘極。方法更包含形成第二層間介電質在第一層間介電質及金屬閘極上。在第二層間介電質被形成時，金屬閘極之頂表面係與第一層間介電質之頂表面共平面。方法更包含形成電性耦合源極/汲極區域的源極/汲極接觸插塞，其中源極/汲極接觸插塞貫穿第一層間介電質及第二層間介電質，以及形成閘極接觸插塞在金屬閘極上，並與金屬閘極接觸。
在一些實施例中，上述電晶體的製造方法更包含，在閘極介電層形成之前，形成複數個閘極間隙壁在溝渠內。
在一些實施例中，上述形成閘極間隙壁之操作包含形成複數個低k介電間隙壁。
在一些實施例中，上述第二層間介電質係在第一層間介電質上，並與第一層間介電質接觸。
在一些實施例中，上述電晶體的製造方法更包含形成介電遮罩，介電遮罩與金屬閘極及第一層間介電質接觸，其中第二層間介電質係在介電遮罩上，並與介電遮罩接 觸。
在一些實施例中，上述形成源極/汲極接觸插塞之操作包含蝕刻第二層間介電質、介電遮罩及第一層間介電質，以形成源極/汲極接觸開口，其中蝕刻步驟係使用相同蝕刻劑。此操作更包含沉積金屬層、沉積金屬氮化物阻障層在金屬層上、進行退火，以使金屬層與源極/汲極區域反應，並形成矽化物區域，以及進行平坦化，以移除金屬層及金屬氮化物阻障層之多餘部分，其中金屬層具有延伸至源極/汲極接觸開口中之一部分。
在一些實施例中，上述形成源極/汲極接觸插塞之操作包含蝕刻第二層間介電質及第一層間介電質，以形成源極/汲極接觸開口。接著，形成接觸間隙壁在源極/汲極接觸開口內。然後，以金屬材料填充源極/汲極接觸開口，以形成源極/汲極接觸插塞，其中接觸間隙壁係圍繞源極/汲極接觸插塞。
在一些實施例中，上述形成接觸間隙壁之操作包含形成高k介電間隙壁。
在一些實施例中，上述形成介電遮罩之操作包含形成高k介電層。
根據本揭露的一些實施例，一種方法包含形成電晶體，其係包含形成虛擬閘極堆疊在半導體區域上，以及形成層間介電質。虛擬閘極堆疊係在層間介電質內，且層間介電質覆蓋在半導體區域內的源極/汲極區域。方法更包含移除虛擬閘極堆疊，以形成溝渠在第一層間介電質內、形成 低k閘極間隙壁在溝渠內、形成取代閘極介電質延伸至溝渠中、形成金屬層，以填充溝渠，及進行平坦化，以移除閘極介電質及金屬材料之多餘部分，以分別形成閘極介電質及金屬閘極。然後，源極區域及汲極區域係形成在金屬閘極的相反側上。
在一些實施例中，上述電晶體的製造方法更包含，在虛擬閘極堆疊被移除之前，且在第一層間介電質被形成之前，形成附加閘極間隙壁，附加閘極間隙壁與虛擬閘極堆疊之側壁接觸，其中低k閘極間隙壁具有側壁，低k閘極間隙壁之側壁與附加閘極間隙壁之側壁接觸。
在一些實施例中，上述低k閘極間隙壁包含多孔性介電材料。
在一些實施例中，上述電晶體的製造方法更包含形成高k介電遮罩在該金屬閘極、低k閘極間隙壁及第一層間介電質上，且高k介電遮罩與金屬閘極、低k閘極間隙壁及第一層間介電質接觸，以及形成第二層間介電質在高k介電遮罩上，且第二層間介電質與高k介電遮罩接觸。
在一些實施例中，上述低k閘極間隙壁及高k介電遮罩係由相同介電質所形成，且低k閘極間隙壁係較高k介電遮罩具有更高多孔性。
在一些實施例中，上述電晶體的製造方法更包含形成源極/汲極接觸插塞及高k接觸間隙壁，源極/汲極接觸插塞及高k接觸間隙壁貫穿第一層間介電質，其中高k接觸間隙壁圍繞源極/汲極接觸插塞。
根據本揭露的一些實施例，一種裝置包含第一層間介電質、在第一層間介電質內的第一閘極間隙壁、在開口內的閘極介電質，以及在閘極介電質上的金屬閘極，其中此開口係位於第一閘極間隙壁之相反部分之間。金屬閘極之頂表面、第一閘極間隙壁之頂端及第一層間介電質之頂表面係與相同介電層之底表面接觸。裝置更包含在第一層間介電質上的第二層間介電質、相鄰於金屬閘極的源極/汲極區域，以及在源極/汲極區域上並電性耦合源極/汲極區域的源極/汲極接觸插塞。源極/汲極接觸插塞係貫穿第一層間介電質及第二層間介電質。接觸間隙壁係圍繞源極/汲極接觸插塞。
在一些實施例中，上述接觸間隙壁係由高k介電材料所形成。
在一些實施例中，上述第二層間介電質係與第一層間介電質接觸，且電晶體更包含閘極接觸插塞，閘極接觸插塞在第二層間介電質內，第二層間介電質之底表面係實質與閘極接觸插塞之底表面共平面。
在一些實施例中，上述電晶體更包含高k介電遮罩，其中高k介電遮罩係在第一層間介電質及第二層間介電質之間，並與第一層間介電質及第二層間介電質接觸，且源極/汲極接觸插塞更貫穿高k介電遮罩。
在一些實施例中，上述電晶體更包含第二閘極間隙壁，其中第二閘極間隙壁係在閘極介電質及第一閘極間隙壁之間，並與閘極介電質及第一閘極間隙壁接觸。閘極間 隙壁係包含低k介電材料。
上述摘要許多實施例的特徵，因此本領域具有通常知識者可更了解本揭露的態樣。本領域具有通常知識者應理解利用本揭露為基礎可以設計或修飾其他製程和結構以實現和所述實施例相同的目的及/或達成相同優勢。本領域具有通常知識者也應了解與此同等的架構並沒有偏離本揭露的精神和範圍，且可以在不偏離本揭露的精神和範圍下做出各種變化、交換和取代。

Claims (10)

  1. 一種電晶體的製造方法，包含：形成一電晶體，包含：形成一源極/汲極區域在一虛擬閘極之一側上；形成一第一層間介電質覆蓋該源極/汲極區域；移除該虛擬閘極，以形成一溝渠在該第一層間介電質內；形成一閘極介電層延伸至該溝渠中；形成一金屬材料在該閘極介電層上；以及進行一平坦化步驟，以移除該閘極介電層及該金屬材料之複數個多餘部分，以分別形成一閘極介電層及一金屬閘極；形成一第二層間介電質在該第一層間介電質及該金屬閘極上，其中在該第二層間介電質被形成時，該金屬閘極之一頂表面及該第一層間介電質之一頂表面係與相同的一上方介電層之一底表面接觸；形成一源極/汲極接觸插塞，其中該源極/汲極接觸插塞電性耦合該源極/汲極區域，其中該源極/汲極接觸插塞貫穿該第一層間介電質及該第二層間介電質；以及形成一閘極接觸插塞在該金屬閘極上，並與該金屬閘極接觸。
  2. 如申請專利範圍第1項所述之電晶體的製造方法，更包含：在該閘極介電層形成之前，形成複數個閘極間隙壁在 該溝渠內，其中該形成該些閘極間隙壁之操作包含形成複數個低k介電間隙壁；以及形成一介電遮罩，該介電遮罩與該金屬閘極及該第一層間介電質接觸，其中該第二層間介電質係在該介電遮罩上，並與該介電遮罩接觸，且該形成該介電遮罩之操作包含形成一高k介電層。
  3. 如申請專利範圍第2項所述之電晶體的製造方法，其中該形成該源極/汲極接觸插塞之操作包含：蝕刻該第二層間介電質、該介電遮罩及該第一層間介電質，以形成一源極/汲極接觸開口，其中該蝕刻步驟係使用一相同蝕刻劑；沉積一金屬層，其中該金屬層具有延伸至該源極/汲極接觸開口中之一部分；沉積一金屬氮化物阻障層在該金屬層上；進行一退火，以使該金屬層與該源極/汲極區域反應，並形成矽化物區域；以及進行一平坦化，以移除該金屬層及該金屬氮化物阻障層之複數個多餘部分。
  4. 如申請專利範圍第2項所述之電晶體的製造方法，其中該形成源極/汲極接觸插塞之操作包含：蝕刻該第二層間介電質及該第一層間介電質，以形成一源極/汲極接觸開口；形成一接觸間隙壁在該源極/汲極接觸開口內，其中該 形成該接觸間隙壁之操作包含形成一高k介電間隙壁；以及以金屬材料填充該源極/汲極接觸開口，以形成源極/汲極接觸插塞，其中該接觸間隙壁圍繞該源極/汲極接觸插塞。
  5. 一種電晶體的製造方法，包含：形成一電晶體，包含：形成一虛擬閘極堆疊在一半導體區域上；形成一第一層間介電質，其中該虛擬閘極堆疊在該第一層間介電質內，且該第一層間介電質覆蓋該半導體區域內的一源極/汲極區域；移除該虛擬閘極堆疊，以形成一溝渠在該第一層間介電質內；形成一低k閘極間隙壁在該溝渠內；形成一取代閘極介電層延伸至該溝渠中；形成一金屬層，以填充該溝渠；以及進行一平坦化步驟，以移除該取代閘極介電層及該金屬層之複數個多餘部分，以分別形成一閘極介電質及一金屬閘極；以及形成一源極區域及一汲極區域，其中該源極區域及該汲極區域係在該金屬閘極之相反側上。
  6. 如申請專利範圍第5項所述之電晶體的製造方法，更包含，在虛擬閘極堆疊被移除之前，且在該第 一層間介電質被形成之前，形成一附加閘極間隙壁，該附加閘極間隙壁與該虛擬閘極堆疊之一側壁接觸，其中該低k閘極間隙壁具有一側壁，該低k閘極間隙壁之該側壁與該附加閘極間隙壁之一側壁接觸，且該低k閘極間隙壁包含一多孔性介電材料。
  7. 如申請專利範圍第5項所述之電晶體的製造方法，更包含：形成一高k介電遮罩在該金屬閘極、該低k閘極間隙壁及該第一層間介電質上，並與該金屬閘極、該低k閘極間隙壁及該第一層間介電質接觸；形成一第二層間介電質在該高k介電遮罩上，並與該高k介電遮罩接觸，其中該低k閘極間隙壁及該高k介電遮罩係由相同介電質所形成，且該低k閘極間隙壁係較該高k介電遮罩具有更高多孔性；以及形成一源極/汲極接觸插塞及一高k接觸間隙壁，該源極/汲極接觸插塞及該高k接觸間隙壁貫穿該第一層間介電質，其中該高k接觸間隙壁圍繞該源極/汲極接觸插塞。
  8. 一種電晶體，包含：一第一層間介電質；一第一閘極間隙壁，在該第一層間介電質內；一閘極介電質，在一開口內，其中該開口位於該第一閘極間隙壁之相反部分之間；一金屬閘極，在該閘極介電質上，其中該金屬閘極之 一頂表面、該第一閘極間隙壁之一頂端及該第一層間介電質之一頂表面係與一相同介電層之一底表面接觸；一第二層間介電質，在該第一層間介電質上；一源極/汲極區域，相鄰於該金屬閘極；一源極/汲極接觸插塞，在該源極/汲極區域上，並電性耦合該源極/汲極區域，其中該源極/汲極接觸插塞貫穿該第一層間介電質及該第二層間介電質；以及一接觸間隙壁，圍繞該源極/汲極接觸插塞。
  9. 如申請專利範圍第8項所述之電晶體，其中該第二層間介電質係與該第一層間介電質接觸，且該電晶體更包含一閘極接觸插塞，該閘極接觸插塞在該第二層間介電質內，該第二層間介電質之一底表面係實質與該閘極接觸插塞之一底表面共平面。
  10. 如申請專利範圍第8項所述之電晶體，更包含：一高k介電遮罩，其中該高k介電遮罩在該第一層間介電質及該第二層間介電質之間，並與該第一層間介電質及該第二層間介電質接觸，且該源極/汲極接觸插塞更貫穿該高k介電遮罩；以及一第二閘極間隙壁，其中該第二閘極間隙壁在該閘極介電質及該第一閘極間隙壁之間，並與該閘極介電質及該第一閘極間隙壁接觸，該閘極間隙壁包含一低k介電材料。
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