TWI792499B - 半導體結構及其形成方法 - Google Patents

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陳亮吟
張惠政
育佳 楊
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Abstract

方法包含在源極/汲極區上方形成第一介電層，以及形成源極/汲極接觸插塞於源極/汲極區上方並電性連接源極/汲極區，源極/汲極接觸插塞的上部具有第一橫向尺寸，進行佈植製程，以將摻雜物植入第一介電層，佈植製程導致源極/汲極接觸插塞具有小於第一橫向尺寸的第二橫向尺寸。此方法更包含在第一介電層上方形成第二介電層，以及形成閘極接觸插塞相鄰於源極/汲極接觸插塞。

Description

半導體結構及其形成方法
本發明實施例係有關於半導體技術，且特別是有關於半導體結構及其形成方法。
在製造積體電路時，接觸插塞用於電性耦接電晶體的源極和汲極區以及閘極。源極/汲極接觸插塞一般連接至源極/汲極矽化物區，源極/汲極矽化物區的形成製程包含形成接觸開口以暴露源極/汲極區，沉積金屬層，在金屬層上方沉積阻障層，進行退火製程使金屬層與源極/汲極區反應，在剩下的接觸開口中填充金屬(例如鎢或鈷)，以及進行化學機械研磨(Chemical Mechanical Polish，CMP)製程，以移除多餘金屬。可形成多於一層的接觸插塞。
在一些實施例中，提供半導體結構的形成方法，此方法包含在源極/汲極區上方形成第一介電層；形成源極/汲極接觸插塞於源極/汲極區上方並電性連接源極/汲極區，其中源極/汲極接觸插塞的上部具有第一橫向尺寸；進行佈植製程，以將摻雜物植入第一介電層，其中佈植製程導致源極/汲極接觸插塞具有小於第一橫向尺寸的第二橫向尺寸；在第一介電層上方形成第二介電層；以及形成閘極接觸插塞相鄰於源極/汲極接觸插塞。
在一些其他實施例中，提供半導體結構，半導體結構包含層間介電質；源極/汲極接觸插塞，位於層間介電質中，其中層間介電質的上部包含具有第一摻雜物濃度的摻雜物，且層間介電質的下部具有摻雜物的第二摻雜物濃度，其中第二摻雜物濃度小於第一摻雜物濃度；閘極堆疊物，位於源極/汲極接觸插塞的一側；以及閘極接觸插塞，位於閘極堆疊物上方並電性耦接閘極堆疊物。
在另外一些實施例中，提供半導體結構，半導體結構包含源極/汲極區；矽化物區，位於源極/汲極區上方並接觸源極/汲極區；第一層間介電質；第一接觸插塞，位於矽化物區上方並接觸矽化物區，且第一接觸插塞延伸至第一層間介電質中；蝕刻停止層，位於第一接觸插塞上方並接觸第一接觸插塞；第二層間介電質，位於蝕刻停止層上方並接觸蝕刻停止層；第二接觸插塞，延伸至第二層間介電質中；以及摻雜物，在第一層間介電質的頂部中具有第一摻雜物濃度，且在第一層間介電質的底部中具有第二摻雜物濃度，其中第一摻雜物濃度比第二摻雜物濃度至少大兩個數量級。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，以下的揭露內容敘述了將一第一部件形成於一第二部件之上或上方，即表示其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語也涵蓋裝置在使用或操作中的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
依據一些實施例，提供接觸插塞及其形成方法。接觸插塞在其頂部具有比底部更大的橫向尺寸。進行佈植製程，以將摻雜物摻雜至介電層的頂部，接觸插塞位於此介電層中，使得縮小接觸插塞的頂部的橫向尺寸。因此，增加了接觸插塞與相鄰的導電部件之間的間隔，並減少接觸插塞與相鄰的導電部件之間的漏電流。應當理解的是，雖然使用鰭式場效電晶體(FinFET)作為範例，但是也可採用其他類型的電晶體(例如平面電晶體、全繞式閘極(Gate-All-Around，GAA)電晶體或類似物)作為本發明實施例。再者，雖然使用源極/汲極接觸插塞作為範例，但是也可使用其他導電部件(包含，但不限於導線、導電插塞、導通孔和類似物)作為本發明實施例，以增加這些導電部件與鄰近導電部件之間的間隔。本文討論的實施例提供範例使能夠製造或使用本揭露的主題，且本發明所屬技術領域中具通常知識者將容易理解在保持在不同實施例的考慮範圍中的同時可進行修改。本各種視圖和顯示的實施例中，使用相似參考符號來標註相似元件。雖然可以特定順序進行來討論方法實施例，但是可以任何邏輯順序進行其他方法實施例。
第1-7、8A、8B、9A、9B、10A、10B、11、12A、12B、12C、12D和13-15圖為依據本發明一些實施例，形成鰭式場效電晶體(FinFET)及對應的接觸插塞的中間階段的透視圖和剖面示意圖。對應的製程也示意性地反映在第19圖所示的製程流程200中。
第1圖顯示形成於晶圓10上的初始結構的透視圖。晶圓10包含基底20。基底20可為半導體基底，半導體基底可為矽基底、矽鍺基底或由其他半導體材料形成的基底。基底20可摻雜p型或n型雜質。隔離區22例如為淺溝槽隔離(Shallow Trench Isolation，STI)區，隔離區22可從基底20的頂表面延伸至基底20中形成。對應的製程顯示於第19圖中所示的製程流程200中的製程202。基底20在相鄰隔離區22之間的部分被稱為半導體條帶24。半導體條帶24的頂表面和隔離區22的頂表面可彼此大致齊平。依據本發明一些實施例，半導體條帶24為原始基底20的一部分，因此半導體條帶24的材料相同於基底20的材料。依據本發明其他實施例，半導體條帶24為取代條帶，透過蝕刻基底20在相鄰隔離區22之間的部分，以形成凹口，並進行磊晶成長，以在凹口中再成長另一半導體材料來形成半導體條帶24。因此，半導體條帶24由不同於基底20的半導體材料形成。依據一些實施例，半導體條帶24由矽鍺、矽碳或第III-V族化合物半導體材料形成。
隔離區22可包含襯墊氧化物(未顯示)，襯墊氧化物可為透過將基底20的表面層熱氧化形成的熱氧化物。襯墊氧化物也可為透過使用例如原子層沉積(Atomic Layer Deposition，ALD)、高密度電漿化學氣相沉積(High-Density Plasma Chemical Vapor Deposition，HDPCVD)、化學氣相沉積(Chemical Vapor Deposition，CVD)、或類似方法形成的沉積的氧化矽層。隔離區22也可包含在襯墊氧化物上方的介電材料，其中介電材料可透過使用可流動化學氣相沉積(Flowable Chemical Vapor Deposition，FCVD)、旋塗或類似方法形成。
請參照第2圖，將隔離區22凹陷，使得半導體條帶24的頂部突出高於隔離區22的剩下部分的頂表面22A(隔離區22具有底表面22B)，以形成突出鰭24’。對應的製程顯示於第19圖中所示的製程流程200中的製程204。可使用乾蝕刻製程來進行此蝕刻，例如使用HF 3和NH 3作為蝕刻氣體。依據本發明其他實施例，隔離區22的凹陷透過使用濕蝕刻製程來進行。舉例來說，蝕刻化學物可包含稀釋HF溶液。
在以上顯示的實施例中，鰭可透過任何合適的方法圖案化。舉例來說，鰭可透過使用一個或多個光微影製程(包含雙重圖案化或多重圖案化製程)來圖案化。一般來說，雙重圖案化或多重圖案化製程結合了光微影和自對準製程，以創造具有較小間距的圖案，舉例來說，此圖案具有比使用單一直接光微影製程可獲得的間距更小的圖案。舉例來說，在一實施例中，犧牲層形成於基底上方並透過使用光微影製程圖案化。間隔物透過使用自對準製程形成於圖案化犧牲層旁邊。接著，移除犧牲層，且可接著使用剩下的間隔物或心軸將鰭圖案化。
請參照第3圖，形成虛設閘極堆疊物30延伸至突出鰭24’的頂表面和側壁上。對應的製程顯示於第19圖中所示的製程流程200中的製程206。虛設閘極堆疊物30可包含虛設閘極介電質32和在對應的虛設閘極介電質32上方的虛設閘極電極34。虛設閘極電極34可例如使用多晶矽形成，且也可使用其他材料。每個虛設閘極堆疊物30也可包含在虛設閘極電極34上方的一個(或複數個)硬遮罩層36。硬遮罩層36可由氮化矽、氧化矽、氮氧化矽或前述之多層形成。虛設閘極堆疊物30可橫跨單一個或複數個突出鰭24’及/或隔離區22。虛設閘極堆疊物30也可具有縱向方向垂直於突出鰭24’的縱向方向。
接著，在虛設閘極堆疊物30的側壁上形成閘極間隙壁38。對應的製程也顯示於第19圖中所示的製程流程200中的製程206。依據本發明一些實施例，閘極間隙壁38由介電材料形成，例如氮化矽、氮碳化矽或類似物，且可具有單一層結構或包含複數個介電層的多層結構。
接著，進行蝕刻製程，以蝕刻突出鰭24’未被虛設閘極堆疊物30和閘極間隙壁38覆蓋的部分，以形成第4圖所示的結構。對應的製程顯示於第19圖中所示的製程流程200中的製程208。此凹陷為非等向性，因此突出鰭24’在虛設閘極堆疊物30和閘極間隙壁38正下方的部分受到保護而未被蝕刻。依據一些實施例，凹陷的半導體條帶24的頂表面可低於隔離區22的頂表面22A。突出鰭24’和半導體條帶24被蝕刻部分所留下的空間被稱作凹口40。凹口40位於虛設閘極堆疊物30的兩側。
接著，如第5圖所示，透過在凹口40中選擇性成長半導體材料(透過磊晶)形成磊晶區42。對應的製程顯示於第19圖中所示的製程流程200中的製程210。取決於最終的鰭式場效電晶體為p型鰭式場效電晶體或n型鰭式場效電晶體，隨著磊晶的進行，可原位摻雜p型或n型雜質。舉例來說，當最終的鰭式場效電晶體為p型鰭式場效電晶體時，可成長矽鍺硼(SiGeB)、矽硼(SiB)或類似物。相對地，當最終的鰭式場效電晶體為n型鰭式場效電晶體時，可成長矽磷(SiP)、矽碳磷(SiCP)或類似物。依據本發明其他實施例，磊晶區42包括第III-V族化合物半導體，例如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、前述之組合或前述之多層。在磊晶區42填充凹口40之後，磊晶區42的進一步磊晶成長導致磊晶區42水平擴展，並可形成刻面。磊晶區42的進一步成長也可導致相鄰磊晶區42彼此合併。可產生空隙(空氣間隙)44。依據本發明一些實施例，當磊晶區42的頂表面仍為波浪狀時，或當合併的磊晶區42的頂表面已變得平坦時(透過在磊晶區42上的進一步成長，如第6圖所示)，可完成磊晶區42的形成。
在磊晶製程之後，可將磊晶區42進一步植入p型或n型雜質，以形成源極/汲極區(因此磊晶區42有時也被稱為源極/汲極區)。依據本發明其他實施例，當在磊晶期間原位摻雜p型或n型雜質時，省略佈植製程。
第7圖顯示在形成接觸蝕刻停止層(Contact Etch Stop Layer，CESL)46和層間介電質(Inter-Layer Dielectric，ILD)48之後的結構的透視圖。對應的製程顯示於第19圖中所示的製程流程200中的製程212。接觸蝕刻停止層46可由氧化矽、氮化矽、氮碳化矽或類似物形成，且可透過使用化學氣相沉積、原子層沉積或類似方法形成。層間介電質48可包含介電材料，且透過使用例如可流動化學氣相沉積、旋塗、化學氣相沉積或其他沉積方法形成。層間介電質48也可由含氧介電材料形成，含氧介電材料可為氧化矽基介電材料，例如氧化矽(例如使用四乙氧基矽烷(Tetra Ethyl Ortho Silicate，TEOS)作為製程氣體形成)、磷矽酸鹽玻璃(Phospho-Silicate Glass，PSG)、硼矽酸鹽玻璃(Boro-Silicate Glass，BSG)、硼摻雜磷矽酸鹽玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)或類似物。依據一些實施例，層間介電質48包括有著氫大於3%的原子百分比。氫的百分比也可在約1%與約10%之間。依據一些實施例，氫原子百分比的增加可透過最佳化前驅物濃度、流量及/或分壓來實現。進行平坦化製程(例如化學機械研磨(CMP)製程或機械研磨製程)，使得層間介電質48、虛設閘極堆疊物30和閘極間隙壁38的頂表面彼此齊平。
接著，如第8A和8B圖所示，以取代閘極堆疊物56取代虛設閘極堆疊物30，虛設閘極堆疊物30包含硬遮罩層36、虛設閘極電極34和虛設閘極介電質32，取代閘極堆疊物56包含閘極電極54和閘極介電層52。對應的製程顯示於第19圖中所示的製程流程200中的製程214。當形成取代閘極堆疊物56時，先在一個或複數個蝕刻製程中移除第7圖所示的硬遮罩層36、虛設閘極電極34和虛設閘極介電質32，以形成閘極間隙壁38之間的溝槽/開口。突出鰭24’的頂表面和側壁暴露於形成的溝槽。
接著，如第8A和8B圖所示，第8A和8B圖分別顯示透視圖和剖面示意圖，其中形成閘極介電層52，閘極介電層52延伸至閘極間隙壁38之間的溝槽中。第8B圖顯示第8A圖的參考剖面8B-8B。依據本發明一些實施例，每個閘極介電層52包含界面層(Interfacial Layer，IL)作為閘極介電層52的下部。界面層接觸對應的突出鰭24’的暴露表面。界面層可包含氧化層，例如氧化矽層，氧化矽層透過突出鰭24’的熱氧化、化學氧化製程或沉積製程形成。閘極介電層52也可包含形成於界面層上方的高介電常數介電層。高介電常數介電層可包含高介電常數介電材料，例如氧化鉿、氧化鑭、氧化鋁、氧化鋯、氮化矽或類似物。高介電常數介電材料的介電常數(k值)大於3.9，且可大於約7.0。高介電常數介電層可形成為順應層，且延伸至突出鰭24’的側壁和閘極間隙壁38的側壁上。依據本發明一些實施例，高介電常數介電層透過使用原子層沉積或化學氣相沉積形成。
請進一步參照第8A和8B圖，在閘極介電層52上方形成閘極電極54。閘極電極54包含堆疊導電層。雖然未個別顯示堆疊導電層，但是堆疊導電層可彼此區分。堆疊導電層的沉積可透過使用順應性沉積方法進行，例如原子層沉積或化學氣相沉積。堆疊導電層可包含擴散阻障層(有時也被稱為黏著層)及一個(或多個)在擴散阻障層上方的功函數層。擴散阻障層可由氮化矽(TiN)形成，且可摻雜(或不摻雜)矽。功函數層決定閘極的功函數，且包含至少一層，或由不同材料形成的複數層。依據對應的鰭式場效電晶體為n型鰭式場效電晶體或p型鰭式場效電晶體來選擇功函數層的材料。舉例來說，當鰭式場效電晶體為n型鰭式場效電晶體時，功函數層可包含TaN層及在TaN層上方的鈦鋁(TiAl)層。當鰭式場效電晶體為p型鰭式場效電晶體時，功函數層可包含TaN層及在TaN層上方的TiN層。在沉積功函數層之後，形成黏著層(可為另一個TiN層)。黏著層可完全填充或不完全填充移除虛設閘極堆疊物所留下的溝槽。
形成沉積的閘極介電層和導電層作為延伸至溝槽中的順應層，且沉積的閘極介電層和導電層包含在層間介電質48上方的一些部分。接著，如果黏著層未完全填充溝槽，沉積金屬材料，以填充剩下的溝槽。金屬材料可例如由鎢或鈷形成。之後，進行平坦化製程(例如化學機械研磨或機械研磨製程)，以移除閘極介電層、堆疊導電層及金屬材料在層間介電質48上方的部分。因此，形成閘極電極54和閘極介電層52。閘極電極54和閘極介電層52被統稱為取代閘極堆疊物56。此時，取代閘極堆疊物56、閘極間隙壁38、接觸蝕刻停止層46和層間介電質48的頂表面大致共平面。
依據一些實施例，第8A和8B圖也顯示(自對準)硬遮罩58的形成。對應的製程顯示於第19圖中所示的製程流程200中的製程216。硬遮罩58的形成可包含進行蝕刻製程將取代閘極堆疊物56凹陷，以在閘極間隙壁38之間形成凹口，以介電材料填充凹口，並接著進行平坦化製程(例如化學機械研磨製程或機械研磨製程)，以移除介電材料的多餘部分。硬遮罩58可由氮化矽、氮氧化矽、氮碳氧化矽或類似物形成。
第9A和9B圖分別顯示透視圖和剖面示意圖，其中形成源極/汲極接觸開口60。對應的製程顯示於第19圖中所示的製程流程200中的製程218。源極/汲極接觸開口60的形成包含蝕刻層間介電質48，以暴露下方的接觸蝕刻停止層46，並接著蝕刻接觸蝕刻停止層46的暴露部分，以暴露磊晶區42。依據本發明一些實施例，如第9A圖所示，閘極間隙壁38與最接近的源極/汲極接觸開口60透過層間介電質48和接觸蝕刻停止層46的一些剩下部分間隔開。依據其他實施例，閘極間隙壁38或接觸蝕刻停止層46的側壁暴露於源極/汲極接觸開口60。
依據一些實施例，如第9B圖所示，源極/汲極接觸開口60具有頂部橫向尺寸(寬度)Wt1大於對應的底部橫向尺寸Wb1。頂部橫向尺寸Wt1和底部橫向尺寸Wb1的差值(Wt1-Wb1)可大於約3nm，且可在約1nm與約5nm之間的範圍中。層間介電質48面對源極/汲極接觸開口60的側壁60S可為大致筆直的。
請參照第10A和10B圖，形成源極/汲極矽化物區66和源極/汲極接觸插塞70。依據一些實施例，例如使用物理氣相沉積(Physical Vapor Deposition，PVD)或類似方法沉積金屬層62(例如鈦層或鈷層，第10B圖)。金屬層62為順應層，也延伸至磊晶區42的頂表面和層間介電質48的側壁上。接著，沉積金屬氮化物層(例如氮化鈦層)64作為蓋層。接著，進行退火製程，以形成源極/汲極矽化物區66，如第10A和10B圖所示。對應的製程顯示於第19圖中所示的製程流程200中的製程220。接著，金屬區68(例如鈷、鎢或類似物)填充至接觸開口的剩下部分中。接著，進行平坦化製程(例如化學機械研磨製程或機械研磨製程)，以移除金屬層62和金屬區68的多餘部分，留下源極/汲極接觸插塞70。對應的製程也顯示於第19圖中所示的製程流程200中的製程220。因此，形成鰭式場效電晶體100。源極/汲極接觸插塞70具有側壁70S，側壁70S可為筆直且傾斜的，例如具有傾斜角度α1小於90°。
請參照第11圖，沉積蝕刻停止層72。對應的製程顯示於第19圖中所示的製程流程200中的製程222。蝕刻停止層72可由含矽材料形成，例如SiN、SiCN、SiC、SiOCN或類似物，且可由其他非含矽介電材料形成。形成方法可包含電漿輔助化學氣相沉積(Plasma Enhanced CVD，PECVD)、原子層沉積、化學氣相沉積或類似方法。
請參照第12A、12B和12C圖，進行佈植製程74。對應的製程顯示於第19圖中所示的製程流程200中的製程224。在佈植製程74中，植入摻雜物，使得層間介電質48、接觸蝕刻停止層46和閘極間隙壁38的體積擴展，因此壓縮源極/汲極接觸插塞70，並縮小源極/汲極接觸插塞70的橫向尺寸，後續將更詳細討論。依據一些實施例，摻雜物包括Ge、Xe、Ar、Si或前述之組合。
第12D圖顯示佈植製程74之後的源極/汲極接觸插塞70的剖面示意圖。為了顯示佈植製程的成果，使用虛線表示在佈植製程74之前的源極/汲極接觸插塞70的頂部的側壁70S，且使用實線表示在佈植製程74之後的源極/汲極接觸插塞70的頂部的側壁70S’。依據一些實施例，由於佈植製程的緣故，源極/汲極接觸插塞70的頂部在寬度方向收縮。源極/汲極接觸插塞70的頂部的收縮可由摻雜物佈植進介電層(例如層間介電質48、接觸蝕刻停止層46和閘極間隙壁38)所造成，使得這些介電層體積膨脹，並壓縮源極/汲極接觸插塞70，使得源極/汲極接觸插塞70的頂部橫向尺寸從頂部橫向尺寸Wt1縮小至頂部橫向尺寸Wt1’。依據一些實施例，頂部橫向尺寸的差值(Wt1-Wt1’)大於約1nm，且可在約1nm與約5nm之間的範圍中。另一方面，到達層間介電質48的下部的摻雜物(如果有)具有非常少量，且不會改變底部橫向尺寸Wb1。
再者，請參照第10A圖，源極/汲極接觸插塞70可具有頂部寬度Lt1大於頂部橫向尺寸Wt1。當源極/汲極接觸插塞70被壓縮時，源極/汲極接觸插塞70在長度方向比在寬度方向更難縮小。頂部寬度Lt1越大，縮小值(Lt1-Lt1’)將越小，頂部寬度Lt1’為在佈植製程74之後的頂部寬度。因此，縮小值(Lt1-Lt1’)小於差值(Wt1-Wt1’)。依據一些實施例，縮小值(Lt1-Lt1’)小於約0.5nm，小於約0.2nm，或小於約0.1nm。
請再參照第12D圖，由於佈植製程的緣故，源極/汲極接觸插塞70可變高，因為源極/汲極接觸插塞70的整體體積大致未改變。高度增加量ΔH可大於約3nm，且可在約1nm與約10nm之間的範圍中。源極/汲極接觸插塞70的頂表面可變圓，且圓弧部分可突出高於層間介電質48的頂表面。虛線70T顯示源極/汲極接觸插塞70的圓弧頂表面的可能輪廓。
再者，由於佈植製程74的緣故，源極/汲極接觸插塞70的頂部的側壁改變位置，在佈植製程之前的頂部側壁部分顯示為側壁70S，在佈植製程之後的頂部側壁部分顯示為側壁70S’。依據一些實施例，筆直的側壁70S(在佈植製程74之前)可具有傾斜角度α1小於90°。傾斜角度α1也可小於約70°，且可在約60°與約85°之間的範圍中。源極/汲極接觸插塞70的筆直的側壁70S’(在佈植製程74之後)可具有傾斜角度α2大於傾斜角度α1。傾斜角度α2可大於約85°，且可在約70°與約105°之間的範圍中。差值(α2-α1)可在約1°與約15°之間的範圍中。
依據一些實施例，接觸插塞的頂部(透過佈植製程橫向收縮)具有高度H1，高度H1可在約3nm與約10nm之間的範圍中。再者，比值H1/H2(高度H2為源極/汲極接觸插塞70的全部高度)可大於約0.15，且可在約0.15與約0.5之間的範圍中。
為了實現源極/汲極接觸插塞70的頂部的橫向收縮，可選擇佈植能量在一定範圍中，此佈植能量不能太大也不能太小。如果佈植能量太大，摻雜物可通過蝕刻停止層72、層間介電質48和接觸蝕刻停止層46，並到達磊晶區42。此可以不可控的方式不利地改變了最終鰭式場效電晶體的性質。如果佈植能量太小，摻雜物無法延伸至層間介電質48足夠深，因此收縮部分的高度H1(第12D圖)非常小。依據一些實施例，可以能量在約2keV與約50keV之間的範圍中進行佈植製程74。也選擇摻雜物的劑量，使得摻雜物濃度不會太高以改變蝕刻停止層72、層間介電質48和接觸蝕刻停止層46太大，也不會太低，以適當地縮小接觸插塞的頂部的寬度。依據一些實施例，劑量在約1E14/cm 2與1E16/cm 2之間。可一起選擇能量和劑量，使得每個源極/汲極接觸插塞70的1/3頂部的尺寸縮小1nm或更多。
再者，為了增加收縮量，佈植的介電層(例如層間介電質48)可具有增加的氫原子百分比。實驗結果顯示相鄰於源極/汲極接觸插塞70的佈植的介電材料中的氫越多，源極/汲極接觸插塞70的收縮越顯著。此可透過介電材料中的斷鍵的效果所導致。舉例來說，介電材料中的Si-O鍵可透過佈植製程打斷。氫的增加量(如前述層間介電質48中的氫)導致更多可用的氫原子連接至斷鍵，因此相較於佈植製程之前的體積，增加了佈植介電材料的體積。
可垂直進行佈植製程74，或以傾斜角度小於約60°進行佈植製程74。在佈植製程74期間，可冷卻或加熱晶圓10，或可將晶圓10保持在室溫。舉例來說，在佈植期間，晶圓10的溫度可在約-100°C與約500°C的範圍中。
請參照第12A、12B和12C圖，由於佈植製程74的緣故，摻雜區76A形成於源極/汲極接觸插塞70中及蝕刻停止層72的對應的上方部分，且摻雜區76B形成於介電層(例如層間介電質48、閘極間隙壁38和硬遮罩58)中及蝕刻停止層72的對應的上方部分。由於源極/汲極接觸插塞70(特別為金屬區68)由金屬形成且因此緻密，摻雜物更可能堆積在金屬區68的頂表面處。因此，摻雜區76A僅延伸至源極/汲極接觸插塞70的淺表面部分，相對於上部，在下部中的摻雜物濃度顯著降低。顯示的摻雜區76(包含摻雜區76A和76B)可代表具有相對高濃度，例如具有濃度小於相應峰值濃度值，兩者的差值小於兩個數量級(或可為三個數量級)。未顯示摻雜較小濃度的摻雜區作為摻雜區76A和76B的一部分。由於金屬區68較緻密，介電層相對較鬆散，在介電層中，摻雜區76A的深度D1小於摻雜區76B的深度D2。依據一些實施例，深度D1小於高度H1。再者，深度D2小於接觸蝕刻停止層46和層間介電質48的總厚度T1，使得源極/汲極接觸插塞70的底部不會橫向收縮。否則，將不利地增加源極/汲極接觸插塞70的電阻。舉例來說，比值D2/T1可在約0.3與約1之間的範圍中。再者，比值D1/D2可在約0.05與約0.5之間的範圍中。依據一些實施例，深度D1在約1nm與約5nm之間的範圍中，且深度D2在約5nm與約20nm之間的範圍中。
依據一些實施例，如第12A圖所示，在沒有任何佈植遮罩的情況下，對晶圓10進行佈植製程74，且進行佈植製程74通過蝕刻停止層72。由於沒有佈植遮罩，晶圓10的整體受到佈植，且晶圓10的全部表面部件接收摻雜物。依據其他實施例，如第12B圖所示，在沒有蝕刻停止層72的情況下，進行佈植。應當理解的是，有或沒有蝕刻停止層72的情況下進行佈植可具有不同的效果。舉例來說，佈植摻雜物可具有分佈(有時為高斯分佈)，取決於摻雜物類型、佈植能量等等，此分佈具有摻雜物峰值濃度在佈植部件的表面處，或在佈植部件的頂表面下方的一定深度處。有或沒有蝕刻停止層的情況下進行佈植提供方法調整峰值濃度位置/水平，以達到最大結果。舉例來說，沒有蝕刻停止層的情況下，峰值濃度可在較深水平，而在具有蝕刻停止層的情況下，峰值濃度可在較淺水平。
依據其他實施例，如第12C圖所示，在具有形成佈植遮罩75的情況下，進行佈植，以遮蔽未佈植的區域。舉例來說，可在遠離源極/汲極接觸插塞70的區域中形成佈植遮罩75，因為遠離區域的膨脹將不會壓縮源極/汲極接觸插塞70。使用佈植遮罩可能將佈植區域限制在所期望區域中，而不影響其他區域。舉例來說，當植入Si或Ge時，且當摻雜物濃度高時，由於介電層中Si或Ge的高濃度，因此可能增加相鄰導電部件(例如相鄰的源極/汲極接觸插塞70)之間的漏電流。由於Si/Ge將不會摻雜至連續區域中連接兩相鄰的導電部件，因此佈植遮罩可防止這種漏電流增加。另一方面，在一些情況中，當沒有漏電問題時(當植入Xe及/或Ar或當摻雜物濃度低時)，可透過不形成佈植遮罩來省下佈植遮罩的成本。應當理解的是，在第12C圖中，以虛線顯示蝕刻停止層72，以表示在進行佈植製程74時，可形成或不形成蝕刻停止層72。
由於金屬區68緻密，因此摻雜物堆積在金屬區68的頂表面周圍(高於及低於金屬區68的頂表面)。再者，摻雜物可具有一些部分在金屬區68正上方，並延伸至蝕刻停止層72的至少下方部分中。此導致摻雜區76A延伸至至少下部，且可能延伸至蝕刻停止層72的整體。第16圖顯示依據一些實施例之金屬區68和蝕刻停止層72中的摻雜物的垂直分佈輪廓。使用二次離子質譜儀(Secondary-Ion Mass Spectrometry，SIMS)在範例晶圓上測量分佈輪廓。X軸顯示從第12A圖透過箭頭77A標註的方向中測量從蝕刻停止層72的頂表面算起的深度。Y軸顯示標準化摻雜物濃度。可以觀察到摻雜區的峰值摻雜物濃度在蝕刻停止層72與金屬區68之間的界面，表示摻雜物在界面處堆積。再者，在蝕刻停止層72中的摻雜物具有高濃度，此可透過從金屬區68的背散射(back-scattering)導致。因此，如第12A圖所示，摻雜區76A顯示為延伸至蝕刻停止層72中。依據一些實施例，金屬區68和蝕刻停止層72中的摻雜物濃度在約1E17/cm 3與約1E22/cm 3之間的範圍中。金屬區68和蝕刻停止層72中的峰值摻雜物濃度PC1可在約1E20/cm 3與約1E22/cm 3之間的範圍中。
第17圖顯示依據一些實施例之層間介電質48和蝕刻停止層72中的摻雜物的分佈輪廓。使用二次離子質譜儀在範例晶圓上測量分佈輪廓。X軸顯示從第12A圖透過箭頭77B標註的方向中測量從蝕刻停止層72的頂表面算起的深度。Y軸顯示標準化摻雜物濃度。由於介電層具有較小密度值，因此摻雜區76B的峰值濃度在層間介電質48中，而非在蝕刻停止層72與層間介電質48之間的界面處。層間介電質48中的摻雜物比摻雜區76A延伸地更深，但是具有比16圖顯示的急遽變化較小。依據一些實施例，層間介電質48和蝕刻停止層72中的摻雜物濃度在約1E17/cm 3與約1E22/cm 3之間的範圍中。蝕刻停止層72和層間介電質48中的峰值摻雜物濃度PC2可在約1E17/cm 3與約1E22/cm 3之間的範圍中。峰值摻雜物濃度PC2可小於峰值摻雜物濃度PC1(第16圖)。
請再次參照第12A、12B和12C圖，依據一些實施例，金屬區68的底部具有(佈植摻雜物的)摻雜物濃度比在金屬區68與蝕刻停止層72之間的界面處的峰值摻雜物濃度低至少三個數量級(1000倍)。依據一些實施例，金屬區68的底部可不具有佈植摻雜物。依據一些實施例，層間介電質48的底部和下方部分的接觸蝕刻停止層46具有(佈植摻雜物的)摻雜物濃度比在層間介電質48中的峰值摻雜物濃度低至少三個數量級(1000倍)或四個數量級。依據一些實施例，層間介電質48的底部可不具有佈植摻雜物。
請參照第13圖，在蝕刻停止層72上方形成層間介電質78。對應的製程顯示於第19圖中所示的製程流程200中的製程226。層間介電質78的材料和形成方法可分別選自與用於形成層間介電質48相同的候選材料和形成方法。舉例來說，層間介電質78可包含氧化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼摻雜磷矽酸鹽玻璃或類似物，這些材料包含矽在其中。依據一些實施例，層間介電質78可透過使用電漿輔助化學氣相沉積、可流動化學氣相沉積、旋塗或類似方法形成。
第14圖顯示蝕刻層間介電質78，以形成源極/汲極接觸開口80。對應的製程顯示於第19圖中所示的製程流程200中的製程228。依據一些實施例，使用包含C 2F 6、CF 4、SO 2；HBr、Cl 2和O 2的混合物或HBr、Cl 2、O 2和CF 2的混合物等等的製程氣體蝕刻層間介電質78。蝕刻製程為非等向性。
接著，如第14圖所示，在非等向性製程中蝕刻蝕刻停止層72。對應的製程也顯示於第19圖中所示的製程流程200中的製程228。因此，源極/汲極接觸插塞70暴露於源極/汲極接觸開口80。可適用含氟氣體蝕刻蝕刻停止層72，含氟氣體例如CF 4、O 2和N 2的混合物、NF 3和O 2的混合物、SF 6或SF 6和O 2的混合物。蝕刻可為非等向性或等向性。
第14圖更顯示依據一些實施例之閘極接觸開口84的形成，閘極接觸開口84透過蝕刻層間介電質78、蝕刻停止層72和硬遮罩58形成。對應的製程也顯示於第19圖中所示的製程流程200中的製程230。在第16和17圖所示的一下討論範例實施例中，使用共同的金屬填充製程形成閘極接觸插塞88和源極/汲極接觸插塞86。應當理解的是，閘極接觸插塞88也可在形成源極/汲極接觸插塞86之前或之後形成。
第15圖顯示分別在源極/汲極接觸開口80和閘極接觸開口84中形成源極/汲極接觸插塞86和閘極接觸插塞88。對應的製程顯示於第19圖中所示的製程流程200中的製程232。依據一些實施例，形成製程包含沉積金屬材料，金屬材料可透過使用物理氣相沉積、化學氣相沉積、電鍍、前述之組合或類似方法沉積，之後透過平坦化製程移除金屬材料的多餘部分。沉積的金屬材料可包含鎢、鈷、鉬、銅或前述之合金。金屬材料可與金屬區68的材料相同或不同。舉例來說，當金屬區68由鈷形成或包括鈷，金屬材料可由鎢或鈷形成或包括鎢或鈷。依據一些實施例，源極/汲極接觸插塞86和閘極接觸插塞88為無膠的，其中每個源極/汲極接觸插塞86和閘極接觸插塞88的整體由均質材料(homogenous material)形成，沒有形成黏著層。依據其他實施例，每個源極/汲極接觸插塞86和閘極接觸插塞88包含黏著層，黏著層可由鈦、氮化鈦、鉭、氮化鉭或類似物形成。沉積的金屬材料例如鎢、鈷或類似物，且金屬材料沉積於黏著層上方。因此，用虛線來顯示黏著層與下方的金屬材料之間的可能邊界。
如第15圖所示，源極/汲極接觸插塞70與其鄰近的導電部件(例如閘極接觸插塞88)之間的間距S1可能非常小。源極/汲極接觸插塞70與其鄰近的導電部件之間的漏電流與間距S1相關，且間距S1越大，漏電流越小。為了減少漏電流，增加源極/汲極接觸插塞70與其鄰近的導電部件之間的間距，或不增加間距，但是形成較窄的源極/汲極接觸插塞70。兩種方式都具有缺點。增加間距具有增加鰭式場效電晶體100的尺寸的不利影響，而使源極/汲極接觸插塞70變窄會導致較高的電阻。依據本發明實施例，接觸插塞(例如源極/汲極接觸插塞70)相對於下部可具有較寬的上部，且上部為漏電的主要原因。因此，透過收縮上部，使得上部(而非下部)較小，降低了漏電的主要部分。這樣作不會顯著增加源極/汲極接觸插塞70的電阻，因為源極/汲極接觸插塞70的較寬的上部並非電阻的主要貢獻。
依據一些實施例，進行額外的佈植製程90，以分別橫向收縮源極/汲極接觸插塞86和閘極接觸插塞88的上部86T和88T。對應的製程也顯示於第19圖中所示的製程流程200中的製程234。佈植製程90可大致相同於佈植製程74(第12A、12B或12C圖)，因此不重複佈植製程90的細節。依據其他實施例，不進行額外的佈植製程90。進行額外的佈植製程90與否可與源極/汲極接觸插塞86和閘極接觸插塞88的主要材料有關。舉例來說，當受到佈植製程90時，鈷比鎢收縮地更多。因此，當使用鈷來形成源極/汲極接觸插塞86和閘極接觸插塞88時，可進行佈植製程90。然而，當使用鎢來形成源極/汲極接觸插塞86和閘極接觸插塞88時，相較於鈷，收縮量較不顯著，故取決於效能需求，可進行或不進行佈植製程90。
第18圖顯示漏電流與重疊偏移之間的關係。線102顯示採用本發明實施例形成的範例得到的結果。線104顯示從一範例得到的結果，其中接觸插塞的形成不包含用於收縮接觸插塞的佈植。重疊位置106表示源極/汲極接觸插塞70在兩個相鄰的閘極接觸插塞之間，使得無論源極/汲極接觸插塞70是左移或是右移形成，漏電流將增加。假設說明書允許的漏電流上限為上限108。裕度(製程裕度)M1為傳統形成方法的製程裕度，而裕度M2為本發明實施例的製程裕度。第18圖顯示透過採用本發明實施例，製程裕度從裕度M1增加至裕度M2。
本發明實施例具有一些優點特徵。透過佈植層間介電質的頂部，在佈植的層間介電質中形成接觸插塞，增加了接觸插塞與相鄰導電部件之間的間隔，使得減少漏電流。另一方面，不增加電晶體的尺寸，且也不顯著增加接觸插塞的電阻值。
依據本發明一些實施例，方法包含在源極/汲極區上方形成第一介電層；形成源極/汲極接觸插塞於源極/汲極區上方並電性連接源極/汲極區，其中源極/汲極接觸插塞的上部具有第一橫向尺寸；進行佈植製程，以將摻雜物植入第一介電層，其中佈植製程導致源極/汲極接觸插塞具有小於第一橫向尺寸的第二橫向尺寸；在第一介電層上方形成第二介電層；以及形成閘極接觸插塞相鄰於源極/汲極接觸插塞。依據一實施例，在佈植製程中，植入選自Ge、Xe、Ar、Si和前述之組合的群組中的元素。依據一實施例，在佈植製程中，植入鍺。依據一實施例，在佈植製程中，佈植第一介電層的額外頂部，且不佈植第一介電層的額外底部。依據一實施例，第二橫向尺寸以大於約1nm的差值小於第一橫向尺寸。依據一實施例，佈植製程使得源極/汲極接觸插塞具有增加的高度。依據一實施例，此方法更包含在佈植製程之後，在源極/汲極接觸插塞上方形成蝕刻停止層。依據一實施例，在源極/汲極接觸插塞上方形成蝕刻停止層，其中以摻雜物進行佈植製程通過蝕刻停止層，以到達第一介電層。依據一實施例，佈植製程在形成蝕刻停止層之前以及當暴露第一介電層時進行。依據一實施例，在佈植製程中，佈植蝕刻停止層。依據一實施例，在不採用圖案化佈植遮罩進行佈植製程。
依據本發明一些實施例，結構包含層間介電質；源極/汲極接觸插塞，位於層間介電質中，其中層間介電質的上部包含具有第一摻雜物濃度的摻雜物，且層間介電質的下部具有摻雜物的第二摻雜物濃度，其中第二摻雜物濃度小於第一摻雜物濃度；閘極堆疊物，位於源極/汲極接觸插塞的一側；以及閘極接觸插塞，位於閘極堆疊物上方並電性耦接閘極堆疊物。依據一實施例，摻雜物包括鍺。依據一實施例，層間介電質的下部大致沒有摻雜物。依據一實施例，此結構更包含蝕刻停止層，位於源極/汲極接觸插塞和層間介電質上方，其中蝕刻停止層包括摻雜物。依據一實施例，源極/汲極接觸插塞包括側壁，側壁包括:額外下部，其中額外下部為筆直的；以及額外上部，高於額外下部，其中額外上部具有第一高度大於源極/汲極接觸插塞的第二高度的約15%，額外上部比額外下部更垂直。
依據本發明一些實施例，半導體結構包含源極/汲極區；矽化物區，位於源極/汲極區上方並接觸源極/汲極區；第一層間介電質；第一接觸插塞，位於矽化物區上方並接觸矽化物區，且第一接觸插塞延伸至第一層間介電質中；蝕刻停止層，位於第一接觸插塞上方並接觸第一接觸插塞；第二層間介電質，位於蝕刻停止層上方並接觸蝕刻停止層；第二接觸插塞，延伸至第二層間介電質中；以及摻雜物，在第一層間介電質的頂部中具有第一摻雜物濃度，且在第一層間介電質的底部中具有第二摻雜物濃度，其中第一摻雜物濃度比第二摻雜物濃度至少大兩個數量級。依據一實施例，第一摻雜物濃度比第二摻雜物濃度至少大三個數量級。依據一實施例，第一摻雜物濃度大於約1E20/cm 3。依據一實施例，第一層間介電質的底部沒有摻雜物。依據一實施例，摻雜物選自Ge、Xe、Ar、Si和前述之組合的群組中。依據一實施例，摻雜物包括鍺。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
10:晶圓 20:基底 22:隔離區 22A:頂表面 22B:底表面 24:半導體條帶 24’:突出鰭 30:虛設閘極堆疊物 32:虛設閘極介電質 34:虛設閘極電極 36:硬遮罩層 38:閘極間隙壁 40:凹口 42:磊晶區 46:接觸蝕刻停止層 48,78:層間介電質 52:閘極介電層 54:閘極電極 56:取代閘極堆疊物 58:硬遮罩 60:源極/汲極接觸開口 60S,70S,70S’:側壁 62:金屬層 64:金屬氮化物層 66:源極/汲極矽化物區 68:金屬區 70,86:源極/汲極接觸插塞 70T:虛線 72:蝕刻停止層 74,90:佈植製程 75:佈植遮罩 76,76A,76B:摻雜區 77A,77B:箭頭 80:源極/汲極接觸開口 84:閘極接觸開口 88:閘極接觸插塞 86T,88T:上部 PC1,PC2:峰值摻雜物濃度 100:鰭式場效電晶體 102,104:線 106:重疊位置 108:上限 200:製程流程 202,204,206,208,210,212,214,216,218,220,222,224,226,228,230,232,234:製程 D1,D2:深度 H1,H2:高度 M1,M2:裕度 S1:間距 T1:總厚度 Lt1:頂部寬度 Wt1,Wt1’:頂部橫向尺寸 Wb1:底部橫向尺寸 ΔH:高度增加量 α1,α2:傾斜角度
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1-7、8A、8B、9A、9B、10A、10B、11、12A、12B、12C、12D和13-15圖為依據一些實施例，形成電晶體及對應的接觸插塞的中間階段的透視圖和剖面示意圖。 第16和17圖分別為依據一些實施例之在接觸插塞和層間介電質中的植入物種的輪廓。 第18圖顯示依據一些實施例，漏電流與重疊偏移(overlay shift)之間的關係。 第19圖顯示依據一些實施例，形成鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)及對應的接觸插塞的製程流程。
200:製程流程
202,204,206,208,210,212,214,216,218,220,222,224,226,228,230,232,234:製程

Claims (15)

  1. 一種半導體結構的形成方法，包括：在一源極/汲極區上方形成一第一介電層；形成一源極/汲極接觸插塞於該源極/汲極區上方並電性連接該源極/汲極區，其中該源極/汲極接觸插塞的一上部具有一第一橫向尺寸；進行一佈植製程，以將一摻雜物植入該第一介電層，其中該佈植製程導致該源極/汲極接觸插塞具有小於該第一橫向尺寸的一第二橫向尺寸；在該第一介電層上方形成一第二介電層；以及形成一閘極接觸插塞相鄰於該源極/汲極接觸插塞。
  2. 如請求項1之半導體結構的形成方法，其中在該佈植製程中，植入選自Ge、Xe、Ar、Si和前述之組合的群組中的一元素。
  3. 如請求項2之半導體結構的形成方法，其中在該佈植製程中，植入Ge。
  4. 如請求項1至3中任一項之半導體結構的形成方法，其中在該佈植製程中，佈植該第一介電層的一額外頂部，且不佈植該第一介電層的一額外底部。
  5. 如請求項1至3中任一項之半導體結構的形成方法，其中該佈植製程使得該源極/汲極接觸插塞具有增加的高度。
  6. 如請求項1至3中任一項之半導體結構的形成方法，更包括：在該佈植製程之後，在該源極/汲極接觸插塞上方形成一蝕刻停止層。
  7. 如請求項1至3中任一項之半導體結構的形成方法，更包括：在該源極/汲極接觸插塞上方形成一蝕刻停止層，其中以一摻雜物進行該佈植 製程通過該蝕刻停止層，以到達該第一介電層。
  8. 如請求項1至3中任一項之半導體結構的形成方法，其中在不採用一圖案化佈植遮罩進行該佈植製程。
  9. 一種半導體結構，包括：一層間介電質；一源極/汲極接觸插塞，位於該層間介電質中，其中該層間介電質的一上部包括具有一第一摻雜物濃度的一摻雜物，且該層間介電質的一下部具有該摻雜物的一第二摻雜物濃度，其中該第二摻雜物濃度小於該第一摻雜物濃度，其中該源極/汲極接觸插塞包括一側壁，該側壁包括：一額外下部，其中該額外下部為筆直的；及一額外上部，高於該額外下部，其中該額外上部比該額外下部更垂直；一閘極堆疊物，位於該源極/汲極接觸插塞的一側；以及一閘極接觸插塞，位於該閘極堆疊物上方並電性耦接該閘極堆疊物。
  10. 如請求項9之半導體結構，其中該層間介電質的該下部大致沒有該摻雜物。
  11. 如請求項9或10之半導體結構，更包括：一蝕刻停止層，位於該源極/汲極接觸插塞和該層間介電質上方，其中該蝕刻停止層包括該摻雜物。
  12. 如請求項9或10之半導體結構，其中該額外上部具有一第一高度大於該源極/汲極接觸插塞的一第二高度的約15%。
  13. 一種半導體結構，包括： 一源極/汲極區；一矽化物區，位於該源極/汲極區上方並接觸該源極/汲極區；一第一層間介電質；一第一接觸插塞，位於該矽化物區上方並接觸該矽化物區，且該第一接觸插塞延伸至該第一層間介電質中，其中該第一接觸插塞包括一側壁，該側壁包括：一額外下部，其中該額外下部為筆直的；及一額外上部，高於該額外下部，其中該額外上部比該額外下部更垂直；一蝕刻停止層，位於該第一接觸插塞上方並接觸該第一接觸插塞；一第二層間介電質，位於該蝕刻停止層上方並接觸該蝕刻停止層；一第二接觸插塞，延伸至該第二層間介電質中；以及一摻雜物，在該第一層間介電質的一頂部中具有一第一摻雜物濃度，且在該第一層間介電質的一底部中具有一第二摻雜物濃度，其中該第一摻雜物濃度比該第二摻雜物濃度至少大兩個數量級。
  14. 如請求項13之半導體結構，其中該第一摻雜物濃度比該第二摻雜物濃度至少大三個數量級。
  15. 如請求項13或14之半導體結構，其中該第一層間介電質的該底部沒有該摻雜物。
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