TW201924062A - 半導體結構 - Google Patents

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layer
gate
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謝東伯
劉書豪
劉虹志
黃淨惠
黃玠瑝
譚倫光
張惠政
陳亮吟
陳國儒
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台灣積體電路製造股份有限公司
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Abstract

提供半導體結構及其形成方法，半導體結構包含閘極結構、源極/汲極結構、第一接觸插塞和第一通孔插塞。閘極結構位於鰭結構上方。源極/汲極結構位於鰭結構中，並與閘極結構相鄰。第一接觸插塞位於源極/汲極結構上方。第一通孔插塞位於第一接觸插塞上方，第一通孔插塞包含第一組IV元素。

Description

半導體結構
本發明實施例係有關於半導體技術，且特別是有關於半導體結構。
半導體積體電路(integrated circuit，IC)工業已經歷了快速成長。在積體電路材料和設計上的技術進步產生了數代積體電路，每一代都比前一代具有更小且更複雜的電路。然而，這些進步增加了加工與製造積體電路的複雜性，且為了實現這些進步性，在加工與製造積體電路上需要相似的發展。在積體電路的發展史中，功能密度(即每一晶片區互連的裝置數目)增加，同時幾何尺寸(即製造過程中所產生的最小的組件)縮小。
儘管在材料和製造方面具有突破性的進展，但是將平面裝置(例如金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field effect transistor，MOSFET))微縮化仍具挑戰性。為了克服這些挑戰，電路設計者尋求新穎的結構來提供改善的效能，因此造就三維設計的發展，例如鰭式場效電晶體(fin field effect transistor，FinFET)。鰭式場效電晶體被製造為有著從基底向上延伸的薄垂直“鰭”(或鰭結構)。鰭式場效電晶體的通道形成於此垂直鰭中。在鰭上方提 供閘極，使閘極從多個側面控制通道。鰭式場效電晶體的優點可包含減少短通道效應，減少漏電，以及提高電流。
然而，由於部件(feature)尺寸持續縮減，製造製程持續變得更加難以進行。因此，形成越來越小尺寸的可靠的包含鰭式場效電晶體的半導體結構是個挑戰。
在一些實施例中，提供半導體結構，半導體結構包含閘極結構，位於鰭結構上方；源極/汲極結構，位於鰭結構中，並與閘極結構相鄰；第一接觸插塞，位於源極/汲極結構上方；以及第一通孔插塞，位於第一接觸插塞上方，其中第一通孔插塞包含第一組IV元素。
在一些其他實施例中，提供半導體結構，半導體結構包含閘極結構，位於鰭結構上方；源極/汲極結構，位於鰭結構中，並與閘極結構相鄰；介電層，位於閘極結構和源極/汲極結構上方；以及通孔插塞穿透介電層，其中通孔插塞包含第一組IV元素，且介電層包含第二組IV元素。
在另外一些實施例中，提供半導體結構的形成方法，此方法包含在鰭結構上方形成閘極結構；在鰭結構中且與閘極結構相鄰處形成源極/汲極結構；在源極/汲極結構上方形成接觸插塞；在接觸插塞上方形成介電層；在介電層中形成開口，以暴露出接觸插塞；沉積金屬材料以填充開口；將第一組IV元素佈植於金屬材料中；以及移除在介電層的頂表面之上的金屬材料的部分，以在接觸插塞上方形成通孔插塞。
200‧‧‧基底
204‧‧‧鰭結構
205、208、263、278A、278B、278C‧‧‧頂表面
206‧‧‧隔離區
207‧‧‧第一隔離區
210、243A、243B、261、277A、277B、277C‧‧‧底表面
218、218A、218B、218C‧‧‧閘極間隙壁
220、220A、220B‧‧‧源極/汲極結構
221‧‧‧接觸蝕刻停止層
222、226、262‧‧‧介電層
232A、232B、232C、264A、264B、264C‧‧‧開口
233A、233B、233C、265A、265B、265C‧‧‧側壁表面
240A、240B、240C‧‧‧源極/汲極矽化物層
242A、242B、242C‧‧‧黏著層
244A、244B、244C‧‧‧接觸插塞
252、252A、252B、252C‧‧‧閘極介電層
254、254A、254B、254C‧‧‧閘極電極層
255A、255B、255C‧‧‧側壁
256、256A、256B、256C‧‧‧閘極結構
260‧‧‧蝕刻停止層
266‧‧‧金屬材料
270‧‧‧法線
272‧‧‧佈植製程
274‧‧‧第一組IV元素
276A、276B、276C‧‧‧通孔插塞
284‧‧‧頸部
350A‧‧‧第一區
350B‧‧‧第二區
350C‧‧‧第三區
500、500A、500B‧‧‧鰭式場效電晶體
500C‧‧‧輸入/輸出裝置
600‧‧‧半導體結構
θ1、θ2‧‧‧角度
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。
第1圖為依據一些實施例之簡化的鰭式場效電晶體(FinFET)的範例的三維視圖。
第2A-2I圖為依據一些實施例之沿第1圖的線A-A’，形成半導體結構的製程的各種階段的剖面示意圖。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，以下的揭露內容敘述了將一第一部件形成於一第二部件之上或上方，即表示其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。 除了圖式所繪示的方位之外，空間相關用語也涵蓋裝置在使用或操作中的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
以下描述本發明一些實施例。可提供額外的操作於這些實施例描述的階段之前、這些實施例描述的階段中及/或這些實施例描述的階段之後。對於不同的實施例，可取代或消除所述的一些階段。可將額外的部件增加至半導體裝置結構。對於不同的實施例，可取代或消除以下所述的一些部件。雖然以特定順序進行操作來討論一些實施例，但是可以其他邏輯順序進行這些操作。
可透過任何合適的方法將鰭圖案化。舉例來說，鰭可透過使用一個或多個光微影製程(包含雙重圖案化或多重圖案化製程)來圖案化。一般來說，雙重圖案化或多重圖案化製程結合了光微影和自對準製程，以創造具有較小間距的圖案，舉例來說，此圖案具有比使用單一直接光微影製程可獲得的間距更小的圖案。舉例來說，在一實施例中，犧牲層形成於基底上方並透過使用光微影製程圖案化。間隔物透過使用自對準製程形成於圖案化犧牲層旁邊。接著，移除犧牲層，且可接著使用剩下的間隔物將鰭圖案化。
第1圖顯示依據一些實施例之簡化的鰭式場效電晶體(FinFET)500的範例的三維(three-dimensional，3D)視圖。關於第1圖未被繪示或描述的其他方面可由以下圖式和說明書描述明顯表示。每個鰭式場效電晶體500包含鰭結構204的一部 分在基底200上。基底200的鰭結構204突出於基底200上的隔離區206(例如淺溝槽隔離結構)的頂表面208之上。此外，鰭結構204可形成於相鄰的隔離區206之間。每個鰭式場效電晶體500包含位於鰭結構204上方的閘極結構256。閘極結構256可包含閘極介電層252和閘極電極層254。閘極介電層252可沿鰭結構204的側壁以及鰭結構204的頂表面上方設置，且閘極電極層254可設置於閘極介電層252上方。閘極間隙壁218可沿閘極介電層252的側壁設置。每個鰭式場效電晶體500包含源極/汲極結構220相對於閘極介電層252和閘極電極層254設置於鰭結構204的兩側區域中。第1圖更顯示沿線A-A’的參考剖面，其用於後面的圖式。沿線A-A’的剖面可例如為沿在兩側的源極/汲極結構220之間的鰭結構204中的通道區的平面。
舉例來說，源極/汲極結構220在各種電晶體之間可為共享的。在一些範例中，源極/汲極結構220可連接或耦接至其他鰭式場效電晶體，使這些鰭式場效電晶體實現為一個功能性電晶體。舉例來說，假如相鄰的(例如與相對的)源極/汲極電性連接，例如透過磊晶成長來將區域聚結，可實現一個功能性電晶體。在其他範例中，其他配置可實現其他數量的功能性電晶體。
本發明實施例提供半導體結構及其形成方法。第2A-2I圖為依據一些實施例之沿第1圖的線A-A’，形成半導體結構600的製程的各種階段的剖面示意圖。應注意的是，半導體結構的剖面示意圖係沿半導體結構的鰭結構(例如鰭結構204)的長度方向(鰭式場效電晶體的通道長度方向)截取的。
在一些實施例中，採用閘極取代(閘極後製)製程來製造半導體結構600。舉例來說，半導體結構600包含鰭式場效電晶體(FinFET)(例如鰭式場效電晶體500A和500B)或輸入/輸出(input/output，I/O)裝置(例如輸入/輸出(I/O)裝置500C)。
如第2A圖所示，基底200包含接收鰭結構204。在一些實施例中，基底200可為半導體基底，例如塊材(bulk)半導體基底、絕緣層上覆半導體(semiconductor-on-insulator，SOI)基底或類似物，且可被摻雜(例如P型或N型摻雜物)或不被摻雜。基底200可為晶圓，例如矽晶圓。一般來說，絕緣層上覆半導體基底包含半導體材料層形成於絕緣層上。舉例來說，絕緣層可為埋置氧化物(buried oxide，BOX)層、氧化矽層或類似物。在基底上提供絕緣層，基底一般為矽基底或玻璃基底，也可使用其他基底，例如多層基底或梯度(gradient)基底。在一些實施例中，基底200的半導體材料可包含矽、鍺、化合物半導體(包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)或前述之組合。
在一些實施例中，基底200具有第一區350A、第二區350B和第三區350C。第二區350B可與第一區350A相鄰，且第三區350C與第二區350B相鄰。第一區350A可用於形成N型裝置，例如N型金屬氧化物半導體場效電晶體(MOSFETs)(例如鰭式場效電晶體500A)。第二區350B可用於形成P型裝置，例如P型金屬氧化物半導體場效電晶體(MOSFETs)(例如鰭式場效電晶體500B)。第三區350C可用於形成輸入/輸出(I/O)裝置(例如 輸入/輸出裝置500C)。因此，第一區350A可被稱為N型金屬氧化物半導體場效電晶體(N-type MOS，NMOS)區，第二區350B可被稱為P型金屬氧化物半導體場效電晶體(P-type MOS，PMOS)區，且第三區350C可被稱為輸入/輸出裝置區。
在一些實施例中，鰭結構204透過在基底200上進行圖案化製程來形成。鰭結構204可包括第一隔離區207(例如淺溝槽隔離(shallow trench isolation，STI)結構)填充於埋置在鰭結構204中的第一溝槽中。此外，鰭結構204被透過圖案化製程形成於基底200中的第二溝槽(未顯示)圍繞。第二隔離區(未顯示)(例如淺溝槽隔離(STI)結構)可形成於每一溝槽的底表面210上。鰭結構204的下部被第二隔離區圍繞，且鰭結構204的上部從每個第二隔離區的頂表面208突出。
在形成隔離區之後，虛設閘極結構(未顯示)形成於鰭結構204的頂表面205上方。此外，硬遮罩層形成於虛設閘極結構上。在一些實施例中，虛設閘極結構覆蓋鰭結構204的最終鰭式場效電晶體(例如鰭式場效電晶體500A和500B)個別的通道區。此外，虛設閘極結構可透過第一隔離區207彼此隔開。在一些實施例中，虛設閘極結構覆蓋鰭結構204的頂表面205和側壁，並延伸於鰭結構204之外的隔離區和基底200上方。在一些實施例中，每個虛設閘極結構包含閘極介電質(未顯示)和形成於閘極介電質上方的閘極電極(未顯示)。
之後，依據一些實施例，如第2A圖所示，閘極間隙壁218A、218B和218C形成於虛設閘極結構的兩側側壁上以及鰭結構204上方。閘極間隙壁218A、218B和218C可包含單一 層結構或多層結構。閘極間隙壁218A、218B和218C可由低介電常數(low-k)材料(例如k<5)製成，例如氧化矽、氮化矽、氮氧化矽、碳化矽、氮碳化矽、其他合適的材料或前述之組合。在一些實施例中，閘極間隙壁218A、218B和218C透過沉積製程和後續的蝕刻製程形成。沉積製程可包含化學氣相沉積(chemical vapor deposition，CVD)製程、物理氣相沉積(physical vapor deposition，PVD)製程、旋塗製程、其他可應用的製程或前述之組合。蝕刻製程可包含乾蝕刻製程。
依據一些實施例，如第2A圖所示，在形成閘極間隙壁218A、218B和218C之後，源極/汲極結構220A和220B形成於未被虛設閘極結構以及閘極間隙壁218A、218B和218C覆蓋的部分中。源極/汲極結構220A和220B可形成於鰭結構204中，並與閘極間隙壁218A和閘極間隙壁218B相鄰。此外，源極/汲極結構220A透過第一隔離區207與源極/汲極結構220B隔開。
在一些實施例中，源極/汲極結構220A和220B可包含應變材料來對通道區施加應力。舉例來說，源極/汲極結構220A和220B由Ge、SiGe、InAs、InGaAs、InSb、GaAs、GaSb、InAlP、InP或類似物形成。在一些實施例中，源極/汲極結構220A和220B的晶格常數不同於鰭結構204的晶格常數。在一些實施例中，源極/汲極結構220A和220B具有如第2A圖所示的六角形，但本發明實施例不限於此。在一些其他實施例中，源極/汲極結構220A和220B可為鑽石形、任何其他可應用的形狀或前述之組合。此外，源極/汲極結構220A和220B的底部可位於圍繞鰭結構204的每個隔離結構的頂表面208之下。
源極/汲極結構220A和220B可透過蝕刻製程或後續的填充製程形成。進行蝕刻製程來形成凹口(未顯示)，凹口與閘極間隙壁218A和218B相鄰且位於鰭結構204中。在一些實施例中，蝕刻製程為乾蝕刻製程。在一些實施例中，透過以一種或多種應變半導體材料填充凹口來進行填充製程(未顯示)，以形成源極/汲極結構220A和220B。在一些實施例中，填充製程包含磊晶製程，例如選擇性磊晶成長(selective epitaxial growth，SEG)製程、化學氣相沉積技術(例如氣相磊晶(vapor-phase epitaxy，VPE)及/或超高真空化學氣相沉積(ultra-high vacuum CVD，UHV-CVD))、分子束磊晶或其他可應用的磊晶製程。
依據一些實施例，如第2A圖所示，在形成源極/汲極結構220A和220B之後，接觸蝕刻停止層(contact etch stop layer，CESL)221透過薄膜沉積製程順應性地沉積於源極/汲極結構220A和220B以及閘極間隙壁218A、218B和218C上方。接觸蝕刻停止層221可作為配置來形成源極/汲極接觸孔(未顯示)之後續蝕刻製程的蝕刻停止層。在一些實施例中，接觸蝕刻停止層221可為單一層或多層。接觸蝕刻停止層221可由碳化矽(SiC)、氮化矽(SixNy)、氮碳化矽(SiCN)、碳氧化矽(SiOC)、氮碳氧化矽(SiOCN)、氧化矽(SiO2)或其他可應用的材料製成。在一些實施例中，接觸蝕刻停止層221具有雙層結構，雙層結構包含在SiC層上形成SiO2層。此外，SiC層可用作黏著層來改善下方層與SiO2層之間的黏著性。在一些實施例中，接觸蝕刻停止層221透過電漿增強化學氣相沉積(plasma enhanced CVD， PECVD)製程、低壓化學氣相沉積製程、原子層沉積(atomic layer deposition，ALD)製程或其他可應用的製程形成。
依據一些實施例，如第2A圖所示，在形成接觸蝕刻停止層221之後，介電層222(例如第一層間介電(inter-layer dielectric，ILD)層)形成於鰭結構204、虛設閘極結構、閘極間隙壁218A、218B和218C以及源極/汲極結構220A和220B上方。介電層222形成於接觸蝕刻停止層221上方，且可填充虛設閘極結構之間的間隙。在一些實施例中，介電層222圍繞虛設閘極結構。
在一些實施例中，進行沉積製程以在接觸蝕刻停止層221上方形成介電層222。之後，進行平坦化製程，使接觸蝕刻停止層221、介電層222、閘極間隙壁218A和218B以及虛設閘極結構的頂表面齊平。
在一些實施例中，介電層222由介電材料製成，例如氧化矽、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼矽酸鹽玻璃(borosilicate glass，BSG)、硼摻雜磷矽酸鹽玻璃(boron-doped phosphosilicate Glass，BPSG)、未摻雜矽酸鹽玻璃(undoped silicate glass，USG)、碳摻雜矽酸鹽玻璃、氮化矽或氮氧化矽。在一些實施例中，介電層222由有著介電常數(k)小於約2.5的極低介電常數(extreme low-k，ELK)材料製成。隨著幾何尺寸因為技術節點進展至30nm及以上而逐漸縮小，極低介電常數介電材料被用來最小化裝置的阻容(時間常數)(resistance capacitance，RC)延遲。在一些實施例中，極低介電常數介電材料包含摻雜碳的氧化矽、非晶氟化碳、聚對二 甲苯、二苯環丁烯(bis-benzocyclobutenes，BCB)、聚四氟乙烯(polytetrafluoroethylene，PTFE)(鐵氟龍)或碳氧化矽聚合物(SiOC)。在一些實施例中，極低介電常數介電材料包含現有介電材料的多孔類型，例如矽倍半烷氧化氫(hydrogen silsesquioxane，HSQ)、多孔甲基矽倍半氧烷(methyl silsesquioxane，MSQ)、多孔聚芳基醚(polyarylether，PAE)、多孔SiLK或多孔二氧化矽(SiO2)。在一些實施例中，極低介電常數介電材料透過電漿增強化學氣相沉積(PECVD)製程或旋塗製程沉積。
在一些實施例中，介電層222的沉積製程包含電漿增強化學氣相沉積(PECVD)製程、低壓化學氣相沉積製程、原子層沉積(ALD)製程、可流動化學氣相沉積(flowable CVD，FCVD)製程、旋塗製程或其他可應用的製程。在一些實施例中，平坦化製程包含化學機械研磨(chemical mechanical polishing，CMP)製程、研磨製程、蝕刻製程、其他可應用的製程或前述之組合。
依據一些實施例，如第2A圖所示，在形成介電層222之後，透過移除製程、沉積製程和後續的平坦化製程來形成閘極結構256A、256B和256C以取代虛設閘極結構。在一些實施例中，被閘極間隙壁218A圍繞的閘極結構256A包含閘極介電層252A和在閘極介電層252A上方的閘極電極層254A。相似地，被閘極間隙壁218B圍繞的閘極結構256B可包含閘極介電層252B和在閘極介電層252B上方的閘極電極層254B。被閘極間隙壁218C圍繞的閘極結構256C可包含閘極介電層252C和在 閘極介電層252C上方的閘極電極層254C。在一些實施例中，閘極間隙壁218A位於閘極結構256A的兩側側壁255A上。閘極間隙壁218B可位於閘極結構256B的兩側側壁255B上。閘極間隙壁218C可位於閘極結構256C的兩側側壁255C上。
在一些實施例中，閘極介電層252A、252B和252C包含單一層或多層。在一些實施例中，閘極介電層252A、252B和252C為U形或矩形。在一些實施例中，閘極介電層252A、252B和252C由氧化矽、氮化矽或高介電常數介電材料(k>7.0)(包含金屬氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb的矽酸鹽)或前述之組合形成。閘極介電層252A、252B和252C的形成方法可包含分子束沉積(molecular beam deposition，MBD)、原子層沉積(ALD)、電漿增強化學氣相沉積(PECVD)或類似方法。
在一些實施例中，閘極電極層254A、254B和254C由含金屬材料製成，例如TiN、TaN、TaC、Co、Ru、Al、前述之組合或前述之多層，且可透過沉積製程形成，例如電鍍、無電電鍍或其他合適的方法。
在一些實施例中，功函數層(未顯示)可形成於閘極結構256A、256B和256C中。功函數層可包含N型功函數層或P型功函數層。P型功函數層可包含TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合適的P型功函數材料或前述之組合。N型功函數層可包含Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合適的N型功函數材料或前述之組合。在一些實施例中，在閘極結構256A中的功函數層可包含N型功函數層，而閘極結構256B可包 含P型功函數層。
之後，依據一些實施例，如第2A圖所示，介電層(例如第二層間介電(ILD)層)226形成於介電層222和閘極結構256A、256B和256C上方。舉例來說，介電層226可為透過可流動化學氣相沉積方法形成的可流動膜。在一些實施例中，介電層226由介電材料形成，例如磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼摻雜磷矽酸鹽玻璃、未摻雜矽酸鹽玻璃、或類似物，且介電層226可由任何合適的方法沉積，例如化學氣相沉積和電漿增強化學氣相沉積。
依據一些實施例，如第2B圖所示，在形成介電層226之後，透過圖案化製程在介電層222和226中形成開口232A、232B和232C。在一些實施例中，可進行圖案化製程來移除介電層222和226以及接觸蝕刻停止層221的一部分以形成開口232A、232B和232C，並停止於源極/汲極結構220A和220B以及閘極結構256C上。因此，形成開口232A、232B和232C穿透介電層222和226以及接觸蝕刻停止層221，以暴露出源極/汲極結構220A和220B以及閘極結構256C。在一些實施例中，圖案化製程也移除源極/汲極結構220A和220B的一部分。因此，開口232A、232B和232C的下部埋置於源極/汲極結構220A和220B中。
在一些實施例中，開口232A、232B和232C的圖案化製程包含光微影製程和後續的蝕刻製程。光微影製程可包含光阻塗佈(例如旋塗)、軟烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、清洗和乾燥(例如硬烤)。在一些實施例中，蝕刻製 程為乾蝕刻製程。此外，用於蝕刻製程的蝕刻氣體包含含氟(F-containing)氣體。在一些實施例中，遮罩層(未顯示)可用於圖案化製程中。在形成開口232A、232B和232C之後，遮罩層可透過蝕刻或任何其他合適的方法移除。
之後，依據一些實施例，如第2C圖所示，源極/汲極矽化物層240A、240B和240C透過矽化製程形成於源極/汲極結構220A和220B上。在一些實施例中，矽化製程包含依序進行的金屬材料沉積製程和退火製程在一些實施例中，矽化製程的沉積製程包含物理氣相沉積(PVD)製程、原子層沉積(ALD)製程或其他可應用的製程。在一些實施例中，矽化製程的退火製程在約300℃至約800℃的溫度範圍進行。在退火製程之後，移除未反應的金屬材料。
在一些實施例中，源極/汲極矽化物層240A、240B和240C由一種或多種矽化鈷(例如CoSi、CoSi2、Co2Si、Co3Si，統稱為“鈷的矽化物”)、矽化鈦(例如Ti5Si3、TiSi、TiSi2、TiSi3、Ti6Si4，統稱為“鈦的矽化物”)、矽化鎳(例如Ni3Si、Ni31Si12、Ni2Si、Ni3Si2、NiSi、NiSi2，統稱為“鎳的矽化物”)、矽化銅(Cu17Si3、Cu56Si11、Cu5Si、Cu33Si7、Cu4Si、Cu19Si6、Cu3Si、Cu87Si13，統稱為“銅的矽化物”)、矽化鎢(W5Si3、WSi2，統稱為“鎢的矽化物”)、矽化鉬(Mo3Si、Mo5Si3、MoSi2，統稱為“鉬的矽化物”)形成。
之後，形成黏著層242A、242B和242C覆蓋開口232A、232B和232C的側壁表面。依據一些實施例，如第2C圖所示，形成黏著層242A、242B和242C覆蓋開口232A、232B和 232C(第2B圖)中的源極/汲極結構220A和220B以及閘極結構256C。此外，形成接觸插塞244A、244B和244C填充開口232A、232B和232C。舉例來說，可形成接觸插塞244A和244B穿透介電層222和226，且可形成接觸插塞244C穿透介電層226。
如第2C圖所示，黏著層242A可順應性地形成於源極/汲極矽化物層240A上方，並作為開口232A的側壁表面233A和底部的襯墊。黏著層242B可順應性地形成於源極/汲極矽化物層240B上方，並作為開口232B的側壁表面233B和底部的襯墊。黏著層242C可順應性地形成於閘極結構256C上方，並作為開口232C的側壁表面233C和底部的襯墊。此外，黏著層242A和242B的底表面243A和243B分別直接接觸源極/汲極矽化物層240A和240B。再者，黏著層242A和242B的底表面243A和243B可分別齊平於或低於源極/汲極矽化物層240A和240B的頂表面。
如第2C圖所示，黏著層242A、242B和242C分別圍繞接觸插塞244A、244B和244C。介電層222和226圍繞接觸插塞244A、244B和244C。介電層222和226圍繞接觸插塞244A和244B。介電層226圍繞接觸插塞244C。此外，接觸插塞244A形成於源極/汲極結構220A上方。接觸插塞244B形成於源極/汲極結構220B上方。接觸插塞244C形成於閘極結構256C上方。再者，接觸插塞244A和244B可分別透過黏著層242A和242B電性連接至源極/汲極結構220A和220B。接觸插塞244C可透過黏著層242C電性連接至閘極結構256C。
如第2C圖所示，接觸插塞244A和244B可作為源極/ 汲極接觸插塞。此外，接觸插塞244C可作為最終輸入/輸出裝置500C的接觸插塞。
在一些實施例中，黏著層242A、242B和242C以及接觸插塞244A、244B和244C可透過沉積製程和後續的平坦化製程(例如化學機械研磨)形成。黏著層242A、242B和242C可包含電性導電材料，例如鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)或類似物，且黏著層242A、242B和242C可透過化學氣相沉積製程形成，例如電漿增強化學氣相沉積(PECVD)。然而，也可使用其他製程，例如濺鍍或金屬有機化學氣相沉積(metal organic CVD，MOCVD)、物理氣相沉積(PVD)、原子層沉積(ALD)。在一些實施例中，接觸插塞244A、244B和244C可由鈷(Co)形成。在一些其他實施例中，接觸插塞244A、244B和244C可由導電材料製成，例如銅(Cu)、鋁(Al)、鎢(W)、鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)或其他可應用的材料。接觸插塞244A、244B和244C可透過任何合適的沉積方法形成，例如物理氣相沉積、化學氣相沉積、原子層沉積、鍍覆(例如電鍍)。
之後，依據一些實施例，如第2D圖所示，蝕刻停止層(etching stop layer，ESL)260形成於介電層226上。可形成蝕刻停止層260覆蓋黏著層242A、242B和242C以及接觸插塞244A、244B和244C。蝕刻停止層260可為單一層或多層。蝕刻停止層260由碳化矽(SiC)、氮化矽(SixNy)、氮碳化矽(SiCN)、碳氧化矽(SiOC)、氮碳氧化矽(SiOCN)、氧化矽(SiO2)或其他可應用的材料製成。在一些實施例中，蝕刻停止層260具有雙層 結構，雙層結構包含在SiC層上形成SiO2層。此外，SiC層可用作黏著層來改善下方層與SiO2層之間的黏著性。在一些實施例中，蝕刻停止層260透過進行電漿增強化學氣相沉積(PECVD)製程、低壓化學氣相沉積製程、原子層沉積(ALD)製程或其他可應用的製程形成。
之後，依據一些實施例，如第2D圖所示，介電層262(例如金屬層間介電(inter-metal dielectric，IMD)層)形成於接觸插塞244A、244B和244C上方。此外，可形成介電層262覆蓋蝕刻停止層260。介電層262可為單一層或多層。在一些實施例中，介電層262由氧化矽製成。在一些其他實施例中，介電層262由未摻雜矽酸鹽玻璃(USG)、氟矽酸鹽玻璃(fluorinated silicate glass，FSG)、碳摻雜矽酸鹽玻璃、氮化矽或氮氧化矽製成。
在一些實施例中，介電層262包含極低介電常數(ELK)介電層。極低介電常數介電層由具有介電常數(k)小於約2.5的極低介電常數介電材料製成。極低介電常數介電材料可包含摻雜碳的氧化矽、非晶氟化碳、聚對二甲苯、二苯環丁烯(BCB)、聚四氟乙烯(PTFE)(鐵氟龍)或碳氧化矽聚合物(SiOC)。在一些實施例中，極低介電常數介電材料由現有介電材料的多孔類型的材料製成，例如矽倍半烷氧化氫(HSQ)、多孔甲基矽倍半氧烷(MSQ)、多孔聚芳基醚(PAE)、多孔SiLK或多孔二氧化矽(SiO2)。在一些實施例中，極低介電常數介電材料透過電漿增強化學氣相沉積(PECVD)製程或旋塗製程沉積。
之後，依據一些實施例，如第2E圖所示，開口 264A、264B和264C透過圖案化製程形成於介電層262中，以暴露出接觸插塞244A、244B和244C。進行圖案化製程來移除介電層262和蝕刻停止層260的一部分，並停止於接觸插塞244A和244B上。因此，可形成開口264A和264B穿透介電層262和蝕刻停止層260。此外，進行圖案化製程來移除在接觸插塞244C上的介電層262的一部分。因此，可形成開口264C穿透介電層262並暴露出接觸插塞244C。
在一些實施例中，在開口264A、264B和264C的側壁表面265A、265B和265C與介電層226的頂表面263的法線270之間的角度θ1為約15°至約70°。
在一些實施例中，圖案化製程包含光微影製程和後續的蝕刻製程。光微影製程可包含光阻塗佈(例如旋塗)、軟烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、清洗和乾燥(例如硬烤)。蝕刻製程可包含乾蝕刻製程或濕蝕刻製程。在一些實施例中，蝕刻製程為乾蝕刻製程。此外，用於蝕刻製程的蝕刻氣體包含含氟氣體。在形成開口264A、264B和264C之後，光阻層(未顯示)可透過蝕刻或任何其他合適的方法移除。
之後，依據一些實施例，如第2F圖所示，金屬材料266沉積於介電層262上方，並填充於開口264A、264B和264C中。此外，形成金屬材料266覆蓋介電層262的頂表面263。在一些實施例中，金屬材料266由鎢(W)製成。在一些其他實施例中，金屬材料266由鈷(Co)、鈦(Ti)、鋁(Al)、銅(Cu)、鉭(Ta)、箔(Pt)、鉬(Mo)、銀(Ag)、錳(Mn)、鋯(Zr)、釕(Ru)或其他可應用的材料製成。在一些實施例中，金屬材料266透過任何合適 的沉積方法形成，例如物理氣相沉積、化學氣相沉積、原子層沉積或鍍覆(例如電鍍)。
之後，依據一些實施例，如第2G圖所示，進行佈植製程272以將第一組IV元素274植入金屬材料266中。因此，在進行佈植製程272之後，金屬材料266可包括第一組IV元素274。第一組IV元素274可填充在金屬材料266中的金屬離子之間的空間。此外，第一組IV元素274可與在金屬材料266中的金屬離子反應，以形成第一化合物。在一些實施例中，第一組IV元素274包含碳(C)、矽(Si)、鍺(Ge)或前述之組合。舉例來說，當金屬材料266為鎢(W)，在金屬材料266中的第一化合物可包含鎢鍺(WGe)、鎢碳(WC)、鎢矽(WSi2)或前述之組合。第一化合物可增加金屬材料266的機械強度。
在一些實施例中，在進行佈植製程272之後，將第一組IV元素274植入包含第二化合物的介電層262(或由第二化合物形成)，例如二氧化矽(SiO2)。因此，在進行佈植製程272之後，介電層262可包含第一組IV元素274和第二組IV元素。第一組IV元素274可相同於或不同於第二組IV元素。舉例來說，第一組IV元素274包含碳(C)、矽(Si)或鍺(Ge)，第二組IV元素可包含矽(Si)。此外，第二組IV元素(例如矽(Si)均勻地在介電層262中。再者，第一組IV元素274可與介電層262反應，以形成第三化合物。在一些實施例中，第三化合物可相同於或不同於第二化合物。舉例來說，第三化合物的晶格常數可大於或等於在介電層262中的第二化合物的晶格常數。舉例來說，當第二化合物為二氧化矽(SiO2)，第三化合物可包含二氧化碳 (CO2)、二氧化鍺(GeO2)或前述之組合。此外，在進行佈植製程272之後，介電層262可由二氧化碳(CO2)、二氧化鍺(GeO2)或前述之組合形成。
在一些實施例中，在將第一組IV元素274植入金屬材料266之後(即在進行佈植製程272之後)，在金屬材料266中之第一組IV元素274的最大濃度位於靠近介電層262的頂表面263的位置。在一些實施例中，在金屬材料266中之第一組IV元素274的最大濃度可位於介電層262的頂表面263與底表面261之間。
在一些實施例中，在進行佈植製程272之後，在介電層262中之第一組IV元素274的最大濃度位於靠近介電層262的頂表面263的位置。
在一些實施例中，佈植製程272以佈植能量在約25KeV至約40KeV的範圍進行。舉例來說，當介電層262的厚度為約350Å，佈植製程272的佈植能量可為約30KeV。在一些實施例中，佈植製程272以等於角度θ1的入射佈植角度θ2進行。舉例來說，可以入射佈植角度θ2在約15°至約70°的範圍透過佈植製程272將第一組IV元素274植入金屬材料。
在一些實施例中，透過旋轉基板200進行多次的佈植製程272。因此，金屬材料266及/或介電層262的不同部分可分別佈植第一組IV元素274。舉例來說，佈植製程272透過將基板200旋轉90度四次以重新定位基板200進行。可將金屬材料266(或介電層262)的四個不同位置佈植第一組IV元素274。在佈植製程272期間，第一組IV元素274可透過旋轉基底200來均 勻地分布在金屬材料266及/或介電層262中。
在一些實施例中，在金屬材料266中的第一化合物(例如WGe、WC或WSi2)可有助於金屬材料266的結構更緻密。因此，可改善有著第一組IV元素274的金屬材料266的機械強度。在一些實施例中，在介電層262中的第二化合物(例如GeO2)可有助於增加介電層262的晶格常數。在進行佈植製程272之後，可降低介電層262的密度。因此，在進行佈植製程272之後，壓應力可產生於金屬材料266與介電層262之間。在一些實施例中，最大壓應力可產生於金屬材料266與具有第一組IV元素274的最大濃度的介電層262之間的界面。
在將第一組IV元素274植入金屬材料266之後(即在進行佈植製程272之後)，在開口264A、264B和264C的每一者中的金屬材料266從錐形變為具有沙漏形狀，如第2H圖的剖面示意圖所示。在一些實施例中，在開口264A、264B和264C的每一者中的金屬材料266在具有最大濃度的第一組IV元素274的位置處具有窄頸部284。
在一些實施例中，可降低金屬材料266的機械強度與介電層262的機械強度之間的差異。在進行佈植製程272之後，金屬材料266和介電層262的機械強度可為一致的。
之後，依據一些實施例，如第2I圖所示，移除介電層262的頂表面263之上的金屬材料266的部分，以形成通孔插塞276A、276B和276C。通孔插塞276A、276B和276C可分別形成於接觸插塞244A、244B和244C上方。
可進行平坦化製程(例如含化學機械研磨(CMP)) 使金屬材料266的頂表面與介電層262的頂表面263齊平。因此，形成通孔插塞276A、276B和276C穿透介電層262和蝕刻停止層260。介電層262圍繞通孔插塞276A、276B和276C。介電層262的頂表面263可與通孔插塞276A、276B和276C的頂表面278A、278B和278C齊平。此外，介電層262的底表面261可位於通孔插塞276A、276B和276C的頂表面278A、278B和278C與底表面277A、277B和277C之間。再者，通孔插塞276A、276B和276C的底表面277A、277B和277C分別直接接觸接觸插塞244A、244B和244C。
在一些實施例中，平坦化製程可從介電層262的頂表面263移除介電層262的一部分。舉例來說，平坦化製程可移除第2H圖所示之介電層262的一部分和在開口264A、264B和264C的每一者中的金屬材料266的頸部284上方或稍微下方的金屬材料266的一部分。
在一些實施例中，通孔插塞276A、276B和276C中的第一組IV元素274的濃度從通孔插塞276A、276B和276C的頂表面278A、278B和278C到底表面277A、277B和277C逐漸降低。此外，在介電層262中的第一組IV元素274的濃度從介電層262的頂表面263到底表面261逐漸降低。再者，第二組IV元素(即矽)的濃度在介電層262中為均勻的。
因為通孔插塞276A、276B和276C與介電層262之間的壓應力可透過進行佈植製程272來誘發，通孔插塞276A、276B和276C以及介電層262具有一致的機械強度，因此可密封或消除通孔插塞276A、276B和276C與介電層262之間的裂縫。 因此，用於平坦化製程(例如化學機械研磨製程)的化學機械研磨的研磨漿可不攻擊通孔插塞276A、276B和276C，進而不導致接觸插塞244A、244B和244C的損失。
在進行前述製程之後，鰭式場效電晶體500A形成於第一區350A中，鰭式場效電晶體500B形成於第二區350B中，且輸入/輸出(I/O)裝置500C形成於第三區350C中。再者，依據一些實施例，如第2I圖所示，形成包含鰭式場效電晶體500A(例如N型鰭式場效電晶體)、鰭式場效電晶體500B(例如P型鰭式場效電晶體)和輸入/輸出裝置500C的半導體結構600。
在一些實施例中，半導體結構600包含摻雜有第一組IV元素274的通孔插塞276A、276B和276C。第一組IV元素274可填充在通孔插塞276A、276B和276C中的金屬離子之間的空間。第一組IV元素274可與通孔插塞276A、276B和276C中的金屬離子反應，以形成第一化合物，第一化合物包含鎢鍺(WGe)、鎢碳(WC)、鎢矽(WSi2)。在一些實施例中，通孔插塞276A、276B和276C的每一者可包含鎢(W)和第一化合物(例如鎢鍺(WGe)、鎢碳(WC)、鎢矽(WSi2)或前述之組合)。在一些實施例中，可將第一組IV元素274摻雜於包含第二組IV元素(例如矽)(或包含第二化合物，例如二氧化矽(SiO2))的介電層262中。第一組IV元素274可與介電層262反應，以形成第三化合物，第三化合物包含二氧化碳(CO2)、二氧化矽(SiO2)、二氧化鍺(GeO2)。可增加介電層262的晶格常數。再者，摻雜的第一組IV元素274可誘發通孔插塞276A、276B和276C與介電層262之間的壓應力。因此，可改善通孔插塞276A、276B和276C的機 械強度。此外，通孔插塞276A、276B和276C以及介電層262的機械強度可變為一致的。可密封或消除發生在通孔插塞276A、276B和276C與介電層262之間的界面處的裂縫。摻雜有第一組IV元素274的通孔插塞276A、276B和276C可防止化學機械研磨的研磨漿攻擊通孔插塞276A、276B和276C。因此，可消除在通孔插塞276A、276B和276C的平坦化製程(例如W的化學機械研磨製程)期間之的接觸插塞的耗損問題。可改善接觸插塞電阻增加的問題。
如前所述，半導體結構(例如半導體結構600)包含含有第一組IV元素(例如第一組IV元素274)的通孔插塞(例如第一通孔插塞276A、276B和276C)。第一組IV元素可與通孔插塞反應，以形成包含WGe、WC或WSi2的第一化合物。此外，圍繞通孔插塞的介電層(例如介電層262)可包含第一組IV元素和第二組IV元素(例如矽)。第一組IV元素可與介電層反應，以形成包含CO2、SiO2或GeO2的第三化合物。因此，通孔插塞的結構可為緻密的。通孔插塞和介電層可具有一致的機械強度。可消除在通孔插塞的平坦化製程期間之接觸插塞的耗損問題。可改善接觸插塞電阻增加的問題。
本發明實施例提供半導體結構及其形成方法。半導體結構包含閘極結構、源極/汲極結構、第一接觸插塞和第一通孔插塞。第一通孔插塞位於第一接觸插塞上方，且包含第一組IV元素。第一組IV元素可填充於通孔插塞中的空間，並與通孔插塞反應以形成第一化合物，使通孔插塞的結構更緻密。因此，可消除在通孔插塞的平坦化製程(例如W的化學機械研磨 製程)期間之接觸插塞的耗損問題。
在一些實施例中，提供半導體結構，半導體結構包含閘極結構、源極/汲極結構、第一接觸插塞和第一通孔插塞。閘極結構位於鰭結構上方。源極/汲極結構位於鰭結構中，並與閘極結構相鄰。第一接觸插塞位於源極/汲極結構上方。第一通孔插塞位於第一接觸插塞上方，第一通孔插塞包含第一組IV元素。
在一些其他實施例中，其中第一通孔插塞具有接觸第一接觸插塞的底表面和與底表面相對的頂表面，且在第一通孔插塞中之第一組IV元素的濃度從第一通孔插塞的頂表面至底表面逐漸降低。
在一些其他實施例中，其中第一組IV元素包含碳(C)、矽(Si)或鍺(Ge)。
在一些其他實施例中，其中第一通孔插塞包含鎢(W)、鎢鍺(WGe)、鎢碳(WC)、鎢矽(WSi2)或前述之組合。
在一些其他實施例中，上述半導體結構更包含蝕刻停止層位於閘極結構和源極/汲極結構上方，並圍繞第一通孔插塞；以及介電層位於蝕刻停止層上方，並圍繞第一通孔插塞，其中介電層包含第一組IV元素和第二組IV元素。
在一些其他實施例中，其中第二組IV元素包含矽(Si)，且其中介電層由二氧化碳(CO2)、二氧化矽(SiO2)、二氧化鍺(GeO2)或前述之組合形成。
在一些其他實施例中，其中在介電層中之第一組IV元素的濃度從介電層的頂表面到底表面逐漸降低，其中第二 組IV元素的濃度在介電層中為均勻的。
在一些其他實施例中，上述半導體結構更包含閘極間隙壁位於鰭結構上方，且在閘極結構的側壁表面上；第二接觸插塞位於閘極結構上方，且與第一接觸插塞隔開；以及第二通孔插塞位於第二接觸插塞上方，其中第二通孔插塞包含第一組IV元素。
在一些實施例中，提供半導體結構，半導體結構包含閘極結構、源極/汲極結構、介電層和通孔插塞。閘極結構位於鰭結構上方。源極/汲極結構位於鰭結構中，並與閘極結構相鄰。介電層位於閘極結構和源極/汲極結構上方。通孔插塞穿透介電層，通孔插塞包含第一組IV元素，介電層包含第二組IV元素。
在一些其他實施例中，其中第一組IV元素包含碳(C)、矽(Si)或鍺(Ge)，且第二組IV元素包含矽(Si)。
在一些其他實施例中，其中介電層具有頂表面與通孔插塞的頂表面對齊和底表面在頂表面與通孔插塞的底表面之間。
在一些其他實施例中，其中在通孔插塞中之第一組IV元素的濃度從通孔插塞的頂表面到底表面逐漸降低，且第二組IV元素的濃度在介電層中為均勻的。
在一些其他實施例中，其中介電層包含第一組IV元素，且在介電層中之第一組IV元素的濃度從介電層的頂表面到底表面逐漸降低。
在一些實施例中，提供半導體結構的形成方法， 此方法包含在鰭結構上方形成閘極結構。此方法更包含在鰭結構中且與閘極結構相鄰處形成源極/汲極結構。此方法更包含在源極/汲極結構上方形成接觸插塞。此方法更包含在接觸插塞上方形成第一介電層。此方法更包含在第一介電層中形成第一開口，以暴露出接觸插塞。此方法更包含沉積金屬材料以填充第一開口。此方法更包含將第一組IV元素佈植於金屬材料中。此方法更包含移除在第一介電層的頂表面之上的金屬材料的部分，以在接觸插塞上方形成通孔插塞。
在一些其他實施例中，其中在將第一組IV元素佈植於金屬材料中之後，在金屬材料中之第一組IV元素的最大濃度位於第一介電層的頂表面與底表面之間的位置。
在一些其他實施例中，其中在將第一組IV元素佈植於金屬材料中之後，第一組IV元素和金屬材料形成第一化合物。
在一些其他實施例中，上述方法更包含將第一組IV元素佈植於包含第二化合物的第一介電層中，以形成第三化合物。
在一些其他實施例中，其中第三化合物的晶格常數大於在第一介電層中的第二化合物的晶格常數。
在一些其他實施例中，其中在將第一組IV元素佈植於金屬材料中之後，在第一開口中的金屬材料為沙漏形狀。
在一些其他實施例中，其中在第一開口中的金屬材料在具有最大濃度的第一組IV元素的位置具有窄頸部。
前述內文概述了許多實施例的特徵，使本技術領 域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。

Claims (1)

  1. 一種半導體結構，包括：一閘極結構，位於一鰭結構上方；一源極/汲極結構，位於該鰭結構中，並與該閘極結構相鄰；一第一接觸插塞，位於該源極/汲極結構上方；以及一第一通孔插塞，位於該第一接觸插塞上方，其中該第一通孔插塞包括一第一組IV元素。
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