KR20080076832A - 절연 게이트 전계 효과 트랜지스터의 제조 방법 - Google Patents

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KR20080076832A
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후미아키 오카자키
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소니 가부시끼 가이샤
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Abstract

본 명세서에는 절연 게이트 전계 효과 트랜지스터의 제조 방법에 대해 개시되어 있다. 절연 게이트 전계 효과 트랜지스터의 제조 방법은, (a) 소스/드레인 영역, 채널 형성 영역, 상기 채널 형성 영역 상에 형성된 게이트 절연막, 상기 소스/드레인 영역을 덮는 절연층, 및 상기 채널 형성 영역 상부의 상기 절연층의 일부에 제공된 게이트 전극 형성용 개구부를 구비하는 기체(base)를 준비하는 공정; (b) 상기 게이트 전극 형성용 개구부 내를 도전 재료층으로 매립함으로써 게이트 전극을 형성하는 공정; (c) 상기 절연층을 제거하는 공정; 및 (d) 전체면에 걸쳐서 제1 층간 절연층과 제2 층간 절연층을 차례로 성막하는 공정을 포함하며, 상기 공정(d)에서, 산소 원자를 포함하지 않는 성막 분위기 중에서 상기 제1 층간 절연층을 성막한다.

Description

절연 게이트 전계 효과 트랜지스터의 제조 방법{METHOD FOR MANUFACTURING INSULATED GATE FIELD EFFECT TRANSISTOR}
본 발명은 절연 게이트 전계 효과 트랜지스터의 제조 방법에 관한 것이다.
현재, 이른바 스케일링 룰(scaling rule)에 따라 트랜지스터의 미세화를 향상시킴으로써, 반도체 장치의 고집적화나 동작 속도의 향상이 도모되고 있다. 절연 게이트 전계 효과 트랜지스터(Metal Insulator Semiconductor FET (MISFET))의 미세화에 있어서는, 이른바 단채널 효과(short-channel effect)의 영향을 억제하는 것이 필요하다. 게이트 전극을 반도체 재료로 구성하는 한, 단채널 효과의 요인의 하나인 게이트 전극의 공핍화를 효과적으로 억제할 수 없다. 이 문제를 해결하기 위해, 게이트 전극을, 금속이나 금속 화합물 등의 도전 재료로 구성하는 것이 제안되어 있다. 게이트 전극을 도전 재료로 형성하는 방법으로서 다결정 실리콘 막 대신에 예를 들면, 금속막을 성막하고, 이 금속막을 종래와 마찬가지로 패터닝하여 게이트 전극의 형성을 행하는 방법이 제안되어 있다. 또한, 게이트 전극 형성용 개구부 내에 도전 재료를 매립하는 이른바 다마신 프로세스(damascene process)에 의해 게이트 전극을 형성하는 방법도 제안되어 있다(예를 들면, Atsushi Yagishita et al., "High Performance Metal Gate MOSFETs Fabricated by CMP for 0.1㎛ Regime", International Electron Devices Meeting 1998 Technical Digest p.p. 785-788(1998) 및 일본 특개2005-303256을 참조). 다마신 프로세스에 의해 게이트 전극을 형성하는 방법에 있어서는, 더미 게이트 전극을 제거함으로써 형성한 게이트 전극 형성용 개구부 내에, 예를 들면, 산화 실리콘보다 비유전율(relative dielectric constant)이 큰 절연 재료(예를 들면, 산화 하프늄(hafnium oxide))로 이루어지는 게이트 절연막을 형성하고, 이어서, 게이트 전극을 형성한다. 이 방법은 절연 게이트 전계 효과 트랜지스터의 특성의 향상을 도모할 수 있다.
이하, 종래의 다마신 프로세스에 의해 게이트 전극을 형성하는 방법의 개요에 대해, 실리콘 반도체 기판 등의 모식적인 일부 단면도들인, 도 1c, 도 1d, 1e, 1f, 5a, 및 5b를 참조하여 설명한다.
[공정-10]
먼저, 소스/드레인 영역(13), 채널 형성 영역(12), 채널 형성 영역(12) 상에 형성되고 산화 하프늄로 이루어지는 게이트 절연막(30), SiO2로 이루어지고 소스/드레인 영역(13)을 덮는 절연층(21), 및 채널 형성 영역(12)의 위쪽의 절연층(21)의 부분에 설치된 게이트 전극 형성용 개구부(22)를 구비한 기체(base)(10)를 준비한다(도 1c 및 도 1d 참조).
기체(10)의 제조 방법에 대하여는, 실시예 1에서 상세하게 설명한다. 도면에서, 참조 번호 11은 실리콘 반도체 기판이며, 참조 번호 13A는 소스/드레인 영 역(13)의 상부의 부분에 형성된 실리사이드 층이며, 참조 번호 17은 측벽 막(side wall film)이다.
[공정-20]
기체(10)의 준비 후, 전체면에 걸쳐서 게이트 전극의 일 함수를 규정하기 위한 금속 재료(하프늄 실리사이드)로 이루어지는 일 함수 제어 층(31), TiN으로 이루어지는 배리어층(도시하지 않음)을 차례로 형성한다(도 1e 참조). 그 후, 이른바 블랭킷 텅스텐 CVD법에 기초하여 전체면에 텅스텐으로 이루어지는 도전 재료층(32)을 형성한다. 이어서, CMP법에 기초한 평탄화 처리를 행하고, 절연층(21) 및 측벽 막(17) 위의 도전 재료층(32), 배리어층, 일 함수 제어 층(work function control layer)(31), 게이트 절연막(30)을 제거한다. 이같이 하여, 게이트 전극(23)을 얻을 수 있다(도 1f 참조). 게이트 전극(23)은, 채널 형성 영역(12)의 위쪽으로 게이트 절연막(30)을 통하여 형성되어 있고, 일 함수 제어 층(31), 배리어층(도시하지 않음), 및 도전 재료층(32)으로 구성되어 있다.
[공정-30]
이어서, 전체면에 걸쳐서 SiO2로 이루어지는 층간 절연층(142)을, 예를 들면, 고밀도 플라즈마 CVD법에 의해 형성한다(도 5a 참조).
[공정-40]
이어서, 포토리소그래피 기술 및 건식 에칭 기술에 따라 게이트 전극(23)의 위쪽, 및 소스/드레인 영역(13)의 위쪽의 층간 절연층(142)의 부분에 컨택트 플러 그 형성용 개구부(contact flug formation opening)(43A 및 43B)를 형성한다. 그 후, 전체면에 걸쳐서 Ti(하층)/TiN(상층)으로 이루어지는 제2 배리어층(도시하지 않음)을 형성하고, 블랭킷 텅스텐 CVD법에 기초하여 전체면에 텅스텐층을 형성한다. 이어서, CMP법에 기초한 평탄화 처리를 행함으로써, 컨택트 플러그 형성용 개구부(43A 및 43B) 내에 컨택트 플러그(44A, 44B)를 형성할 수 있다(도 5b 참조).
이와 같은 제조 방법에 기초하여 얻어지는 절연 게이트 전계 효과 트랜지스터에 있어서는, [공정-30](도 5a 참조)에서, 전체면에 걸쳐서 SiO2로 이루어지는 층간 절연층(142)을 CVD법에 의해 형성한다. 통상적으로, CVD법에서 사용하는 원료 가스의 조성에는 산소 원자 또는 산소 분자가 포함되어 있다. 그러므로, SiO2로 이루어지는 층간 절연층(142)을 형성할 때, 분위기(atmosphere) 중의 산소 원자 또는 산소 분자가, 도전 재료층(32), 배리어층, 일 함수 제어 층(31), 게이트 절연막(30)을 통과하여, 게이트 전극(23)에 대향하는 실리콘 반도체 기판(11)의 일부에 도달하고, 실리콘 반도체 기판(11)의 이러한 부분을 산화시켜 버린다. 도 5a 및 도 5b에 있어서는, 이 산화된 실리콘 반도체 기판(11)의 부분을 참조 번호 30A로 나타내고 있다.
이와 같은 현상이 발생하면, 결국, 게이트 절연막(30)의 막 두께가 증가하는 것과 같게 되어, 게이트 용량의 저하 등, 절연 게이트 전계 효과 트랜지스터의 특성 열화가 생긴다.
본 발명의 목적은 게이트 전극의 위쪽으로 층간 절연층을 형성할 때, 게이트 전극에 대향하는 기체의 부분이 산화되지 않는, 절연 게이트 전계 효과 트랜지스터의 제조 방법을 제공하는 것이다.
상기의 목적을 달성하기 위한 본 발명의 제1 양태에 관한 절연 게이트 전계 효과 트랜지스터의 제조 방법(이하, 본 발명의 제1 양태에 관한 제조 방법으로 약칭 함)은, (a) 소스/드레인 영역, 채널 형성 영역, 채널 형성 영역 상에 형성된 게이트 절연막, 소스/드레인 영역을 덮는 절연층, 및 채널 형성 영역 상부의 절연층의 일부에 제공된 게이트 전극 형성용 개구부를 구비하는 기체를 준비하는 공정, (b) 게이트 전극 형성용 개구부 내를 도전 재료층으로 매립함으로써 게이트 전극을 형성하는 공정; (c) 절연층을 제거하는 공정; 및 (d) 전체면에 걸쳐서 제1 층간 절연층, 제2 층간 절연층을 차례로 성막하는 공정을 포함하고, 상기 공정(d)에서, 산소 원자를 포함하지 않는 성막 분위기 중에서 제1 층간 절연층을 성막한다.
본 발명의 제1 양태에 관한 제조 방법에 있어서는, 전체면에 걸쳐서 제1 층간 절연층, 제2 층간 절연층을 차례로 성막하지만, 구체적으로는, 제1 층간 절연층 및 제2 층간 절연층을, 게이트 전극 및 소스/드레인 영역 상에 차례로 성막한다.
상기의 목적을 달성하기 위한 본 발명의 제2 양태에 관한 절연 게이트 전계 효과 트랜지스터의 제조 방법(이하, 본 발명의 제2 양태에 관한 제조 방법으로 약칭 함)은, (a) 소스/드레인 영역, 채널 형성 영역, 채널 형성 영역 상에 형성된 게이트 절연막, 소스/드레인 영역을 덮는 절연층, 및 채널 형성 영역 상부의 절연층의 일부에 제공된 게이트 전극 형성용 개구부를 구비하는 기체를 준비하는 공정; (b) 게이트 전극 형성용 개구부 내를 도전 재료층으로 매립함으로써 게이트 전극을 형성하는 공정; (c) 전체면에 걸쳐서 제1 층간 절연층, 제2 층간 절연층을 차례로 성막하는 공정을 포함하고, 상기 공정(c)에서, 산소 원자를 포함하지 않는 성막 분 위기 중에서 제1 층간 절연층을 성막한다.
본 발명의 제2 양태에 관한 제조 방법에 있어서는, 전체면에 걸쳐서 제1 층간 절연층, 제2 층간 절연층을 차례로 성막하지만, 구체적으로는, 제1 층간 절연층 및 제2 층간 절연층을, 게이트 전극 및 절연층 상에 차례로 성막한다.
본 발명의 제1 양태에 관한 제조 방법에 있어서는 상기 공정(d)에서, 그리고 본 발명의 제2 양태에 관한 제조 방법에 있어서는 상기 공정(c)에서, 산소 원자를 포함하는 성막 분위기 중에서 제2 층간 절연층을 성막하는 것이 가능하다. 이 경우, 제1 층간 절연층은 질화 실리콘(SiN) 또는 탄화 실리콘(SiC)으로 이루어지고, 제2 층간 절연층은 산화 실리콘(SiOX)으로 이루어지는 것이 바람직하다.
상기의 바람직한 구성을 포함하는 본 발명의 제1 양태 또는 제2 양태에 관한 제조 방법에 있어서, 절연층은, 하층 절연층, 및 이 하층 절연층 상에 형성된 상층 절연층으로 구성되어 있고, 하층 절연층은, 적어도 소스/드레인 영역을 피복한다. 본 발명의 제1 양태에 관한 제조 방법에 있어서는, 상기 공정(c)에서, 상층 절연층을 제거하고, 하층 절연층을 남기는 것이 바람직하다. 또한, 이들의 경우에, 하층 절연층은 제1 층간 절연층과 같은 재료로 구성되고, 상층 절연층은 제2 층간 절연층과 같은 재료로 구성되어 있는 것이 바람직하지만, 이에 한정되는 것은 아니다. 구체적으로는, 제1 층간 절연층 및 하층 절연층은 질화 실리콘(SiN) 또는 탄화 실리콘(SiC)으로 이루어지고, 제2 층간 절연층 및 상층 절연층은 산화 실리콘(SiOX)으로 이루어지는 것이 바람직하다. 절연층을 하층 절연층 및 상층 절연층으로 구성 하는 경우, 본 발명의 제1 양태에 관한 제조 방법에 있어서는, 제1 층간 절연층, 제2 층간 절연층을 차례로 성막하지만, 구체적으로는, 제1 층간 절연층 및 제2 층간 절연층을, 전체면에 걸쳐서 게이트 전극 및 하층 절연층 상에 성막한다. 한편, 본 발명의 제2 양태에 관한 제조 방법에 있어서는, 제1 층간 절연층, 제2 층간 절연층을 차례로 성막하지만, 구체적으로는, 제1 층간 절연층 및 제2 층간 절연층을, 전체면에 걸쳐서 게이트 전극 및 상층 절연층 상에 성막한다.
기체는, 게이트 전극 형성용 개구부의 측벽 막을 구성하는 측벽 막을 추가로 포함하는 것이 바람직하다. 또한, 측벽 막 중 적어도 일부를 구성하는 재료는, 절연층(또는 상층 절연층)을 구성하는 재료와는 다르게 하는 것이 바람직하다. 게이트 전극의 측면부와 접하는 측벽 막의 부분을 구성하는 재료로서, 구체적으로는, SiN을 예시할 수 있다. 절연층을 하층 절연층 및 상층 절연층으로 구성하는 경우, 하층 절연층이 측벽 막의 측면 상에 연장되어 있어도 된다. 본 명세서에서, 본 발명의 제1 양태에 관한 제조 방법에 있어서는, 전체면에 걸쳐서 제1 층간 절연층, 제2 층간 절연층을 차례로 성막하지만, 구체적으로는, 제1 층간 절연층 및 제2 층간 절연층을, 게이트 전극, 측벽 막 및 소스/드레인 영역 상에 차례로 성막하거나, 또는 게이트 전극, 측벽 막 및 하층 절연층 상에 차례로 성막한다. 한편, 본 발명의 제2 양태에 관한 제조 방법에 있어서는, 전체면에 걸쳐서 제1 층간 절연층, 제2 층간 절연층을 차례로 성막하지만, 구체적으로는, 제1 층간 절연층 및 제2 층간 절연층을, 게이트 전극, 측벽 막 및 절연층 상에 차례로 성막하거나, 또는 게이트 전극, 측벽 막 및 상층 절연층 상에 차례로 성막한다.
이상에서 설명한 바람직한 구성을 포함하는 본 발명의 제1 양태에 관한 제조 방법에 있어서의 상기 공정(d)에 있어서는, 또는 이상에서 설명한 바람직한 구성을 포함하는 본 발명의 제2 양태에 관한 제조 방법에 있어서의 상기 공정(c)에 있어서는, 제1 층간 절연층을, 산소 원자 및 산소 분자를 조성 내에 포함하지 않는 원료 가스를 사용한 원자 층 증착법(Atomic Layer Deposition; ALD)을 포함하는, 예를 들면, 플라즈마 CVD법, 고밀도 플라즈마 CVD법, 대기압(atmospheric-pressure) CVD법과 같은 각종의 CVD법에 따라 성막(형성)하는 것이 바람직하다. 한편, 제2 층간 절연층을, 산소 원자 또는 산소 분자를 조성 내에 포함하는 원료 가스를 사용한 각종의 CVD법에 따라 성막(형성)하는 것이 바람직하다. 그렇지만, 이에 한정되지 않고, 스퍼터링법, 전자 빔 증착법(electron-beam evaporation)이나 열 필라멘트 증착법(hot-filament evaporation)과 같은 증착법, 이온 플레이팅법(ion plating), 레이저 아브레이션법(laser ablation)과 같은 각종의 물리적 기상 증착법(PVD)에 따라 제1 층간 절연층 또는 제2 층간 절연층을 성막(형성)해도 된다. 이 경우, 제1 층간 절연층을, 산소 원자 및 산소 분자를 포함하지 않는 분위기 중에서의 PVD법에 기초하여 성막(형성)하는 것이 바람직하고, 또, 제2 층간 절연층을, 산소 원자 또는 산소 분자를 포함하는 분위기 중에서의 PVD법에 기초하여 성막(형성)하는 것이 바람직하다.
이상에서 설명한 바람직한 구성을 포함하는 본 발명의 제1 양태 또는 제2 양태에 관한 제조 방법(이하, 이들을 총칭하여, 단지, 본 발명의 제조 방법으로 종종 칭한다)에 있어서는, 게이트 전극 전체가 도전 재료층으로 구성되어 있어도 되고, 게이트 전극의 저면부 및 측면부가, 게이트 전극의 일 함수를 규정하기 위한 일 함수 제어 층으로 구성되며, 저면부와 측면부에 의해 에워싸인 중앙부(나머지 부분)가 도전 재료층으로 구성되어 있어도 된다. 후자의 경우, 일 함수 제어 층을 구성하는 도전 재료보다, 도전 재료층을 구성하는 도전 재료 쪽이 전기 저항율(electric resistivity)이 낮은 것이 바람직하다. 전자의 형태에 의하면, 게이트 전극의 형성 공정을 단순하게 할 수 있다. 후자의 형태에 의하면, 게이트 전극의 전기 저항을 보다 낮게 할 수 있다. 또, 게이트 전극의 중앙부와 저면부 사이, 그리고 중앙부와 측면부 사이에, 또 다른 도전 재료층이 형성되어 있는 양태가어도 된다. 즉, 게이트 전극은 3층 이상의 도전 재료층이 적층하여 형성되어 있는 양태으로 할 수도 있다. 도전 재료층을 구성하는 도전 재료, 일 함수 제어 층을 구성하는 도전 재료로서 n채널형 또는 p채널형 절연 게이트 전계 효과 트랜지스터의 채널 형성 영역과 관련하여 바람직한 일 함수를 가지는 도전 재료를 적당히 선택할 수 있다.
도전 재료층이나 일 함수 제어 층을 구성하는 도전 재료(금속 재료)로서는, 텅스텐(W), 하프늄(Hf), 탄탈(Ta), 티탄(Ti), 몰리브덴(Mo), 루테늄(Ru), 니켈(Ni), 백금(Pt) 등의 금속(이들 금속로 이루어지는 합금도 포함함)； 이들 금속의 질화물 등의 화합물； 금속 실리사이드 등의 금속과 반도체 재료와의 화합물을 들 수 있다. 일 함수 제어 층을 구성하는 도전 재료로서 채널 형성 영역과의 관계에 있어서 양호한 일 함수의 값을 가지는 재료를 적당히 선택하면 된다. 예를 들면, 채널 형성 영역이 n형인 경우에는, 하프늄(Hf), 탄탈(Ta) 등을 포함하는 도전 재료(금속 재료)를, 채널 형성 영역이 p형인 경우에는, 티탄(Ti), 몰리브덴(Mo), 루테늄(Ru), 니켈(Ni), 백금(Pt) 등을 포함하는 도전 재료(금속 재료)를 선택할 수 있지만, 이에 한정하는 것은 아니다. 또, 도전 재료층을 실리사이드로 구성하는 경우, 실리사이드 중에 포함되는 불순물의 종류 및 양을 제어함으로써, 또는 예를 들면, 실리사이드에 알루미늄 이온을 적절히 이온 주입함으로써, n채널형 절연 게이트 전계 효과 트랜지스터와 p채널형 절연 게이트 전계 효과 트랜지스터의 게이트 전극의 일 함수의 값의 최적화를 도모할 수 있다. 게이트 전극은, 예를 들면, 전자 빔 증착법이나 열 필라멘트 증착법과 같은 증착법, 스퍼터링법, 이온 플레이팅법, 레이저 아브레이션법과 같은 각종의 PVD법； ALD법, MOCVD법을 포함하는 각종의 CVD법； 전해 도금법이나 무전해 도금법과 같은 도금법을 단독으로 행하거나, 또는 적당히 조합시켜 행함으로써 게이트 전극 형성용 개구부를 도전 재료층으로 매립하고, 이어서, 화학적 기계적 연마법(CMP법)이나 에칭백법 등에 의해 평탄화 처리를 행하는 주지의 다마신 프로세스에 의해 형성할 수 있다.
절연층의 제거는, 절연층을 구성하는 재료에 적절한 방법에 기초하여 행하면 된다. 이러한 방법의 예로는 적절한 에천트를 사용한 건식 에칭법이나 습식 에칭법을 들 수 있다.
본 발명의 제조 방법에 있어서는, 절연층에 게이트 전극 형성용 개구부를 형성한 후에 게이트 절연막을 형성해도 되고, 게이트 절연막을 형성한 후에 절연층과 게이트 전극 형성용 개구부를 형성해도 된다. 그리고, 후자의 경우, 개구부의 저부에 게이트 절연막을 남겨 게이트 전극 형성용 개구부를 형성할 필요가 있다. 게 이트 절연막을 구성하는 재료로서는, 종래부터 일반적으로 사용되고 있은 SiO2계 재료, SiN계 재료 외에, 비유전률 k(=ε/ε0)가 대체로 4.0 이상의 이른바 고비유전률 재료를 들 수 있다. 고비유전률 재료로서는, 산화 지르코늄(ZrO2), 산화 하프늄(HfO2), 산화 알류미늄(Al2O3), 산화 이트륨(Y2O3), 산화 란탄(La2O)을 예시할 수 있다. 또한, HfSiO, ZrSiO, AlSiO, LaSiO과 같은 금속 실리케이트를 예시할 수도 있다. 게이트 절연막은 한 종류의 재료로 형성되어 있어도 되고, 복수 종류의 재료로 형성되어 있어도 된다. 또, 게이트 절연막은 단일막(복수개의 재료로 이루어지는 복합막을 포함함)이어도 되고, 적층막이어도 된다. n채널형 절연 게이트 전계 효과 트랜지스터의 게이트 절연막과 p채널형 절연 게이트 전계 효과 트랜지스터의 게이트 절연막은, 동일 재료로 이루어지는 구성으로 할 수 있고, 각각 상이한 재료로 이루어지는 구성으로도 할 수 있다. 게이트 절연막은 주지의 방법에 의해 형성할 수 있다. 특히, 전술한 고비유전률 재료로 이루어지는 게이트 절연막을 형성하는 방법으로서는, ALD법, 유기 금속 화학적 기상 증착법(MOCVD법)을 포함하는 CVD법을 예시할 수 있다.
본 발명의 제조 방법에 있어서, 절연층을 구성하는 재료로서, 전술한 SiO2, SiN 이외에도, SiON, SiOF, SiC, 유전율 k(=ε/ε0)가 예를 들면, 3.5 이하의 유기 SOG, 폴리이미드계 수지, 불소계 수지와 같은 저유전율 절연 재료(예를 들면, 탄화불소, 아몰퍼스(amorphous) 테트라 플루오르 에틸렌, 폴리 아릴 에테르, 플루오로 아릴 에테르, 플루오로 폴리이미드, 파릴렌, 벤조시클로부텐, 아몰퍼스 카본, 시클로퍼플루오로 카본 폴리머, 플루오로 풀러렌)를 들 수가 있고, 또는 절연층을 이들 재료의 적층체로 구성할 수도 있다.
채널 형성 영역의 위쪽 및 소스/드레인 영역의 위쪽에 위치하는 층간 절연층의 부분에는, 게이트 전극 및 소스/드레인 영역에 접속된 컨택트 플러그가 설치되어 있는 형태로 할 수 있다. 컨택트 플러그를 구성하는 재료로서는, 불순물이 도핑된 다결정 실리콘이나, 텅스텐(W) 등의 고융점 금속 재료를 들 수 있다. 컨택트 플러그는, 층간 절연층에 컨택트 플러그 형성용 개구부를 RIE법과 같은 건식 에칭법 등에 의해 형성한 후, 주지의 방법에 의해 컨택트 플러그 형성용 개구부 내를 전술한 재료로 매립함으로써 형성할 수 있다. 구체적으로는, 예를 들면, 블랭킷 텅스텐 CVD법에 의해 컨택트 플러그 형성용 개구부 내에 텅스텐을 매립하고, 이어서, 층간 절연층 상의 잉여의 텅스텐층을 제거함으로써 컨택트 플러그를 형성할 수 있다. 밀착층으로서의 Ti층 및 TiN층을 컨택트 플러그 형성용 개구부 내에 형성한 후, 블랭킷 텅스텐 CVD법에 의해 컨택트 플러그 형성용 개구부 내에 텅스텐을 매립하는 형태이어도 된다.
소스/드레인 영역의 상부 표면(top surface)들은, 컨택트 저항값의 저감을 위해 실리사이드층으로 구성되어 있는 것이 바람직하다.
본 발명의 제조 방법에서 사용되는 소스/드레인 영역이나 채널 형성 영역 등을 구비한 기체로서는, 실리콘 반도체 기판 등의 반도체 기판 외에, 표면에 반도체층이 형성된 지지체(예를 들면, 유리 기판, 석영 기판, 표면에 절연 재료층이 형성 된 실리콘 반도체 기판, 플라스틱 기판, 플라스틱 필름 등)를 예시할 수 있다. 절연 게이트 전계 효과 트랜지스터는, 예를 들면, 반도체 기판이나 반도체층의 웰 영역 등에 형성된다. 절연 게이트 전계 효과 트랜지스터와 절연 게이트 전계 효과 트랜지스터 사이에는, 예를 들면, 트렌치 구조(trench structure)의 이른바 소자 분리 영역이 형성되어 있어도 된다. 소자 분리 영역은, LOCOS 구조를 가지고 있어도 되고, 트렌치 구조와 LOCOS 구조의 조합에 기초하여 형성될 수 있다. 또한, SIMOX법이나 기판 본딩(substrate bonding)에 의하여 얻어진 SOI 구조를 가지는 기체가 사용될 수 있다. 소스/드레인 영역, 채널 형성 영역, 채널 형성 영역 상에 형성된 게이트 절연막, 소스/드레인 영역을 덮는 절연층, 및 채널 형성 영역 상부의 절연층의 일부에 제공된 게이트 전극 형성용 개구부를 구비하는 기체를 준비하는 방법, 즉 이러한 기체를 제조하는 방법은 주지의 방법을 이용할 수 있다.
"채널 형성 영역"이라는 용어는, 실제로 채널이 형성되어 있는 영역뿐만 아니라 채널이 형성될 수 있는 영역을 의미한다. 예를 들면, 게이트 전극에 대향하여 위치하는 반도체층이나 반도체 기판의 부분은, "채널 형성 영역"에 해당한다. 또, "게이트 전극"에는, "채널 형성 영역"과 대향하는 전극의 부분 외에, 이 전극의 부분으로부터 연장되는 리드-아웃 전극 부분도 포함된다. 본 발명의 제조 방법에 기초하여 제조되는 절연 게이트 전계 효과 트랜지스터는, n채널형 MISFET, p채널형 MISFET만이 아니고, 예를 들면, n채널형 MOS와 p채널형 MOS로 구성된 CMOS 반도체 장치이어도 되고, n채널형 MOS와 p채널형 MOS에 더하여 바이폴러 트랜지스터를 포함하는 BiCMOS 반도체 장치일 수 있다.
본 발명의 제조 방법에 있어서는, 게이트 전극을 형성한 후, 전체면에 걸쳐서 제1 층간 절연층, 제2 층간 절연층을 차례로 성막한다. 이러한 성막에서, 제1 층간 절연층을, 산소 원자를 포함하지 않는 성막 분위기 중에서 성막한다. 이러한 특징에 의해, 게이트 전극에 대향하는 기체(예를 들면, 실리콘 반도체 기판)의 부분이 산화되어 버리는 현상의 발생을 확실하게 방지할 수 있고, 게이트 용량의 저하 등, 절연 게이트 전계 효과 트랜지스터의 특성 열화가 생긴다는 문제의 발생을 확실하게 회피할 수 있다.
본 발명의 제1 양태에 관한 제조 방법에 있어서는, 게이트 전극의 위쪽의 구성 요소의 구성(층간 절연층의 구성)과 소스/드레인 영역 상부의 구성 요소의 구성(절연층＋층간 절연층의 구성)을 실질적으로 같게 하는 것이 가능해지므로, 게이트 전극 및 소스/드레인 영역에 컨택트 플러그를 설치할 때의 컨택트 플러그 형성용 개구부의 형성을 용이하게 행할 수 있다.
또, 본 발명의 제조 방법에 있어서, 절연층을 하층 절연층 및 상층 절연층으로 구성하면, 이 하층 절연층을 라이너 층(liner layer)으로서 기능하게 하는 것이 가능해지고, 이로써, 채널 형성 영역에 응력을 가하는 것이 가능해진다. 그 결과, 절연 게이트 전계 효과 트랜지스터의 구동 능력의 향상을 도모할 수 있다. 또, 본 발명의 제1 양태에 관한 제조 방법에 있어서는, 상층 절연층을 제거하고, 하층 절연층을 남기므로, 절연층의 제거 때, 소스/드레인 영역에 손상이 발생하는 경우가 없다.
이하, 도면을 참조하여, 실시예에 따라서, 본 발명을 설명한다.
[실시예 1]
본 발명의 실시예 1은, 본 발명의 제1 양태에 관한 절연 게이트 전계 효과 트랜지스터의 제조 방법에 관한 것이다.
실시예 1에 따른 절연 게이트 전계 효과 트랜지스터의 제조 방법에 기초하여 얻어진 절연 게이트 전계 효과 트랜지스터는, 도 1i에 모식적인 일부 단의 도면을 나타낸 바와 같이, (A) 소스/드레인 영역(13) 및 채널 형성 영역(12), (B) 채널 형성 영역(12)의 위쪽으로 형성된 게이트 전극(23), 및 (C) 게이트 절연막(30)을 구비한 절연 게이트 전계 효과 트랜지스터이다. 실시예 1, 및 후술하는 실시예 2 내지 실시예 4에 있어서는, 절연 게이트 전계 효과 트랜지스터를, n채널형 절연 게이트 전계 효과 트랜지스터에 하였다.
게이트 절연막(30)은 산화 하프늄로 이루어진다. 게이트 전극(23)은, 일 함수 제어 층(31) 및 도전 재료층(32)으로 구성되어 있다. 일 함수 제어 층(31)은, 게이트 전극(23)의 일 함수를 규정하기 위한 도전 재료(금속 재료)로 구성되어 있고, 구체적으로는, 하프늄 실리사이드, HfSiX로 이루어진다. 도전 재료층(32)은, 일 함수 제어 층(31)을 구성하는 도전 재료와는 상이한 도전 재료(금속 재료이며, 구체적으로는, 텅스텐 (W))로 구성되어 있다. 일 함수 제어 층(31)은, 채널 형성 영역(12)에 대향하는 게이트 전극(23)의 저면부로부터 게이트 전극(23)의 측면부에 걸쳐 형성되어 있고, 도전 재료층(32)은 게이트 전극(23)의 나머지 부분(remaining portion)을 차지하고 있다. 실시예 1의 절연 게이트 전계 효과 트랜지스터에 있어서, 게이트 전극(23)의 측면부는, SiN으로 이루어지는 측벽 막(17)과 접하고 있다. 소스/드레인 영역(13)의 표면 주위에는, 실리사이드층(구체적으로는, 니켈 실리사이드층)(13A)이 형성되어 있다. 후술하는 실시예 2 내지 실시예 4에 있어서도 마찬가지이다.
소스/드레인 영역(13), 측벽 막(17) 및 게이트 전극(23)의 위에는, 질화 실리콘(SiN)으로 이루어지는 제1 층간 절연층(41)이 성막(형성)되어 있다. 제1 층간 절연층(41) 상에는, 산화 실리콘(SiOX, 예를 들면, X=2)로 이루어지는 제2 층간 절연층(42)이 성막(형성)되어 있다. 또한, 채널 형성 영역(12)의 위쪽에 위치하는 제1 층간 절연층(41) 및 제2 층간 절연층(42)의 부분에는 컨택트 플러그 형성용 개구부(43A)가 제공된다. 이 컨택트 플러그 형성용 개구부(43A) 내에는, 텅스텐으로 이루어지고 게이트 전극(23)의 정상부에 접속된 컨택트 플러그(44A)가 제공된다. 또한, 소스/드레인 영역(13)의 위쪽에 위치하는 제1 층간 절연층(41) 및 제2 층간 절연층(42)의 부분에는 컨택트 플러그 형성용 개구부(43B)가 제공된다. 이 컨택트 플러그 형성용 개구부(43B) 내에는, 텅스텐으로 이루어지고 소스/드레인 영역(13)을 구성하는 실리사이드층(13A)에 접속된 컨택트 플러그(44B)가 제공된다. 참조 번호 11은 실리콘 반도체 기판이다.
실리콘 반도체 기판 등의 모식적인 일부 단면도인 도 1a 내지 도 1i를 참조 하여, 이하에, 실시예 1의 절연 게이트 전계 효과 트랜지스터의 제조 방법을 설명한다.
[공정-100]
먼저, 소스/드레인 영역(13), 채널 형성 영역(12), 채널 형성 영역(12) 상에 형성된 게이트 절연막(30), SiO2로 이루어지고 소스/드레인 영역(13)을 덮는 절연층(21), 및 채널 형성 영역(12)의 위쪽의 절연층(21)의 부분에 설치된 게이트 전극 형성용 개구부(22)를 구비한 기체(10)를 준비한다.
구체적으로는, 실리콘 반도체 기판(11)에 소자 분리 영역(도시하지 않음)을 형성한 후, 실리콘 반도체 기판(11)의 표면에 더미 게이트 절연막(14)을 형성하고, 이어서, 더미 폴리 실리콘 층(15), SiN으로 이루어지는 하드 마스크 층을 차례로 형성한다. 이어서, 포토리소그래피 기술 및 건식 에칭 기술에 따라 더미 게이트 전극(15')을 형성한다. 더미 게이트 전극(15')은, 더미 폴리 실리콘 층(15) 및 하드 마스크(16)의 적층 구조를 가진다. 이어서, LDD 구조를 형성하기 위한 불순물의 얕은 이온 주입(shallow ion implantation)을 행한 후, 더미 게이트 전극(15')의 측면에, 측벽 막(17)을 형성하기 위한 SiN층을 형성하고, SiN층을 에칭백함으로써, SiN으로 이루어지는 측벽 막(17)을 형성할 수 있다. 그 후, 불순물의 깊은 이온 주입(deep ion implantation)을 행함으로써 소스/드레인 영역(13)을 형성한다. 다음에, 전체면에 니켈층을 성막하고, 가열 처리를 행함으로써, 소스/드레인 영역(13)의 상부를 실리사이드화하여, 니켈 실리사이드로 이루어지는 실리사이드 층(13A)을 얻을 수 있다. 그 후, 미반응의 니켈층을 제거하고, 다시 가열 처리를 행함으로써, 실리사이드층(13A)의 안정화를 도모한다. 이러한 공정에 의해, 연장 영역과 실리사이드층(13A)(저저항층)을 구비한 소스/드레인 영역(13)을 얻을 수 있다. 소스/드레인 영역(13)의 연장 영역들 사이에 협지된 영역이, 채널 형성 영역(12)으로 된다. 이같이 하여, 도 1a에 나타낸 상태를 얻을 수 있다.
그 후, 전체면에 SiO2로 이루어지는 절연층(21)을 형성한 후, CMP법에 기초하여 평탄화 처리를 행함으로써 절연층(21)의 일부 및 하드 마스크(16)(그리고, 추가로 더미 폴리 실리콘 층(15)의 일부 및 측벽 막(17)의 일부)를 제거한다. 이같이 하여, 도 1b에 나타낸 상태를 얻을 수 있다.
이어서, 노출된 더미 게이트 전극(15')을, 불소 등의 래디컬(dadical)을 사용하는 에칭법에 기초하여 제거하고, 또한 더미 게이트 절연막(14)을, 예를 들면, 희플루오로수소산(dilute hydrofluoric acid) 등의 습식 에칭법에 의해 제거한다. 이같이 하여, 도 1c에 나타낸 상태를 얻을 수 있다.
이어서, 게이트 전극 형성용 개구부(22)의 저부에 노출된 채널 형성 영역(12)의 위에 게이트 절연막(30)을 형성한다. 실시예 1에 있어서는, 먼저, 게이트 전극 형성용 개구부(22)의 저부에 노출된 채널 형성 영역(12)의 위에 그리고 게이트 전극 형성용 개구부(22)의 측면(side surface) 위에 게이트 절연막(30)을 형성한다. 구체적으로는, 전체면에 걸쳐서 산화 하프늄로 이루어지고 두께 3.0nm의 게이트 절연막(30)을 형성한다(도 1d 참조). 이 게이트 절연막(30)은, 예를 들면, 유기계의 Hf 가스(organic-based Hf gas)를 원료 가스로서 사용한 CVD법에 기초하여 형성할 수 있다. 대안적으로, 이 게이트 절연막(30)은, 하프늄을 타겟으로서 사용하는 스퍼터링법에 기초하여 하프늄 막을 형성할 수 있다. 대안적으로, 이 게이트 절연막(30)은, ALD법에 기초하여 형성할 수 있다.
[공정-110]
이 게이트 절연막(30)의 형성 후, 게이트 전극 형성용 개구부(22) 내를 도전 재료층으로 매립함으로써 게이트 전극(23)을 형성한다. 실시예 1에 있어서는, 게이트 전극(23)은, 도전 재료(금속 재료)로 이루어지는 일 함수 제어 층(31), 및 일 함수 제어 층(31)을 구성하는 도전 재료(금속 재료)와는 상이한 도전 재료(금속 재료)로 이루어지는 도전 재료층(32)으로 구성되어 있다. 따라서, 구체적으로는, 먼저, 스퍼터링법에 기초하여 전체면에(구체적으로는, 게이트 절연막(30)의 위에), 하프늄 실리사이드(HfSiX)로 이루어지고, 두께 15nm의 일 함수 제어 층(31)을 형성한다(도 1e 참조).
그 후, 게이트 전극 형성용 개구부(22)의 나머지 부분을 도전 재료층(32)으로 매립하는 것으로, 일 함수 제어 층(31) 및 도전 재료층(32)으로 구성된 게이트 전극(23)을 얻는다. 보다 구체적으로는, 먼저, 스퍼터링법에 기초하여 전체면에 TiN으로 이루어지는 배리어층(도시하지 않음)을 형성한다. 두께 10nm의 배리어층은, CVD법, 또는 스퍼터링법, 또는 ALD법(NH3 가스 및 TiCl4 가스를 교대로 사용)에 기초하여 형성할 수 있다. 그 후, 이른바 블랭킷 텅스텐 CVD법에 기초하여 전체면 에 텅스텐으로 이루어지는 두께 0.2μm의 도전 재료층(32)을 형성한다. 이어서, CMP법에 기초한 평탄화 처리를 행하고, 절연층(21) 및 측벽 막(17) 상의 도전 재료층(32), 배리어층, 일 함수 제어 층(31), 게이트 절연막(30)을 제거한다(도 1f 참조). 이 방법으로, 게이트 전극(23)을 얻을 수 있다. 게이트 전극(23)은, 채널 형성 영역(12)의 위쪽으로 게이트 절연막(30)을 통하여 형성되어 있고, 일 함수 제어 층(31), 배리어층, 및 도전 재료층(32)으로 구성되어 있다.
[공정-120]
다음에, 절연층(21)을 제거한다(도 1g 참조). 구체적으로는, C4F8 가스 및 Ar 가스를 사용한 건식 에칭법에 기초하여 절연층(21)을 제거하는 것이 가능하다.
[공정-130]
그 후, 전체면에 걸쳐서 제1 층간 절연층(41), 제2 층간 절연층(42)을 차례로 성막한다. 구체적으로는, 제1 층간 절연층(41), 제2 층간 절연층(42)을, 게이트 전극(23), 측벽 막(17) 및 소스/드레인 영역(13)(보다 구체적으로는, 실리사이드층(13A)) 위에 차례로 성막한다. 이어서, 제2 층간 절연층(42)의 평탄화 처리를 행한다. 그 결과, 도 1h에 나타내는 구조를 얻을 수 있다. 제1 층간 절연층(41)을, 산소 원자를 포함하지 않는 성막 분위기 중에서 성막하고, 제2 층간 절연층(42)을, 산소 원자를 포함하는 성막 분위기 중에서 제2 층간 절연층을 성막한다. 보다 구체적으로는, 제1 층간 절연층(41)을, 산소 원자 및 산소 분자를 조성 내에 포함하지 않는 원료 가스를 사용한 CVD법에 기초하여 성막한 후, 제2 층간 절연 층(42)을, 산소 원자 또는 산소 분자를 조성 내에 포함하는 원료 가스를 사용한 CVD법에 기초하여 성막한다. 성막 조건을 이하의 표 1 및 표 2에 예시한다.
[표 1]
플라즈마 CVD법에 기초한 제1 층간 절연층(41)의 성막 조건
원료 가스: SiH4/NH3/N2= 30 ~ 800sccm/30 ~ 800sccm/3000 ~ 5000sccm
온도 : 400˚C 이하
압력 : 4×102 Pa ~ 1.3×103 Pa
[표 2]
플라즈마 TEOS－CVD법에 기초한 제2 층간 절연층(42)의 성막 조건
원료 가스: TEOS 가스/O2 = 500 ~ 1000sccm/400 ~ 1000sccm
온도 : 400˚C 이하
압력 : 4×102 Pa ~ 1. 3×103 Pa
[공정-140]
그 후, 포토리소그래피 기술 및 건식 에칭 기술에 따라 게이트 전극(23)의 위쪽, 및 소스/드레인 영역(13)의 위쪽의 제1 층간 절연층(41) 및 제2 층간 절연층(42)에 컨택트 플러그 형성용 개구부(43A 및 43B)를 형성한다. 이어서, 전체면에 걸쳐서 Ti(하층)/TiN(상층)의 적층 구조로 이루어지는 제2 배리어층(도시하지 않음)을 스퍼터링법에 기초하여 형성하고, WF6 가스, H2 가스, SiH4 가스를 사용한 블랭킷 텅스텐 CVD법(성막 온도: 400˚C)에 기초하여 전체면에 텅스텐층을 형성한다. 이어서, CMP법에 기초한 평탄화 처리를 행함으로써, 컨택트 플러그 형성용 개구부(43A 및 43B) 내에 컨택트 플러그(44A 및 44B)를 형성할 수 있다(도 1i 참조). 그 후, 필요에 따라 제2 층간 절연층(42)의 위에 배선 등(도시하지 않음)을 형성하여, 실시예 1의 절연 게이트 전계 효과 트랜지스터를 완성할 수 있다.
실시예 1에 있어서는, [공정-130]에 있어서, 제1 층간 절연층(41)을, 산소 원자를 포함하지 않는 성막 분위기 중에서 성막한다. 이러한 특징에 의해, 게이트 전극(23)에 대향하는 기체(실리콘 반도체 기판(11))의 부분이 산화되어 버리는 현상의 발생을 확실하게 방지할 수 있고, 게이트 용량의 저하 등, 절연 게이트 전계 효과 트랜지스터의 특성 열화가 생기는 문제가 발생하는 것을 확실하게 회피할 수 있다. 또, 게이트 전극(23)의 위쪽의 구성 요소의 구성(층간 절연층(41, 42)의 구성)은 소스/드레인 영역(13)의 위쪽의 구성 요소의 구성(층간 절연층(41, 42)의 구성)과 같은 구성이다. 그러므로, [공정-140]에 있어서, 게이트 전극(23) 및 소스/드레인 영역(13)에 컨택트 플러그(44A, 44B)를 설치할 때의 컨택트 플러그 형성용 개구부(43A 및 43B)의 형성을 용이하게 행할 수 있다.
[실시예 2]
실시예 2는 실시예 1의 변형이다. 실시예 2에 있어서, 절연층은, 하층 절연층(21A), 및 이 하층 절연층(21A) 상에 형성된 상층 절연층(21B)으로 구성되어 있다. 하층 절연층(21A)은 적어도 소스/드레인 영역(13)(구체적으로는, 소스/드레인 영역(13) 및 측벽 막(17))을 피복하고 있다. 절연층을 제거하는 공정에 있어서는, 상층 절연층(21B)을 제거하고, 하층 절연층(21A)을 남긴다. 하층 절연층(21A)은, 제1 층간 절연층(41)과 같은 재료, 보다 구체적으로는, SiN으로 구성된다. 상층 절연층(21B)은, 제2 층간 절연층(42)과 같은 재료, 보다 구체적으로는, SiOX(X=2)로 구성되어 있다. SiN으로 이루어지는 하층 절연층(21A)의 성막 조건은, 표 1에 나타낸 성막 조건과 마찬가지로 할 수 있다. 또, SiO2로 이루어지는 상층 절연층(21B)의 성막 조건을 이하의 표 3 또는 표 4에 예시한다.
[표 3]
고밀도 플라즈마 CVD법에 기초한 상층 절연층(21B)의 성막 조건
원료 가스 : SiH4/O2/Ar(또는 He, 또는 H2) = 8 ~ 120sccm/10 ~ 240sccm/10 ~ 120sccm
온도 : 400˚C 이하
압력 : 4×102 Pa ~ 1.3×103 Pa
[표 4]
O3－TEOS－CVD법에 기초한 상층 절연층(21B)의 성막 조건
원료 가스 : 유량 5 ~ 10 리터/분으로 공급된 O2와 O3의 혼합 가스 중에 10 ~ 15 wt.%의 TEOS 가스(유량 500 ~ 1000 밀리그램/분으로 공급됨)가 포함되는 가스
온도 : 450˚C 이하
압력 : 6.7×103 Pa ~ 9.3×104 Pa
실리콘 반도체 기판 등의 모식적인 일부 단면도인 도 2a 내지 도 2i를 참조하여, 이하에 실시예 2의 절연 게이트 전계 효과 트랜지스터의 제조 방법을 설명한다.
[공정-200]
먼저, 소스/드레인 영역(13), 채널 형성 영역(12), 채널 형성 영역(12) 상에 형성된 게이트 절연막(30), 소스/드레인 영역(13)을 덮는 절연층(21A 및 21B), 및 채널 형성 영역(12)의 위쪽의 절연층(21A 및 21B)의 부분에 설치된 게이트 전극 형성용 개구부(22)를 구비한 기체(10)를 준비한다.
구체적으로는, 먼저, 실시예 1의 [공정-100]의 전단(former stage)과 마찬가지의 공정을 실행함으로써, 도 1a에 나타낸 상태를 얻은 후, CVD법에 의해, 전체면에 걸쳐서 SiN으로 이루어지고 라이너 층으로서 기능하는 하층 절연층(21A)을, 표 1에 예시한 성막 조건에 따라 성막한다. 이에 따라, 도 2a에 나타낸 상태를 얻을 수 있다. 이어서, 전체면에 SiO2로 이루어지는 상층 절연층(21B)을, 표 3 또는 표 4에 예시한 성막 조건에 따라 성막한 후, CMP법에 기초하여 평탄화 처리를 행함으로써 상층 절연층(21B)의 일부, 하층 절연층(21A)의 일부, 및 하드 마스크(16)(그리고 추가로 더미 폴리 실리콘 층(15)의 일부 및 측벽 막(17)의 일부)를 제거한다. 이러한 공정을 통해, 도 2b에 나타낸 상태를 얻을 수 있다.
이어서, 노출된 더미 게이트 전극(15')를, 불소 등의 래디컬을 사용하는 에 칭법에 기초하여 제거하고, 또한 더미 게이트 절연막(14)을, 예를 들면, 희플루오로수소산 등을 이용하는 습식 에칭법에 의해 제거한다. 그러므로 도 2c에 나타낸 상태를 얻을 수 있다.
이어서, 실시예 1의 [공정-100]과 마찬가지로 하여, 게이트 전극 형성용 개구부(22)의 저부에 노출된 채널 형성 영역(12) 위에 게이트 절연막(30)을 형성한다(도 2d 참조).
[공정-210]
그 후, 게이트 전극 형성용 개구부(22) 내를 일 함수 제어 층(31) 및 도전 재료층(32)으로 매립하여 게이트 전극(23)을 형성한다(도 2e 및 도 2f 참조). 게이트 전극(23)은, 실시예 1과 마찬가지로, 일 함수 제어 층(31), 배리어층(도시하지 않음), 및 도전 재료층(32)으로 구성되어 있다.
[공정-220]
이어서, 실시예 1의 [공정-120]과 마찬가지로 하여, 상층 절연층(21B)을 제거한다(도 2g 참조). 하층 절연층(21A)은 남겨진다.
[공정-230]
그 후, 실시예 1의 [공정-130]과 마찬가지로 하여, 전체면에 걸쳐서 제1 층간 절연층(41)과 제2 층간 절연층(42)을 차례로 성막한다. 구체적으로는, 제1 층간 절연층(41)과 제2 층간 절연층(42)을, 게이트 전극(23), 측벽 막(17) 및 하층 절연층(21A) 상에 차례로 성막한다. 이어서, 제2 층간 절연층(42)의 평탄화 처리를 행한다. 그 결과, 도 2h에 나타내는 구조를 얻을 수 있다.
[공정-240]
그 후, 실시예 1의 [공정-140]과 마찬가지로 하여, 컨택트 플러그(44A 및 44B)를 형성한다(도 2i 참조). 이어서, 필요에 따라 제2 층간 절연층(42)의 위에 배선 등(도시하지 않음)을 형성하여, 실시예 2의 절연 게이트 전계 효과 트랜지스터를 완성할 수 있다.
실시예 2에 있어서도, [공정-230]에서, 제1 층간 절연층(41)을, 산소 원자를 포함하지 않는 성막 분위기 중에서 성막한다. 이러한 특징에 의해, 게이트 전극(23)에 대향하는 기체(실리콘 반도체 기판(11))의 부분이 산화되어 버리는 현상의 발생을 확실하게 방지할 수 있고, 게이트 용량의 저하 등, 절연 게이트 전계 효과 트랜지스터의 특성 열화가 생긴다는 문제의 발생을 확실하게 회피할 수 있다. 또, 게이트 전극(23)의 위쪽의 구성 요소의 구성(층간 절연층(41 및 42)의 구성)과 소스/드레인 영역(13)의 위쪽의 구성 요소의 구성(절연층(21A) + 층간 절연층(41 및 42)의 구성)은 실질적으로 같은 구성이다. 그러므로, [공정-240]에 있어서, 게이트 전극(23) 및 소스/드레인 영역(13)에 컨택트 플러그(44A, 44B)를 설치할 때의 컨택트 플러그 형성용 개구부(43A 및 43B)의 형성을 용이하게 행할 수 있다. 또한, [공정-220]에서는, 상층 절연층(21B)을 제거하고, 하층 절연층(21A)을 남긴다. 그러므로 이 절연층 제거에서, 소스/드레인 영역(13)에 손상이 발생하는 경우가 없다. 또, 하층 절연층(21A)을 라이너 층으로서 기능시킬 수 있으므로, 채널 형성 영역(12)에 응력을 가하는 것이 가능하다. 그 결과, 절연 게이트 전계 효과 트랜지스터의 구동 능력의 향상을 도모할 수 있다.
[실시예 3]
실시예 3은 본 발명의 제2 양태에 관한 절연 게이트 전계 효과 트랜지스터의 제조 방법에 관한 것이다.
도 3b에 모식적인 일부 단면 도면을 나타낸 바와 같이, 실시예 3의 절연 게이트 전계 효과 트랜지스터의 제조 방법에 기초하여 얻어진 절연 게이트 전계 효과 트랜지스터도, (A) 소스/드레인 영역(13) 및 채널 형성 영역(12), (B) 채널 형성 영역(12)의 위쪽으로 형성된 게이트 전극(23), 및 (C) 게이트 절연막(30)을 구비한 절연 게이트 전계 효과 트랜지스터이다.
실시예 3에 있어서는, 실시예 1과는 달리, 절연층(21), 측벽 막(17) 및 게이트 전극(23)의 위에, 질화 실리콘(SiN)으로 이루어지는 제1 층간 절연층(41)이 성막(형성)되어 있고, 제1 층간 절연층(41) 위에는, 산화 실리콘(SiOX, 예를 들면, X=2)로 이루어지는 제2 층간 절연층(42)이 성막(형성)되어 있다. 또한, 채널 형성 영역(12)의 위쪽에 위치하는 제1 층간 절연층(41) 및 제2 층간 절연층(42)의 부분에는 컨택트 플러그 형성용 개구부(43A)가 설치되고, 이 컨택트 플러그 형성용 개구부(43A) 내에는, 텅스텐으로 이루어지고 게이트 전극(23)의 정상부에 접속된 컨택트 플러그(44A)가 제공된다. 소스/드레인 영역(13)의 위쪽에 위치하는 절연층(21), 제1 층간 절연층(41) 및 제2 층간 절연층(42)의 부분에는, 컨택트 플러그 형성용 개구부(43B)가 제공된다. 이 컨택트 플러그 형성용 개구부(43B) 내에는, 텅스텐으로 이루어지고 소스/드레인 영역(13)을 구성하는 실리사이드층(13A)에 접 속된 컨택트 플러그(44B)가 제공된다. 이하, 실리콘 반도체 기판 등의 모식적인 일부 단면도이다 도 3a 및 도 3b를 참조하여, 이하에 실시예 3의 절연 게이트 전계 효과 트랜지스터의 제조 방법을 설명한다.
[공정-300]
먼저, 실시예 1의 [공정-100]과 마찬가지로 하여, 소스/드레인 영역(13), 채널 형성 영역(12), 채널 형성 영역(12) 상에 형성된 게이트 절연막(30), SiO2로 이루어지고, 소스/드레인 영역(13)을 덮는 절연층(21), 및 채널 형성 영역(12)의 위쪽의 절연층(21)의 부분에 설치된 게이트 전극 형성용 개구부(22)를 구비한 기체(10)를 준비한다. 구체적으로는, 실시예 1의 [공정-100]과 마찬가지의 공정을 실행하면 된다. 즉, 도 1a에 나타낸 상태를 얻은 후, 전체면에 SiO2로 이루어지는 상층 절연층(21)을 형성하고, 이어서, CMP법에 기초하여 평탄화 처리를 행함으로써 절연층(21)의 일부 및 하드 마스크(16)(그리고 추가로 더미 폴리 실리콘 층(15)의 일부 및 측벽 막(17)의 일부)를 제거한다. 그러므로, 도 1b에 나타낸 상태를 얻을 수 있다. 이어서, 노출된 더미 게이트 전극(15')을, 불소 등의 래디컬을 사용하는 에칭법에 기초하여 제거하고, 또한 더미 게이트 절연막(14)을, 예를 들면, 희플루오로수소산 등의 습식 에칭법에 의해 제거한다. 그러므로, 도 1c에 나타낸 상태를 얻을 수 있다. 이어서, 게이트 전극 형성용 개구부(22)를 통해 노출된 채널 형성 영역(12)의 위에 게이트 절연막(30)을 형성한다(도 1d 참조). 그 후, 실시예 1의 [공정-110]과 마찬가지로 하여, 게이트 전극 형성용 개구부(22) 내를 일 함수 제어 층(31) 및 도전 재료층(32)으로 매립하여 게이트 전극(23)을 형성한다(도 1e 및 도 1f 참조). 게이트 전극(23)은, 실시예 1과 마찬가지로, 일 함수 제어 층(31), 배리어층(도시하지 않음), 및 도전 재료층(32)으로 구성되어 있다.
[공정-310]
그 후, 실시예 1과는 달리, 절연층(21)을 제거하지 않고, 전체면에 걸쳐서 구체적으로는, 절연층(21), 측벽 막(17) 및 게이트 전극(23) 상에, 실시예 1의 [공정-130]과 마찬가지로 하여, 제1 층간 절연층(41), 제2 층간 절연층(42)을 차례로 성막한다(도 3a 참조).
[공정-320]
이어서, 실시예 1의 [공정-140]과 마찬가지로 하여, 컨택트 플러그 형성용 개구부(43A 및 43B) 내에 컨택트 플러그(44A, 44B)를 형성한다(도 3b 참조). 그 후, 필요에 따라 제2 층간 절연층(42)의 위에 배선 등(도시하지 않음)을 형성하여, 실시예 3의 절연 게이트 전계 효과 트랜지스터를 완성할 수 있다.
실시예 3에 있어서는, [공정-310]에서, 제1 층간 절연층(41)을, 산소 원자를 포함하지 않는 성막 분위기 중에서 성막한다. 이러한 특징에 의해, 게이트 전극(23)에 대향하는 기체(실리콘 반도체 기판(11))의 부분이 산화되어 버리는 현상의 발생을 확실하게 방지할 수 있고, 게이트 용량의 저하 등, 절연 게이트 전계 효과 트랜지스터의 특성 열화가 생긴다는 문제의 발생을 확실하게 회피할 수 있다.
[실시예 4]
실시예 4는 실시예 3의 변형이다. 실시예 4에서, 절연층은, 하층 절연 층(21A) 및 이 하층 절연층(21A) 상에 형성된 상층 절연층(21B)으로 구성되어 있다. 하층 절연층(21A)은 적어도 소스/드레인 영역(13)(구체적으로는, 소스/드레인 영역(13) 및 측벽 막(17))을 피복하고 있다. 하층 절연층(21A)은, 제1 층간 절연층(41)과 같은 재료, 보다 구체적으로는, SiN으로 구성되어 있다. 상층 절연층(21B)은, 제2 층간 절연층(42)과 같은 재료, 보다 구체적으로는, SiOX(X=2)로 구성되어 있다. SiN으로 이루어지는 하층 절연층(21A)의 성막 조건은 표 1에 나타낸 성막 조건과 마찬가지로 할 수 있다. SiO2로 이루어지는 상층 절연층(21B)의 성막 조건은 표 3 또는 표 4에 나타낸 성막 조건과 마찬가지로 할 수 있다.
실리콘 반도체 기판 등의 모식적인 일부 단면도이다 도 4a 및 도 4b를 참조하여, 이하에 실시예 4의 절연 게이트 전계 효과 트랜지스터의 제조 방법을 설명한다.
[공정-400]
먼저, 실시예 2의 [공정-200]과 마찬가지로 하여, 소스/드레인 영역(13), 채널 형성 영역(12), 채널 형성 영역(12) 상에 형성된 게이트 절연막(30), 소스/드레인 영역(13)을 덮는 절연층(21A 및 21B), 및 채널 형성 영역(12)의 위쪽의 절연층(21A 및 21B)의 부분에 설치된 게이트 전극 형성용 개구부(22)를 구비한 기체(10)를 준비한다(도 2a, 도 2b, 도 2c, 및 도 2d 참조). 그 후, 실시예 1의 [공정-110]과 마찬가지로 하여, 게이트 전극 형성용 개구부(22) 내를 일 함수 제어 층(31) 및 도전 재료층(32)으로 매립하는 것으로 게이트 전극(23)을 형성한다(도 2e 및 도 2f 참조).
[공정-410]
다음에, 실시예 3의 [공정-310]과 마찬가지로 하여, 전체면에 걸쳐서 제1 층간 절연층(41), 제2 층간 절연층(42)을 차례로 성막한다. 구체적으로는, 제1 층간 절연층(41), 제2 층간 절연층(42)을 게이트 전극(23), 측벽 막(17) 및 상층 절연층(21B) 상에 차례로 성막한다(도 4a 참조).
[공정-420]
그 후, 실시예 1의 [공정-140]과 마찬가지로 하여, 컨택트 플러그(44A, 44B)를 형성한다(도 4b 참조). 이어서, 필요에 따라 제2 층간 절연층(42)의 위에 배선 등(도시하지 않음)을 형성하여, 실시예 4의 절연 게이트 전계 효과 트랜지스터를 완성할 수 있다.
실시예 4에 있어서도, [공정-410]에서, 제1 층간 절연층(41)을, 산소 원자를 포함하지 않는 성막 분위기 중에서 성막한다. 이러한 특징에 의해, 게이트 전극에 대향하는 기체(실리콘 반도체 기판(11))의 부분이 산화되어 버리는 현상의 발생을 확실하게 방지할 수 있고, 게이트 용량의 저하 등, 절연 게이트 전계 효과 트랜지스터의 특성 열화가 생긴다는 문제의 발생을 확실하게 회피할 수 있다.
이상으로 본 발명을 바람직한 실시예에 따라 설명하였다. 그러나, 본 발명은 이들 실시예에 한정되는 것은 아니다. 실시예에서 설명된 절연 게이트 전계 효과 트랜지스터의 구조 및 구성은 예시에 지나지 않으며 적당히 변경될 수 있다. 또한, 실시예에서 설명된 절연 게이트 전계 효과 트랜지스터의 제조 조건 등도 예 시에 지나지 않으며, 적당히 변경된 수 있다.
실시예 1 내지 실시예 4에 있어서는, 절연 게이트 전계 효과 트랜지스터를 n채널형 절연 게이트 전계 효과 트랜지스터에 적용하였으나, p채널형 절연 게이트 전계 효과 트랜지스터에 적용할 수도 있다. 이 경우, 예를 들면, 일 함수 제어 층(31)을 루테늄(Ru)이나 TiN으로 구성하면 된다. 또한, 게이트 전극의 구성 재료를 변경함으로써 게이트 전극의 일 함수를 바람직한 값으로 하는 대신에, 게이트 절연막의 구성 재료를 변경함으로써, 일 함수의 값을 조정하는 방법도 제안되어 있다(예를 들면, 일본 특개2006-24594호 공보). 이 방법 역시 본 발명의 실시예에 적용될 수 있다.
실시예들에 있어서는, 제1 층간 절연층을 SiN으로 구성하였다. 대안적으로, SiC로 구성할 수도 있다. SiC로 이루어지는 제1 층간 절연층을, 산소 원자 및 산소 분자를 조성 내에 포함하지 않는 원료 가스를 사용한 CVD법에 기초하여 성막하는 경우, 구체적으로는, 예를 들면, (SH3)3SiH 가스, He 가스, NH3 가스의 합계 유량을 700sccm으로 하고; 400˚C 이하; 및 1.3×102 Pa ~ 1. 3×103 Pa의 조건을 채용하면 된다.
첨부된 청구의 범위 및 그 등가물의 범주 내에 있는 한 설계 요건 및 다른 요인들에 따라 당업자에 의해 다양한 변형, 조합, 하부조합 및 대안이 이루어질 수 있음은 물론이다.
도 1a 내지 도 1i는, 본 발명의 실시예 1에 따른 절연 게이트 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도들이다.
도 2a 내지 도 2i는, 본 발명의 실시예 2에 따른 절연 게이트 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도들이다.
도 3a 및 도 3b는, 본 발명의 실시예 3에 따른 절연 게이트 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도들이다.
도 4a 및 도 4b는, 본 발명의 실시예 4에 따른 절연 게이트 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도들이다.
도 5a 및 도 5b는, 종래의 절연 게이트 전계 효과 트랜지스터의 제조 방법 및 그 문제점을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도들이다.

Claims (22)

  1. 절연 게이트 전계 효과 트랜지스터의 제조 방법에 있어서,
    (a) 소스/드레인 영역, 채널 형성 영역, 상기 채널 형성 영역 상에 형성된 게이트 절연막, 상기 소스/드레인 영역을 덮는 절연층, 및 상기 채널 형성 영역 상부의 상기 절연층의 일부에 제공된 게이트 전극 형성용 개구부를 구비하는 기체(base)를 준비하는 공정;
    (b) 상기 게이트 전극 형성용 개구부 내를 도전 재료층으로 매립함으로써 게이트 전극을 형성하는 공정;
    (c) 상기 절연층을 제거하는 공정; 및
    (d) 전체면에 걸쳐서 제1 층간 절연층과 제2 층간 절연층을 차례로 성막하는 공정
    을 포함하며,
    상기 공정(d)에서, 산소 원자를 포함하지 않는 성막 분위기 중에서 상기 제1 층간 절연층을 성막하는, 절연 게이트 전계 효과 트랜지스터의 제조 방법.
  2. 제1항에 있어서,
    상기 공정(d)에서, 산소 원자를 포함하는 성막 분위기 중에서 상기 제2 층간 절연층을 성막하는, 절연 게이트 전계 효과 트랜지스터의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 층간 절연층은 질화 실리콘 또는 탄화 실리콘으로 이루어지며,
    상기 제2 층간 절연층은 산화 실리콘으로 이루어지는, 절연 게이트 전계 효과 트랜지스터의 제조 방법.
  4. 제1항에 있어서,
    상기 절연층은, 하층 절연층 및 상기 하층 절연층 상에 형성된 상층 절연층으로 구성되고,
    상기 하층 절연층은, 적어도 상기 소스/드레인 영역을 피복하며,
    상기 공정(c)에서, 상층 절연층을 제거하고 상기 하층 절연층을 남기는, 절연 게이트 전계 효과 트랜지스터의 제조 방법.
  5. 제4항에 있어서,
    상기 하층 절연층은, 상기 제1 층간 절연층과 같은 재료로 구성되고,
    상기 상층 절연층은, 상기 제2 층간 절연층과 같은 재료로 구성되는, 절연 게이트 전계 효과 트랜지스터의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 층간 절연층 및 상기 하층 절연층은, 질화 실리콘 또는 탄화 실리콘으로 이루어지고,
    상기 제2 층간 절연층 및 상기 상층 절연층은, 산화 실리콘으로 이루어지는, 절연 게이트 전계 효과 트랜지스터의 제조 방법.
  7. 제1항에 있어서,
    상기 공정(d)에서, 상기 제1 층간 절연층을, 산소 원자 및 산소 분자를 조성 내에 포함하지 않는 원료 가스를 사용하는 화학적 기상 증착법에 기초하여 성막하는, 절연 게이트 전계 효과 트랜지스터의 제조 방법.
  8. 제1항에 있어서,
    상기 공정(d)에서, 상기 제2 층간 절연층을, 산소 원자 또는 산소 분자를 조성 내에 포함하는 원료 가스를 사용하는 화학적 기상 증착법에 기초하여 성막하는, 절연 게이트 전계 효과 트랜지스터의 제조 방법.
  9. 제1항에 있어서,
    상기 도전 재료층은 텅스텐으로 이루어지는, 절연 게이트 전계 효과 트랜지스터의 제조 방법.
  10. 절연 게이트 전계 효과 트랜지스터의 제조 방법에 있어서,
    (a) 소스/드레인 영역, 채널 형성 영역, 상기 채널 형성 영역 상에 형성된 게이트 절연막, 상기 소스/드레인 영역을 덮는 절연층, 및 상기 채널 형성 영역 상 부의 상기 절연층의 일부에 제공된 게이트 전극 형성용 개구부를 구비하는 기체를 준비하는 공정;
    (b) 상기 게이트 전극 형성용 개구부 내를 도전 재료층으로 매립함으로써 게이트 전극을 형성하는 공정;
    (c) 전체면에 걸쳐서 제1 층간 절연층과 제2 층간 절연층을 차례로 성막하는 공정
    을 포함하며,
    상기 공정(c)에서, 산소 원자를 포함하지 않는 성막 분위기 중에서 상기 제1 층간 절연층을 성막하는, 절연 게이트 전계 효과 트랜지스터의 제조 방법.
  11. 제10항에 있어서,
    상기 공정(c)에서, 산소 원자를 포함하는 성막 분위기 중에서 상기 제2 층간 절연층을 성막하는, 절연 게이트 전계 효과 트랜지스터의 제조 방법.
  12. 제11항에 있어서,
    상기 제1 층간 절연층은, 질화 실리콘 또는 탄화 실리콘으로 이루어지며,
    상기 제2 층간 절연층은, 산화 실리콘으로 이루어지는, 전계 효과 트랜지스터의 제조 방법.
  13. 제10항에 있어서,
    상기 절연층은, 하층 절연층 및 상기 하층 절연층 상에 형성된 상층 절연층으로 구성되고,
    상기 하층 절연층은, 적어도 상기 소스/드레인 영역을 피복하는, 절연 게이트 전계 효과 트랜지스터의 제조 방법.
  14. 제13항에 있어서,
    상기 하층 절연층은, 상기 제1 층간 절연층과 같은 재료로 구성되고,
    상기 상층 절연층은, 상기 제2 층간 절연층과 같은 재료로 구성되는, 절연 게이트 전계 효과 트랜지스터의 제조 방법.
  15. 제14항에 있어서,
    상기 제1 층간 절연층 및 상기 하층 절연층은, 질화 실리콘 또는 탄화 실리콘으로 이루어지고,
    상기 제2 층간 절연층 및 상기 상층 절연층은, 산화 실리콘으로 이루어지는, 절연 게이트 전계 효과 트랜지스터의 제조 방법.
  16. 제10항에 있어서,
    상기 공정(c)에서, 상기 제1 층간 절연층을, 산소 원자 및 산소 분자를 조성 내에 포함하지 않는 원료 가스를 사용하는 화학적 기상 증착법에 기초하여 성막하는, 절연 게이트 전계 효과 트랜지스터의 제조 방법.
  17. 제10항에 있어서,
    상기 공정(c)에서, 상기 제2 층간 절연층을, 산소 원자 또는 산소 분자를 조성 내에 포함하는 원료 가스를 사용하는 화학적 기상 증착법에 기초하여 성막하는, 절연 게이트 전계 효과 트랜지스터의 제조 방법.
  18. 제10항에 있어서,
    상기 도전 재료층은 텅스텐으로 이루어지는, 절연 게이트 전계 효과 트랜지스터의 제조 방법.
  19. 제10항에 있어서,
    상기 공정(b)에서, 상기 게이트 전극 형성용 개구부 내에 매립되도록 전체면에 상기 도전 재료층을 형성한 후 평탄화 처리를 행함으로써, 상기 게이트 전극 형성용 개구부 내에 상기 게이트 전극을 형성하는, 절연 게이트 전계 효과 트랜지스터의 제조 방법.
  20. 절연 게이트 전계 효과 트랜지스터에 있어서,
    소스/드레인 영역, 채널 형성 영역, 상기 채널 형성 영역 상에 형성된 게이트 절연막, 상기 소스/드레인 영역을 덮는 절연층, 및 상기 채널 형성 영역 상부의 상기 절연층의 일부에 제공된 게이트 전극 형성용 개구부를 구비하도록 구성된 기 체;
    상기 게이트 전극 형성용 개구부 내를 도전 재료층으로 매립함으로써 형성되도록 구성된 게이트 전극;
    상기 절연층 및 상기 게이트 전극 위에 형성되고, 조성 원소로서 산소 원자를 포함하지 않도록 구성된 제1 층간 절연층; 및
    상기 제1 층간 절연층 위에 형성되도록 구성된 제2 층간 절연층
    을 포함하며,
    상기 제1 층간 절연층은 조성 원소로서 산소 원자를 포함하지 않는, 절연 게이트 전계 효과 트랜지스터.
  21. 제20항에 있어서,
    상기 절연층은, 하층 절연층 및 상층 절연층을 구비하고,
    상기 하층 절연층은, 적어도 상기 소스/드레인 영역을 피복하는, 절연 게이트 전계 효과 트랜지스터.
  22. 제21항에 있어서,
    상기 기체는 상기 게이트 전극 형성용 개구부의 측벽을 규정하는 측벽 막을 더 포함하고,
    상기 하층 절연층은 상기 측벽 막의 측면 상에 연장하는, 절연 게이트 전계 효과 트랜지스터.
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