CN117810226A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：提供基底，基底上形成有沿第一方向延伸且沿第二方向平行排列的沟道结构，基底上还形成有横跨沟道结构的伪栅结构，伪栅结构沿第二方向延伸，第一方向垂直于第二方向；在相邻沟道结构之间的基底上形成隔离墙，隔离墙与相邻沟道结构均具有间隙；在伪栅结构两侧的沟道结构中形成源漏掺杂层，相邻源漏掺杂层通过隔离墙相隔离。本发明有利于减小相邻源漏掺杂层因距离较近而相接触的风险，从而减小半导体结构功能失效的概率，进而保障半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展。晶体管作为基本半导体器件之一目前正被广泛应用。所以随着半导体器件密度和集成度的提高，晶体管的栅极尺寸也越来越短，传统平面晶体管对沟道电流的控制能力变弱，出现短沟道效应，引起漏电流增大，最终影响半导器件的电学性能。
为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)或全包围栅极(gate-all-around，GAA)晶体管。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，基底上形成有沿第一方向延伸且沿第二方向平行排列的沟道结构，基底上还形成有横跨沟道结构的栅极结构，栅极结构沿第二方向延伸，栅极结构两侧的沟道结构中形成有源漏掺杂层，第一方向垂直于第二方向；隔离墙，位于沿第二方向相邻的源漏掺杂层之间的基底上，相邻源漏掺杂层通过隔离墙相隔离。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，基底上形成有沿第一方向延伸且沿第二方向平行排列的沟道结构，基底上还形成有横跨沟道结构的伪栅结构，伪栅结构沿第二方向延伸，第一方向垂直于第二方向；在相邻沟道结构之间的基底上形成隔离墙，隔离墙与相邻沟道结构均具有间隙；在伪栅结构两侧的沟道结构中形成源漏掺杂层，相邻源漏掺杂层通过隔离墙相隔离。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供一种半导体结构，隔离墙位于沿第二方向相邻的源漏掺杂层之间的基底上，相邻源漏掺杂层通过隔离墙相隔离；随着集成电路的集成度越来越高，相邻器件之间的距离越来越小，相邻源漏掺杂层之间的距离也日渐减小，在相邻的源漏掺杂层之间的基底上形成有隔离墙，使得相邻源漏掺杂层通过隔离墙相隔离，有利于减小相邻源漏掺杂层因距离较近而相接触的风险，从而减小半导体结构功能失效的概率，进而保障半导体结构的性能。
本发明实施例提供的形成方法中，在相邻沟道结构之间的基底上形成隔离墙，隔离墙与相邻沟道结构均具有间隙，在伪栅结构两侧的沟道结构中形成源漏掺杂层，相邻源漏掺杂层通过隔离墙相隔离；随着集成电路的集成度越来越高，相邻器件之间的距离越来越小，相邻源漏掺杂层之间的距离也日渐减小，在相邻的源漏掺杂层之间的基底上形成有隔离墙，使得相邻源漏掺杂层通过隔离墙相隔离，有利于减小相邻源漏掺杂层因距离较近而相接触的风险，从而减小半导体结构功能失效的概率，进而保障半导体结构的性能。
附图说明
图1至图6是一种半导体结构的形成方法中各步骤对应的结构示意图；
图7至图9是本发明半导体结构一实施例的结构示意图；
图10至图27是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析其性能有待提高的原因。
图1至图6是一种半导体结构的形成方法中各步骤对应的结构示意图。
结合参考图1至图3，图1是半导体结构的俯视图，图2是图1沿AA方向的剖视图，图3是图1沿BB方向的剖视图，提供基底10，基底10上形成有沿第一方向(如图1中X方向所示)延伸且沿第二方向(如图1中Y方向所示)平行排列的沟道结构11，基底10上还形成有横跨沟道结构11的伪栅结构20，伪栅结构20沿第二方向延伸，第一方向垂直于所述第二方向。
结合参考图4至图6，图4是半导体结构的俯视图，图5是图4沿AA方向的剖视图，图6是图4沿BB方向的剖视图，在伪栅结构20两侧的沟道结构11中形成源漏掺杂层60，
随着集成电路的集成度越来越高，相邻器件之间的距离越来越小，相应的，相邻源漏掺杂层60之间的距离也日渐减小，形成源漏掺杂层60时，容易导致相邻源漏掺杂层60因距离较近而相接触(如图6中虚线圈所示)的问题，从而容易导致半导体结构功能的失效，进而影响半导体结构的性能。
为了解决所述技术问题，本发明实施例提供一种半导体结构，包括：基底，基底上形成有沿第一方向延伸且沿第二方向平行排列的沟道结构，基底上还形成有横跨沟道结构的栅极结构，栅极结构沿第二方向延伸，栅极结构两侧的沟道结构中形成有源漏掺杂层，第一方向垂直于第二方向；隔离墙，位于沿第二方向相邻的源漏掺杂层之间的基底上，相邻源漏掺杂层通过隔离墙相隔离。
随着集成电路的集成度越来越高，相邻器件之间的距离越来越小，相邻源漏掺杂层之间的距离也日渐减小，在相邻的源漏掺杂层之间的基底上形成有隔离墙，使得相邻源漏掺杂层通过隔离墙相隔离，有利于减小相邻源漏掺杂层因距离较近而相接触的风险，从而减小半导体结构功能失效的概率，进而保障半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图7至图9是本发明半导体结构一实施例的结构示意图，其中，图7为俯视图，图8为图7沿AA方向的剖视图，图9为图7沿BB方向的剖视图。
半导体结构包括：基底101，基底101上形成有沿第一方向(如图7中X方向所示)延伸且沿第二方向(如图7中Y方向所示)平行排列的沟道结构111，基底101上还形成有横跨沟道结构111的栅极结构201，栅极结构201沿第二方向延伸，栅极结构201两侧的沟道结构111中形成有源漏掺杂层601，第一方向垂直于第二方向；隔离墙501，位于沿第二方向相邻的源漏掺杂层601之间的基底101上，相邻源漏掺杂层601通过隔离墙501相隔离。
基底101为半导体结构的形成工艺提供工艺操作基础。其中，半导体结构包括鳍式场效应(FinFET)或全包围栅极(gate-all-around，GAA)晶体管。
基底101的材料为硅，在其他实施例中，基底的材料还可以为锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种，基底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。基底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，以半导体结构为鳍式场效应晶体管为例，沟道结构111为鳍部。在其他实施例中，半导体结构为全包围栅极晶体管，沟道结构为底部鳍部和位于底部鳍部上的沟道叠层。
沟道结构111用于为晶体管提供沟道。
沟道结构111的材料包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体材料。作为一种示例，沟道结构111的材料为硅。
本实施例中，半导体结构还包括：隔离层121，位于基底101上且覆盖沟道结构111的部分侧壁。
隔离层121用于实现不同器件之间的绝缘，例如在CMOS制造工艺中，通常会在NMOS晶体管和PMOS晶体管之间形成隔离层121。
需要说明的是，本实施例中，以半导体结构为鳍式场效应晶体管为例，沟道结构111为鳍部，鳍部包括底部鳍部和位于底部鳍部上的工作鳍部，隔离层121覆盖底部鳍部的侧壁。在其他实施例中，半导体结构为全包围栅极晶体管，沟道结构为底部鳍部和位于底部鳍部上的沟道叠层，隔离层覆盖底部鳍部的侧壁。
本实施例中，栅极结构201为器件栅极结构，器件栅极结构用于控制晶体管的沟道的开启或关断。
本实施例中，栅极结构201包括栅介质层、以及位于栅介质层上的栅电极层。
栅介质层用于隔离栅电极层和鳍部。本实施例中，栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。本实施例中，所述栅介质层包括高k栅介质层，高k栅介质层的材料包括高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，所述高k栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
需要说明的是，栅介质层还可以包括栅氧化层，栅氧化层位于高k栅介质层和鳍部之间。具体地，栅氧化层的材料可以为氧化硅。
本实施例中，栅电极层的材料TiN、TaN、Ta、Ti、TiAl、W、Al、TiSiN和TiAlC中的一种或多种。
本实施例中，栅极结构201为金属栅极结构。
因此，栅电极层包括功函数层(未标示)、以及位于功函数层上的电极层(未标示)。其中，功函数层用于调节晶体管的阈值电压，电极层用于将金属栅极结构的电性引出。
在另一些实施例中，根据工艺需求，栅极结构也可以为多晶硅栅结构。
源漏掺杂层601用于作为晶体管的源区或漏区。具体地，源漏掺杂层601的掺杂类型与相对应的晶体管的沟道导电类型相同。
隔离墙501用于隔离相邻源漏掺杂层601。
随着集成电路的集成度越来越高，相邻器件之间的距离越来越小，相邻源漏掺杂层601之间的距离也日渐减小，在相邻的源漏掺杂层601之间的基底101上形成有隔离墙501，使得相邻源漏掺杂层601通过隔离墙501相隔离，有利于减小相邻源漏掺杂层601因距离较近而相接触的风险，从而减小半导体结构功能失效的概率，进而保障半导体结构的性能。
本实施例中，隔离墙501与相邻源漏掺杂层601之间具有间隙511。
隔离墙501与相邻源漏掺杂层601之间具有间隙511，空气的介电常数较小，有利于减小相邻源漏掺杂层601之间的寄生电容，从而提供半导体结构的工作性能。
本实施例中，形成隔离墙501的步骤包括：形成覆盖基底101、沟道结构111顶部和侧壁、以及伪栅结构顶部和侧壁的牺牲材料层；在基底101上形成覆盖位于沟道结构111侧壁的牺牲材料层的隔离材料层，隔离材料层露沟道结构111顶部的牺牲材料层顶部；去除覆盖伪栅结构、以及覆盖沟道结构111侧壁和顶部的牺牲材料层，保留剩余牺牲材料层为牺牲层311、保留隔离材料层为隔离层411，牺牲层311和位于牺牲层311上的隔离层411构成隔离墙501。
因此，本实施例中，隔离墙501包括牺牲层311、以及位于牺牲层311上的隔离层411，隔离层411的材料与牺牲层311的材料具有刻蚀选择比。
隔离层411的材料与牺牲层311的材料具有刻蚀选择比，也就是说，牺牲材料层与隔离材料层的材料具有刻蚀选择比，从而在去除覆盖伪栅结构、以及覆盖沟道结构111侧壁和顶部的牺牲材料层的步骤中，有利于减小对隔离材料层的损伤，从而减小对隔离层411的损伤。
本实施例中，牺牲层311的材料包括低k材料，低k材料指的是k值介于1.0至3.0之间的材料；隔离层411的材料包括介电材料，使得牺牲层311的材料与隔离层411的材料具有刻蚀选择比，同时采用低k材料和介电材料构成隔离墙501，使得隔离墙501的隔离性能较好，有利于实现相邻源漏掺杂层601之间较好的隔离效果。
相应的，本实施例中，去除覆盖伪栅结构、以及覆盖沟道结构111侧壁和顶部的牺牲材料层，使得隔离墙501与相邻源漏掺杂层601之间具有间隙511，从而沿第二方向，间隙511位于隔离墙501与相邻源漏掺杂层601下方的沟道结构111处的宽度d1与牺牲材料层的厚度相等，也就是说，间隙511位于隔离墙501与相邻源漏掺杂层601下方的沟道结构111处的宽度d1与牺牲层311的厚度d2相等。
由前述可知，形成牺牲材料层的步骤中，牺牲材料层还覆盖伪栅结构顶部和侧壁的；去除部分牺牲材料层的步骤中，还去除覆盖伪栅结构的牺牲材料层，从而伪栅结构与隔离层411之间相间隔，且伪栅结构与隔离层411之间的间距为牺牲材料层的厚度(即牺牲层311的厚度)，而栅极结构201通过去除伪栅结构、并在伪栅结构的位置形成，则栅极结构与隔离层411之间相间隔，也就是说，隔离墙501与栅极结构201之间相间隔，且隔离墙501与栅极结构201之间的间距与牺牲层311的厚度d2相等。
本实施例中，形成隔离墙501的步骤中，形成覆盖基底101、沟道结构111顶部和侧壁、以及伪栅结构顶部和侧壁的牺牲材料层；去除覆盖伪栅结构、以及覆盖沟道结构111侧壁和顶部的牺牲材料层，则剩余牺牲材料层和隔离材料层还位于相邻源漏掺杂层601侧部的基底101上，也就是说，隔离墙501还位于相邻源漏掺杂层601侧部的基底101上。
需要说明的是，沿第二方向，相邻源漏掺杂层601之间的隔离墙501的宽度d3不宜过大，也不宜过小。如果相邻源漏掺杂层601之间的隔离墙501的宽度d3过大，则容易导致隔离墙501侧部用于形成源漏掺杂层601的空间过小，影响源漏掺杂层601的形成，从而影响半导体结构的形成；如果相邻源漏掺杂层601之间的隔离墙501的宽度d3过小，则容易对隔离墙501的形成造成困难，在形成隔离墙501的过程中，还容易导致隔离墙501难以固定而坍塌的问题，而且，隔离墙501的宽度d3过小，难以对相邻源漏掺杂层601起到较好的隔离效果，难以保障半导体结构的性能。为此，本实施例中，沿第二方向，相邻源漏掺杂层601之间的隔离墙501的宽度d3为3nm至30nm。
本实施例中，半导体结构还包括：介质层701，覆盖隔离墙501、源漏掺杂层601和栅极结构201。
介质层701用于相邻器件之间起到隔离作用，介质层701还用于作为形成栅极结构的平台。
需要说明的是，介质层701还填充于隔离墙501和栅极结构201侧壁之间的间隙中。
介质层701的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
相应的，本发明实施例还提供一种半导体结构的形成方法。
图10至图27是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
结合参考图10至图12，图10为俯视图，图11为图10沿AA方向的剖视图，图12为图10沿BB方向的剖视图，提供基底100，基底100上形成有沿第一方向(如图1中X方向所示)延伸且沿第二方向(如图1中Y方向所示)平行排列的沟道结构110，基底100上还形成有横跨沟道结构110的伪栅结构200，伪栅结构200沿第二方向延伸，第一方向垂直于第二方向。
基底100为半导体结构的形成工艺提供工艺操作基础。其中，半导体结构包括平面晶体管、鳍式场效应晶体管或全包围栅极晶体管。
基底100的材料为硅，在其他实施例中，基底的材料还可以为锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种，基底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。基底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，以半导体结构为鳍式场效应晶体管为例，沟道结构110为鳍部。在其他实施例中，半导体结构为全包围栅极晶体管，沟道结构为底部鳍部和位于底部鳍部上的沟道叠层。
沟道结构110用于为晶体管提供沟道。
沟道结构110的材料包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体材料。作为一种示例，沟道结构110的材料为硅。
伪栅结构200用于为后续形成栅极结构占据空间位置。
具体地，伪栅结构200为叠层结构，包括伪栅氧化层(图未示)以及覆盖伪栅氧化层的伪栅层(图未示)。
作为一种示例，伪栅氧化层的材料为氧化硅，伪栅层的材料为多晶硅。
本实施例中，基底100上还形成有覆盖沟道结构110部分侧壁的隔离层120。
隔离层120用于实现不同器件之间的绝缘，例如在CMOS制造工艺中，通常会在NMOS晶体管和PMOS晶体管之间形成隔离层120。
需要说明的是，本实施例中，以半导体结构为鳍式场效应晶体管为例，沟道结构110为鳍部，鳍部包括底部鳍部和位于底部鳍部上的工作鳍部，隔离层120覆盖底部鳍部的侧壁。在其他实施例中，半导体结构为全包围栅极晶体管，沟道结构为底部鳍部和位于底部鳍部上的沟道叠层，隔离层覆盖底部鳍部的侧壁。
结合参考图13至图21，在相邻沟道结构110之间的基底100上形成隔离墙500，隔离墙500与相邻沟道结构110均具有间隙510。
后续在隔离墙500的相邻沟道结构110中形成源漏掺杂层，隔离墙500用于隔离后续形成的源漏掺杂层，隔离墙500与相邻沟道结构110均具有间隙510，为源漏掺杂层的形成提供空间位置。
随着集成电路的集成度越来越高，相邻器件之间的距离越来越小，后续形成的相邻源漏掺杂层之间的距离也日渐减小，在相邻的源漏掺杂层之间的基底100上形成有隔离墙500，使得相邻源漏掺杂层通过隔离墙500相隔离，有利于减小相邻源漏掺杂层因距离较近而相接触的风险，从而减小半导体结构功能失效的概率，进而保障半导体结构的性能。
具体地，结合参考图13至图18，形成隔离墙500的步骤包括：形成覆盖沟道结构110的隔离墙材料层(未标示)。
隔离墙材料层用于形成隔离墙500。
结合参考图19至图21，形成隔离墙500的步骤还包括：沿第二方向去除位于沟道结构110侧壁部分宽度的隔离墙材料层、以及位于沟道结构110顶部的隔离墙材料层，保留剩余隔离墙材料层作为隔离墙500。
本实施例中，采用各向异性的刻蚀工艺沿第二方向去除位于沟道结构110侧壁部分宽度的隔离墙材料层、以及位于沟道结构110顶部的隔离墙材料层。
具体地，采用各向异性的干法刻蚀工艺去除部分隔离墙材料层，各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，因此通过选取各向异性的干法刻蚀工艺，有利于减小对基底100和沟道结构110的损伤，同时，各向异性的干法刻蚀工艺更具刻蚀方向性，有利于提高隔离墙500的侧壁形貌质量和尺寸精度。
需要说明的是，本实施例中，隔离墙材料层包括覆盖基底100、沟道结构110顶部和侧壁、以及伪栅结构200顶部和侧壁的牺牲材料层、以及覆盖位于沟道结构110侧壁的牺牲材料层的隔离材料层，牺牲材料层的材料与隔离材料层的材料具有刻蚀选择比，从而本实施例可以采用无掩膜的刻蚀工艺去除位于沟道结构110侧壁部分宽度的隔离墙材料层、以及位于沟道结构110顶部的隔离墙材料层，有利于节约工艺成本。
在其他实施例中，隔离墙材料层还可以仅包括一种膜层，从而还可以采用通过掩膜进行刻蚀的工艺去除位于沟道结构侧壁部分宽度的隔离墙材料层、以及位于沟道结构顶部的隔离墙材料层。
结合参考图13至图15，图13为俯视图，图14为图13沿AA方向的剖视图，图15为图13沿BB方向的剖视图，形成覆盖沟道结构110的隔离墙材料层的步骤包括：形成覆盖基底100、沟道结构110顶部和侧壁、以及伪栅结构200顶部和侧壁的牺牲材料层300。
牺牲材料层300用于后续形成牺牲层，覆盖沟道结构110侧壁的牺牲材料层300用于为形成隔离墙500与相邻沟道结构110之间的间隙占据空间位置。
后续还需要去除部分牺牲材料层300，因此，牺牲材料层300选取易于去除的材料，本实施例中，牺牲材料层300的材料包括低k材料，所述低k材料指的是k值介于1.0至3.0之间的材料。
本实施例中，采用原子层沉积工艺形成覆盖基底100、沟道结构110顶部和侧壁、以及伪栅结构200顶部和侧壁的牺牲材料层300。
采用原子层沉积工艺形成的牺牲材料层300的厚度均匀性好，且具有良好的台阶覆盖(step coverage)能力，使得牺牲材料层300能够很好的保形覆盖基底100、沟道结构110顶部和侧壁、以及伪栅结构200顶部和侧壁，相应有利于使得牺牲层的厚度均匀性较好。
需要说明的是，形成覆盖基底100、沟道结构110顶部和侧壁、以及伪栅结构200顶部和侧壁的牺牲材料层300的步骤中，牺牲材料层300的厚度d不宜过大，也不宜过小。由于后续制程中，形成覆盖位于沟道结构110侧壁的牺牲材料层300的隔离材料层，再去除覆盖沟道结构110侧壁的牺牲材料层300，保留剩余牺牲材料层300和隔离材料层作为隔离墙500，如果牺牲材料层300的厚度d过大，则去除覆盖沟道结构110侧壁的牺牲材料层300后，形成的隔离墙500沿第二方向的宽度过小，容易导致隔离墙500难以固定而坍塌的问题，而且，隔离墙500的宽度过小，难以对后续形成的相邻源漏掺杂层起到较好的隔离效果，难以保障半导体结构的性能；如果牺牲材料层300的厚度d过小，则形成的隔离墙500与相邻沟道结构110之间的间隙的空间过小，容易影响源漏掺杂层的形成，从而影响半导体结构的形成，而且，后续还需要去除覆盖沟道结构110侧壁的牺牲材料层300，牺牲材料层300的厚度d过小，容易增加去除牺牲材料层300的工艺难度，影响半导体结构的形成。为此，本实施例中，形成覆盖基底100、沟道结构110顶部和侧壁、以及伪栅结构200顶部和侧壁的牺牲材料层300的步骤中，牺牲材料层300的厚度d为3nm至30nm。
结合参考图13至图18，在基底100上形成覆盖位于沟道结构110侧壁的牺牲材料层300的隔离材料层410，隔离材料层410露出沟道结构110顶部的牺牲材料层300顶部，牺牲材料层300的材料与隔离材料层410的材料具有刻蚀选择比，牺牲材料层300与隔离材料层410构成隔离墙材料层。
隔离材料层410用于形成隔离层，从而与牺牲层构成隔离墙500，隔离材料层410露出沟道结构110顶部的牺牲材料层300顶部，为后续去除覆盖沟道结构110侧壁和顶部的牺牲材料层300做准备。
牺牲材料层300的材料与隔离材料层410的材料具有刻蚀选择比，从而在后续去除覆盖沟道结构110侧壁和顶部的牺牲材料层300的步骤中，减小对隔离材料层410的损伤。
本实施例中，隔离材料层410的材料包括介电材料，使得牺牲材料层300的材料与隔离材料层410的材料具有刻蚀选择比，同时采用低k材料和介电材料构成隔离墙500，使得隔离墙500的隔离性能较好，有利于后续实现相邻源漏掺杂层之间较好的隔离效果。
具体地，结合参考图13至图15，形成覆盖位于沟道结构110侧壁的牺牲材料层300的隔离材料层410的步骤包括：形成覆盖沟道结构110和伪栅结构200上的牺牲材料层300的初始隔离材料层400。
初始隔离材料层400用于形成隔离材料层410。
相应的，本实施例中，初始隔离材料层400的材料包括介电材料。
本实施例中，采用原子层沉积工艺形成初始隔离材料层400。
原子层沉积工艺的间隙填充能力较好，有利于形成膜层质量较好的初始隔离材料层400。
结合参考图16至图18，图16是俯视图，图17是图16沿AA方向的剖视图，图18是图16沿BB方向的剖视图，去除部分厚度的初始隔离材料层400，露出沟道结构110顶部的牺牲材料层300顶部，保留剩余初始隔离材料层400作为隔离材料层410。
本实施例中，采用各向异性的刻蚀工艺去除部分厚度的初始隔离材料层400。
各向异性的刻蚀工艺更具方向性，有利于提高形成的隔离材料层410的顶面精度，各向异性的刻蚀工艺的工艺参数易于控制，有利于较好地控制刻蚀量，形成露出沟道结构110顶部的牺牲材料层300顶部的隔离材料层410。
结合参考图19至图21，图19是俯视图，图20是图19沿AA方向的剖视图，图21是图19沿BB方向的剖视图，沿第二方向去除位于沟道结构110侧壁部分宽度的隔离墙材料层、以及位于沟道结构110顶部的隔离墙材料层的步骤中，去除覆盖伪栅结构200、以及覆盖沟道结构110侧壁和顶部的牺牲材料层300，保留剩余牺牲材料层300为牺牲层310、保留隔离材料层410为隔离层420，牺牲层310和位于牺牲层310上的隔离层420构成隔离墙500。
去除覆盖沟道结构110侧壁和顶部的牺牲材料层300，使得沟道结构110与隔离墙500之间具有间隙，为源漏掺杂层的形成提供空间位置，本实施例还去除覆盖伪栅结构200的牺牲材料层300，相应的，伪栅结构200与隔离墙500相间隔。
本实施例中，采用各向异性的刻蚀工艺去除覆盖伪栅结构200、以及覆盖沟道结构110侧壁和顶部的牺牲材料层300。
各向异性的刻蚀工艺具有各向异性刻蚀的特性，因此通过选取各向异性的刻蚀工艺，有利于减小对基底100和沟道结构110的损伤，同时，各向异性的刻蚀工艺更具刻蚀方向性，有利于提高隔离墙500的侧壁形貌质量和尺寸精度。
本实施例中，牺牲材料层300与隔离材料层410具有刻蚀选择比，从而能够采用无掩膜刻蚀工艺去除覆盖伪栅结构200、以及覆盖沟道结构110侧壁和顶部的牺牲材料层300，节约了工艺成本。
需要说明的是，采用刻蚀工艺去除覆盖伪栅结构200、以及覆盖沟道结构110侧壁和顶部的牺牲材料层300，且对牺牲材料层300与隔离材料层410的刻蚀选择比不宜过小。如果对牺牲材料层300与隔离材料层410的刻蚀选择比过小，则在去除覆盖伪栅结构200、以及覆盖沟道结构110侧壁和顶部的牺牲材料层300的过程中，容易造成隔离材料层410的损伤。为此，本实施例中，采用刻蚀工艺去除覆盖伪栅结构200、以及覆盖沟道结构110侧壁和顶部的牺牲材料层300，且对牺牲材料层300与隔离材料层410的刻蚀选择比大于或等于10。
结合参考图22至图24，图22是俯视图，图23是图22沿AA方向的剖视图，图24是图22沿BB方向的剖视图，在伪栅结构200两侧的沟道结构110中形成源漏掺杂层600，相邻源漏掺杂层600通过隔离墙500相隔离。
源漏掺杂层600用于作为晶体管的源区或漏区。具体地，源漏掺杂层600的掺杂类型与相对应的晶体管的沟道导电类型相同。
相邻源漏掺杂层600通过隔离墙500相隔离，减小相邻源漏掺杂层600因距离较近而相接触的风险，从而减小半导体结构功能失效的概率，进而保障半导体结构的性能。
本实施例中，隔离墙500与相邻源漏掺杂层600之间具有间隙510。
隔离墙500与相邻源漏掺杂层600之间具有间隙510，空气的介电常数较小，有利于减小相邻源漏掺杂层600之间的寄生电容，从而提供半导体结构的工作性能。
结合参考图25至图27，图25是俯视图，图26是图25沿AA方向的剖视图，图27是图25沿BB方向的剖视图，在伪栅结构200两侧的沟道结构110中形成源漏掺杂层600之后，形成方法还包括：形成覆盖隔离墙500、源漏掺杂层600和伪栅结构200侧壁的介质层700。
介质层700用于相邻器件之间起到隔离作用，介质层700还用于作为形成栅极结构的平台。
需要说明的是，介质层700还填充于隔离墙500和伪栅结构200侧壁之间的间隙中。
介质层700的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
本实施例中，去除伪栅结构200，在介质层700中形成栅极开口(未示出)。
栅极开口用于为后续形成栅极结构提供空间位置。
本实施例中，在栅极开口中形成栅极结构800。
本实施例中，栅极结构800为器件栅极结构，器件栅极结构用于控制晶体管的沟道的开启或关断。
本实施例中，栅极结构800包括栅介质层、以及位于栅介质层上的栅电极层。
栅介质层用于隔离栅电极层和鳍部。本实施例中，栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。本实施例中，所述栅介质层包括高k栅介质层，高k栅介质层的材料包括高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，所述高k栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
需要说明的是，栅介质层还可以包括栅氧化层，栅氧化层位于高k栅介质层和鳍部之间。具体地，栅氧化层的材料可以为氧化硅。
本实施例中，栅电极层的材料TiN、TaN、Ta、Ti、TiAl、W、Al、TiSiN和TiAlC中的一种或多种。
本实施例中，栅极结构800为金属栅极结构。
因此，栅电极层包括功函数层(未标示)、以及位于功函数层上的电极层(未标示)。其中，功函数层用于调节晶体管的阈值电压，电极层用于将金属栅极结构的电性引出。
在另一些实施例中，根据工艺需求，栅极结构也可以为多晶硅栅结构。
本实施例中，形成栅极结构800后，还包括：加厚介质层700，为后续制程提供工艺平台。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：
基底，所述基底上形成有沿第一方向延伸且沿第二方向平行排列的沟道结构，所述基底上还形成有横跨所述沟道结构的栅极结构，所述栅极结构沿所述第二方向延伸，所述栅极结构两侧的沟道结构中形成有源漏掺杂层，所述第一方向垂直于所述第二方向；
隔离墙，位于沿第二方向相邻的所述源漏掺杂层之间的基底上，相邻所述源漏掺杂层通过所述隔离墙相隔离。
2.如权利要求1所述的半导体结构，其特征在于，所述隔离墙与相邻所述源漏掺杂层之间具有间隙。
3.如权利要求2所述的半导体结构，其特征在于，所述隔离墙包括牺牲层、以及位于所述牺牲层上的隔离层，所述隔离层的材料与所述牺牲层的材料具有刻蚀选择比；
沿所述第二方向，所述间隙位于所述隔离墙与相邻源漏掺杂层下方的沟道结构处的宽度与所述牺牲层的厚度相等。
4.如权利要求3所述的半导体结构，其特征在于，所述牺牲层的材料包括低k材料，所述低k材料指的是k值介于1.0至3.0之间的材料；所述隔离层的材料包括介电材料。
5.如权利要求3所述的半导体结构，其特征在于，沿所述第一方向，所述隔离墙与所述栅极结构之间相间隔，且所述隔离墙与所述栅极结构之间的间距与所述牺牲层的厚度相等。
6.如权利要求1所述的半导体结构，其特征在于，沿所述第二方向，相邻所述源漏掺杂层之间的隔离墙的宽度为3nm至30nm。
7.如权利要求1所述的半导体结构，其特征在于，所述隔离墙还位于相邻所述源漏掺杂层侧部的基底上。
8.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：介质层，覆盖所述隔离墙、源漏掺杂层和栅极结构。
9.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有沿第一方向延伸且沿第二方向平行排列的沟道结构，所述基底上还形成有横跨所述沟道结构的伪栅结构，所述伪栅结构沿所述第二方向延伸，所述第一方向垂直于所述第二方向；
在相邻所述沟道结构之间的基底上形成隔离墙，所述隔离墙与相邻所述沟道结构均具有间隙；
在所述伪栅结构两侧的沟道结构中形成源漏掺杂层，相邻所述源漏掺杂层通过所述隔离墙相隔离。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述隔离墙的步骤包括：形成覆盖所述沟道结构和基底的隔离墙材料层；
沿所述第二方向去除位于所述沟道结构侧壁部分宽度的隔离墙材料层、以及位于所述沟道结构顶部的隔离墙材料层，保留剩余所述隔离墙材料层作为所述隔离墙。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，形成覆盖所述沟道结构的隔离墙材料层的步骤包括：形成覆盖所述基底、沟道结构顶部和侧壁、以及伪栅结构顶部和侧壁的牺牲材料层；
在所述基底上形成覆盖位于所述沟道结构侧壁的牺牲材料层的隔离材料层，所述隔离材料层露出所述沟道结构顶部的牺牲材料层顶部，所述牺牲材料层的材料与所述隔离材料层的材料具有刻蚀选择比，所述牺牲材料层与所述隔离材料层构成所述隔离墙材料层；
沿所述第二方向去除位于所述沟道结构侧壁部分宽度的隔离墙材料层、以及位于所述沟道结构顶部的隔离墙材料层的步骤中，去除覆盖所述伪栅结构、以及覆盖所述沟道结构侧壁和顶部的牺牲材料层，保留剩余牺牲材料层为牺牲层、保留隔离材料层为隔离层，所述牺牲层和位于牺牲层上的隔离层构成所述隔离墙。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，采用刻蚀工艺去除覆盖所述伪栅结构、以及覆盖所述沟道结构侧壁和顶部的牺牲材料层，且对所述牺牲材料层与所述隔离材料层的刻蚀选择比大于或等于10。
13.如权利要求11所述的半导体结构的形成方法，其特征在于，所述牺牲材料层的材料包括低k材料，所述低k材料指的是k值介于1.0至3.0之间的材料；所述隔离材料层的材料包括介电材料。
14.如权利要求11所述的半导体结构的形成方法，其特征在于，形成覆盖所述沟道结构顶部和侧壁、以及伪栅结构顶部和侧壁的牺牲材料层的步骤中，所述牺牲材料层的厚度为3nm至30nm。
15.如权利要求11所述的半导体结构的形成方法，其特征在于，采用各向异性的刻蚀工艺去除覆盖所述伪栅结构、以及覆盖所述沟道结构侧壁和顶部的牺牲材料层。
16.如权利要求11所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺形成覆盖所述基底、沟道结构顶部和侧壁、以及伪栅结构顶部和侧壁的牺牲材料层。
17.如权利要求11所述的半导体结构的形成方法，其特征在于，形成覆盖位于所述沟道结构侧壁的牺牲材料层的隔离材料层的步骤包括：形成覆盖所述沟道结构和伪栅结构上的牺牲材料层的初始隔离材料层；
去除部分厚度的所述初始隔离材料层，露出所述沟道结构顶部的牺牲材料层顶部，保留剩余所述初始隔离材料层作为所述隔离材料层。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺形成所述初始隔离材料层。
19.如权利要求17所述的半导体结构的形成方法，其特征在于，采用各向异性的刻蚀工艺去除部分厚度的所述初始隔离材料层。
20.如权利要求9所述的半导体结构的形成方法，其特征在于，在所述伪栅结构两侧的沟道结构中形成源漏掺杂层之后，所述形成方法还包括：形成覆盖所述隔离墙、源漏掺杂层和伪栅结构侧壁的介质层；
去除所述伪栅结构，在所述介质层中形成栅极开口；
在所述栅极开口中形成栅极结构。
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