CN101789368A - 半导体元件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体元件及其制造方法，该方法包括提供含有伪栅极结构形成于其上的基底，移除伪栅极结构形成沟槽，形成第一金属层在基底之上，填充沟槽的一部分，形成保护层在沟槽剩余的部分内，移除第一金属层未受到保护的部分，从沟槽内移除保护层，以及形成第二金属层在基底之上以填充沟槽。本发明可实施后栅极工艺形成金属栅极结构，将沟槽开口处(例如顶部开口)的金属膜的突出物移除而减少。因此，后续沉积的填充金属层可以轻易地完全填充在沟槽内，形成金属栅极结构。因此，即使元件尺寸持续缩减至先进技术世代(例如45nm或以下)，仍可以降低和/或消除在金属栅极结构内形成空隙的风险。

Description

半导体元件及其制造方法
技术领域
本发明涉及一种半导体元件，特别涉及一种半导体元件的栅极结构及其制造方法。
背景技术
随着半导体的制造技术朝向尺寸缩减迈进，在某些集成电路(IC)设计上，希望将一般所使用的多晶硅栅极以金属栅极取代，由此在尺寸缩减的情况下可增加元件的效能，金属栅极结构(例如包括金属栅极而不是多晶硅栅极)的提供可对半导体元件的尺寸缩减提供一解决方法。金属栅极堆叠的工艺称为后栅极(gate last)工艺，其最终的栅极堆叠在最后制造，可以减少后续工艺的步骤，后续工艺包含高温工艺，其必须在栅极形成之后进行。此外，随着晶体管的尺寸缩小，栅极氧化层的厚度也必须缩减，以随着缩减的栅极长度而维持元件效能。为了降低栅极漏电流，通常使用高介电常数(high-k)的栅极绝缘层，其可以容许较大的栅极绝缘层厚度，并且可以维持与较大半导体元件尺寸技术所使用的一般栅极氧化层相同的有效厚度。
然而，对于上述的结构及工艺的实施，在互补式金属氧化物半导体(complementary metal-oxide-semiconductor，简称CMOS)的工艺中仍有许多问题。随着栅极长度缩减，有一些问题会恶化，例如在后栅极工艺中，当在沟槽内沉积金属膜以形成金属栅极时会产生空隙。随着栅极长度缩减，沟槽尺寸也减小，沉积金属至沟槽内变得更困难，且形成空隙的机率也增加。
发明内容
为克服现有技术的缺陷，本发明的一实施例提供一种半导体元件的制造方法，该方法包括：提供基底，包含伪栅极结构形成于其上；移除伪栅极结构形成沟槽；形成第一金属层于基底之上填充沟槽的一部分；形成保护层于沟槽剩余的部分内；移除第一金属层未受到保护的部分；从沟槽内移除保护层；以及形成第二金属层于基底之上填充沟槽剩余的部分。
此外，本发明的另一实施例提供一种半导体元件，包括：半导体基底；源极区和漏极区设置于半导体基底上；以及栅极结构设置于半导体基底上，介于源极区和漏极区之间，其中该栅极结构包括：界面层设置于半导体基底之上；高介电常数介电层设置于界面层之上；以及金属栅极，设置于高介电常数介电层之上，该金属栅极包含第一金属层和第二金属层，其中第一金属层设置于栅极结构的侧壁的一部分上，且第二金属层设置于栅极结构的侧壁的另一部分上。
本发明的又另一实施例提供一种半导体元件的制造方法，该方法包括：提供半导体基底；形成栅极结构于半导体基底上，该栅极结构包含高介电常数介电层和伪多晶硅栅极；移除伪多晶硅栅极，在栅极结构内提供沟槽；沉积第一金属层于半导体基底之上，部分地填充沟槽：形成光致抗蚀剂层在第一金属层上，填充沟槽剩余的部分；回蚀刻光致抗蚀剂层，使得在沟槽内的第一金属层被光致抗蚀剂层的一部分保护；移除第一金属层未受到保护的部分；从沟槽内移除光致抗蚀剂层；以及沉积第二金属层于半导体基底之上以填充沟槽。
本发明可实施后栅极工艺形成金属栅极结构，形成金属栅极结构的问题可通过在沟槽内沉积填充金属层之前，将沟槽开口处(例如顶部开口)的金属膜的突出物移除而减少。特别是，可以进行光致抗蚀剂回蚀刻工艺，保护在沟槽内下方的金属膜，未受到光致抗蚀剂保护的金属膜的突出物以及其他部分可通过蚀刻工艺移除。因此，后续沉积的填充金属层可以轻易地完全填充在沟槽内，形成金属栅极结构。因此，即使元件尺寸持续缩减至先进技术世代(例如45nm或以下)，仍可以降低和/或消除在金属栅极结构内形成空隙的风险。更进一步地，栅极的高度可以通过本发明的方法精确地控制，不会有因为利用化学机械研磨工艺移除突出物而产生过研磨(overpolish)的问题，而且也不会有栅极高度减少的问题。
为了让本发明的上述目的、特征、及优点能更明显易懂，以下配合所附图式，作详细说明如下。
附图说明
图1～图3是显示依据本发明一实施例的后栅极工艺的各工艺步骤中，半导体元件的剖面示意图。
图4和图5是显示依据本发明一实施例的后栅极工艺的金属沉积步骤中，半导体元件的剖面示意图。
图6是显示依据本发明的一实施例，栅极的制造方法的流程图，其包含依据本发明的各种特征的后栅极工艺。
图7～图15是显示依据图6的方法，各工艺步骤中半导体元件的剖面示意图。
并且，上述附图中的附图标记说明如下：
100、200、300、400、500、700～半导体元件；102～基底；104～浅沟槽隔离结构；106～源极/漏极区；108～源极/漏极延伸区；110～栅极介电层；112～接点；114～接点蚀刻停止层；116～间隙壁；117～衬层；118～伪栅极图案；120～硬掩模层；122～介电层；302～沟槽；402～第一金属；404、704～突出物；406、702、720、722、730～金属层；408～空隙；510～金属栅极；600～制造方法；602、604、606、608、610、612、614、616、618、620～步骤；710、712～光致抗蚀剂层；740～填充金属层；750～金属栅极结构。
具体实施方式
本发明涉及在基底上形成集成电路元件，特别有关于集成电路(包含场效应晶体管(FET)元件)的栅极结构的制造方法。可以理解的是，以下所提供的各种实施例是用以说明本发明的各种特征的实施方式，以下所述的元件及配置的各种特殊例子是用以简化本发明的说明，其仅作为实施例，并非用以限定本发明。此外，以下所述的各实施例中所出现的重复标号和/或代号，是用以简化说明或使描述清楚，并不代表各实施例和/或各状态之间的关系。另外，以下所述是以金属栅极的后栅极工艺作为实施例，然而，本领域普通技术人员当可了解，也可以使用其他工艺和/或其他材料。
请参阅图1～图3，其显示在后栅极工艺的各工艺阶段中，半导体元件的剖面示意图。各工艺阶段的元件分别以元件100、200及300表示。元件100的一个或一个以上的特征可以被包含在元件200及300内，并且大抵上维持不变，除非特别指明。元件100、200及300可以是在集成电路工艺中的中间元件，或者是元件的一部分，其可以包括静态随机存取存储器(static randomaccess memory，简称SRAM)和/或其他逻辑电路、无源元件例如电阻器、电容器及电感，以及有源元件例如P-通道场效应晶体管(P-channel field effecttransistor，简称PFET)、N-通道场效应晶体管(NFET)、金属氧化物半导体场效应晶体管(metal-oxide semiconductor field effect transistor，简称MOSFET)、互补式金属氧化物半导体(CMOS)晶体管、双极性晶体管(bipolar transistors)、高压晶体管(high voltage transistors)、高频晶体管(high frequency transistors)、其他存储元件(memory cells)以及前述的组合。
半导体元件100包含基底102，在基底102上形成浅沟槽隔离(shallowtrench isolation，简称STI)结构104、源极/漏极区106(包含源极/漏极延伸区108)、栅极介电层110、接点112、接点蚀刻停止层(contact etch stop layer，简称CESL)114、间隙壁116、伪栅极图案(dummy gate pattern)118、硬掩模层120以及介电层122。
在一实施例中，基底102包含结晶的硅基底，例如晶片，基底102可包含各种掺杂状态，其取决于设计需求，例如p型掺杂基底或n型掺杂基底。在其他实施例中，基底102还可以包含其他元素的半导体，例如锗(germanium)及钻石。此外，基底102还可以包含化合物半导体，例如碳化硅(siliconcarbide)、砷化镓(gallium arsenide)、砷化铟(indium arsenide)或磷化铟(indiumphosphide)。另外，基底102可选择性地包含外延层(epitaxial layer)，其可以形变(strained)以提升元件性能，和/或可包含绝缘层上覆硅(silicon-on-insulator，简称SOI)结构。
在基底102内形成的浅沟槽隔离结构(STI)104可使得一个或一个以上的元件互相隔离，浅沟槽隔离结构(STI)104可包含氧化硅、氮化硅、氮氧化硅、掺氟硅玻璃(fluoride-doped silicate glass，简称FSG)和/或低介电常数材料。其他的隔离方法和/或结构也可以取代STI或附加于STI。STI结构104的形成可以是在基底102上进行反应离子蚀刻(reactive ion etch，简称RIE)工艺形成沟槽，然后再以沉积法填充绝缘材料在沟槽内，接着进行化学机械研磨(CMP)工艺。
利用伪栅极图案118形成的栅极结构可以是P-通道或N-通道状态，伪栅极图案118为牺牲层，伪栅极图案118可包含多晶硅。在一实施例中，伪栅极图案118可包含非晶硅。伪栅极图案118可由MOS工艺形成，例如沉积多晶硅、光刻技术、蚀刻和/或其他合适的方法。
栅极介电层110可包含高介电常数(high-k)材料，在一实施例中，高介电常数材料包括二氧化铪(HfO2)，在其他实施例中，高介电常数材料包括硅氧化铪(HfSiO)、氮氧化铪硅(HfSiON)、钽氧化铪(HfTaO)、钛氧化铪(HfTiO)、锆氧化铪(HfZrO)、前述的组合和/或其他合适的材料。半导体元件100可还包括各种其他的介电层和/或导电层，例如界面层(interfacial layer)和/或覆盖层(capping layer)设置于伪栅极图案118之下。在一实施例中，覆盖层例如为介电层形成于栅极介电层110上，覆盖层可调整后续形成的金属栅极的功函数。覆盖层可包括金属氧化物(例如LaOx、MgOx、AlOx)、金属合金氧化物(例如BaTiOx、SrTiOx、PbZrTiOx)、前述的组合和/或其他合适的材料。在另一实施例中，于栅极介电层上形成金属层，其上覆盖的金属层可以调整后续形成的栅极的功函数。
间隙壁116可以在伪栅极图案118的两侧侧壁上形成，间隙壁116可由氧化硅、氮化硅、氮氧化硅、碳化硅、掺氟硅玻璃(FSG)、低介电常数材料、前述的组合和/或其他合适的材料所形成。间隙壁116可具有多层结构，例如包含一层或一层以上的衬层，例如衬层117。衬层117可包含介电材料，例如氧化硅、氮化硅和/或其他合适的材料。形成间隙壁116的方法可以包含沉积合适的介电材料，以及非等向性地蚀刻此材料，形成间隙壁116的轮廓。
硬掩模层120可包含氮化硅、氮氧化硅、碳化硅和/或其他合适的材料，形成硬掩模层120的方法例如为化学气相沉积法(chemical vapor deposition，简称CVD)、物理气相沉积法(physical vapor deposition，简称PVD)或原子层沉积法(atomic layer deposition，简称ALD)。在一实施例中，硬掩模层120的厚度介于约
Figure G2009101691449D00051
至
Figure G2009101691449D00052
之间。
源极/漏极区106包含形成于基底102上的轻掺杂源极/漏极区，如区域108所示，以及重掺杂源极/漏极区。可通过注入p型或n型掺杂物或不纯物至基底102而形成源极/漏极区106，掺杂型态取决于希望的晶体管型态。形成源极/漏极区106的方法包括光刻技术、离子注入、扩散和/或其他合适的工艺。接点112耦接至源极/漏极区106，可包含硅化物，接点112可通过自我对准硅化(self-aligned silicide，或称salicide)工艺形成于源极/漏极区106上。接点112可包含硅化镍(nickel silicide)、硅化钴(cobalt silicide)、硅化钨(tungsten silicide)、硅化钽(tantalum silicide)、硅化钛(titanium silicide)、硅化铂(platinum silicide)、硅化铒((erbium silicide)、硅化钯(palladium silicide)或前述的组合。接点蚀刻停止层(CESL)114可由氮化硅、氮氧化硅和/或其他合适的材料所形成，接点蚀刻停止层(CESL)114的组成的选择可由其对于半导体元件100的一个或一个以上额外的结构的蚀刻选择比决定。
介电层122例如为层间介电层(ILD)，可利用化学气相沉积法(CVD)、高密度等离子体化学气相沉积法(HDPCVD)、旋转涂布法(spin-on)、溅镀法(sputtering)或其他合适的方法形成于接点蚀刻停止层(CESL)114之上。介电层122可包含氧化硅、氮氧化硅或低介电常数材料。在一实施例中，介电层122为高密度等离子体(HDP)介电层。
在后栅极工艺中，可以将伪栅极图案118移除，使得伪栅极图案118的位置内形成金属栅极结构。因此，可利用化学机械研磨工艺(CMP)将介电层122平坦化至到达伪栅极图案118的顶部为止，如图2的元件200所示。平坦化之后，可以将伪栅极图案118移除，如图3的元件300所示。例如，将多晶硅选择性地蚀刻，以移除伪栅极图案118。选择性地移除伪栅极图案118可形成沟槽302，在沟槽302内可形成金属栅极。可使用湿蚀刻和/或干蚀刻移除伪栅极图案118，在一实施例中，湿蚀刻工艺包括暴露在含氢氧化物的溶液例如氢氧化铵(ammonium hydroxide)中、去离子水和/或其他合适的蚀刻溶液中。
参阅图4和图5，其是显示依据本发明的一实施例形成金属栅极的剖面示意图。图4中的元件400包含金属栅极材料沉积至沟槽302内，金属栅极材料可包含一层或一层以上的材料，例如衬层材料、提供栅极适当的功函数的材料、栅极的电极材料和/或其他合适的材料。然而，沉积形成金属栅极所需的一层或一层以上的材料可能会造成沟槽302的填充不完全，例如，沉积第一金属402例如金属衬层和/或功函数金属可能会在沟槽302的开口处形成突出物404，突出物404的形成可能是因为在高深宽比(aspect ratio)的沟槽内填充较困难所导致。后续沉积的金属层406可能会在沟槽302内形成一个或一个以上的空隙，例如空隙408。
参阅图5，在元件400上进行化学机械研磨工艺，以提供元件500及形成金属栅极510。在元件500中显示金属栅极510与空隙408一起形成，因此，空隙可能会增加元件的电阻值例如Rs。经由更进一步的化学机械研磨工艺可以减少空隙408，例如降低栅极的高度，但是这可能会造成其他问题，例如在通道上的应力减少(例如对于应变元件会造成应力降低的缺点)和/或晶体管的效能可能会衰退。因此，由图4和图5可说明后栅极工艺的缺点，其最后形成的沟槽的深宽比会造成沉积材料使其部分或完全地填充沟槽有困难。
参阅图6，其是显示半导体元件的制造方法600的流程图，其中包含以后栅极工艺形成金属栅极。请一并参阅图7～图15，其是显示依据图6的方法600，在各工艺步骤中半导体元件700的剖面示意图。半导体元件700与图1～图3中的半导体元件100、200和300相似，因此，在图1～图3以及图7～图15中相似的结构以相同的标号标示，以达到简化及清楚的目的。
方法600由步骤602开始，其中半导体元件包含晶体管结构，晶体管结构包含伪栅极结构118，伪栅极结构118可包含伪多晶硅栅极结构，在图7中，半导体元件700大抵上与元件100相似，其相关说明请参阅上述关于图1的描述。
栅极介电层110可包含高介电常数材料，在一实施例中，高介电常数材料包括二氧化铪(HfO2)，在其他实施例中，高介电常数材料包括硅氧化铪(HfSiO)、氮氧化铪硅(HfSiON)、钽氧化铪(HfTaO)、钛氧化铪(HfTiO)、锆氧化铪(HfZrO)、前述的组合和/或其他合适的材料。半导体元件100可还包括各种其他的介电层和/或导电层，例如界面层(interfacial layer)和/或覆盖层(capping layer)设置于伪栅极图案118之下。
接着，在方法600的步骤604中，进行化学机械研磨工艺，在图8中，化学机械研磨工艺可以使元件700平坦化，并暴露出伪栅极结构118。最后形成的元件700大抵上与元件200相似，其相关说明请参阅上述关于图2的描述。
接着，在方法600的步骤606中，将伪栅极结构移除，在图9中，移除伪栅极结构118之后可提供沟槽302，例如在基底中的开口，在沟槽内可以形成金属栅极。在沟槽302的侧壁及底部可以涂布衬层117，在一实施例中，衬层117可以是SiO2、SiN、SiON和/或其他合适的材料。衬层117可被包含在间隙壁的结构中。
接着，在方法600的步骤608中，沉积第一金属层以部分地填充沟槽，在图10中，沉积的金属层702可以是任何适合形成金属栅极或部分的金属栅极的金属材料，包含功函数层、衬层、界面层、种子层、粘着层、阻障层等等。金属层702可包含一层或一层以上，包括Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、MoN、MoON和/或其他合适的材料。金属层702可以由物理气相沉积法(PVD)或其他合适的方法形成。可以沉积的金属包含P型金属材料以及N型金属材料，P型金属材料的组成可包括钌(ruthenium)、钯(palladium)、铂(platinum)、钴(cobalt)、镍(nickel)、导电金属氧化物和/或其他合适的材料。N型金属材料的组成可包括铪(hafnium)、锆(zirconium)、钛(titanium)、钽(tantalum)、铝(aluminum)、金属碳化物例如碳化铪(hafniumcarbide)、碳化锆(zirconium carbide)、碳化钛(titanium carbide)、碳化铝(aluminum carbide)、铝化物(aluminides)和/或其他合适的材料。金属层702的沉积会在沟槽302的开口处形成突出物704，突出物704的形成是由于在高深宽比的沟槽中填充较困难所导致。
接着，在方法600的步骤610中，形成光致抗蚀剂层在第一金属层之上，在图11中，可利用旋转涂布法在金属层702上形成光致抗蚀剂层710。因此，即使有突出物704的存在，光致抗蚀剂层710还是可以填充沟槽302剩余的部分。更进一步地，在光致抗蚀剂层710上进行软烤步骤，将光致抗蚀剂层710中的溶剂蒸发掉。
接着，在方法600的步骤612中，对光致抗蚀剂层进行回蚀刻工艺，在图12中，光致抗蚀剂的回蚀刻工艺可以除去光致抗蚀剂层710的一部分，并且此工艺可在金属层702停止。因此，光致抗蚀剂层712仍残留在沟槽302中，以保护沟槽内的金属层702。值得注意的是，光致抗蚀剂层710并未经由曝光而图案化，但在回蚀刻工艺中使用光致抗蚀剂层712。
接着，在方法600的步骤614中，进行蚀刻工艺以移除第一金属层的一部分。在图13中，蚀刻工艺可包括湿蚀刻工艺，其选择性地移除金属层702未被光致抗蚀剂层712保护的部分，例如功函数金属被部分地移除。在沟槽302的开口处的金属层702的突出物704以及部分的金属层720及722可以在蚀刻工艺中被移除，因此，金属层730(功函数金属)仍留在沟槽302的底部以及部分的侧壁上。
接着，在方法600的步骤616中，光致抗蚀剂层从沟槽302内移除。利用蚀刻工艺或其他合适的工艺可将残留在沟槽302内的光致抗蚀剂层712移除，例如可使用显影剂将光致抗蚀剂层712移除，因为光致抗蚀剂层例如为负型的光致抗蚀剂其并未被曝光，因此可以被显影剂溶解。
接着，在方法600的步骤618中，沉积第二金属层填充沟槽剩余的部分，在图14中，可以沉积填充金属层(fill metal layer)740，其大抵上或完全地填充在沟槽302剩余的部分内，包含功函数金属730。填充金属层740可包含钨(tungsten；W)、铝(aluminum；Al)、钛(titanium；Ti)、氮化钛(titanium nitride；TiN)、钽(tantalum；Ta)、氮化钽(tantalum nitride；TaN)、钴(cobalt；Co)、铜(copper；Cu)、镍(nickel；Ni)、前述的组合和/或其他合适的材料。填充金属层740可以利用化学气相沉积法(CVD)、物理气相沉积法(PVD)、电镀法和/或其他合适的方法沉积。值得注意的是，一些填充金属层740可能会形成在沟槽302的侧壁的顶部表面上，因此，金属栅极结构可包含一在顶部表面(相对于基底而言)的长度(沿着通度长度测量)，此长度大于在底部表面(接近基底)的长度。
接着，在方法600的步骤620中，进行化学机械研磨工艺。在图15中，化学机械研磨工艺将半导体元件700平坦化，此平坦化工艺可将沉积在沟槽结构302外的填充金属层740移除，化学机械研磨工艺使得半导体元件700具有金属栅极结构750，更进一步地，金属栅极结构750大抵上没有空隙。栅极结构可包含功函数金属730、栅极填充金属材料740以及栅极介电层110(包含界面层与覆盖层)。
在实施例中，方法600可继续延伸至包含其他工艺步骤，例如沉积保护层、形成接点、内连线结构(例如导线及导孔、金属层以及层间介电层，其可以提供电性连接至包含金属栅极的元件)
因此，在图7～图15中所述的半导体元件700及方法600可以改善金属栅极的形成，例如包含将空隙的形成最小化和/或消除，如图4和图5中所示的半导体元件400和500。因此，元件的效能及可靠度可经由方法600改善。
综上所述，可实施后栅极工艺形成金属栅极结构，形成金属栅极结构的问题可通过在沟槽内沉积填充金属层之前，将沟槽开口处(例如顶部开口)的金属膜的突出物移除而减少。特别是，可以进行光致抗蚀剂回蚀刻工艺，保护在沟槽内下方的金属膜，未受到光致抗蚀剂保护的金属膜的突出物以及其他部分可通过蚀刻工艺移除。因此，后续沉积的填充金属层可以轻易地完全填充在沟槽内，形成金属栅极结构。因此，即使元件尺寸持续缩减至先进技术世代(例如45nm或以下)，仍可以降低和/或消除在金属栅极结构内形成空隙的风险。更进一步地，栅极的高度可以通过本发明的方法精确地控制，不会有因为利用化学机械研磨工艺移除突出物而产生过研磨(overpolish)的问题，而且也不会有栅极高度减少的问题。可以理解的是，上述实施例提供不同的优点，并且所有的实施例并不需要特定的优点。
因此，在此所公开的实施例提供方法及元件，其包含经修饰的沟槽结构，可以防止或降低在后栅极工艺中金属栅极形成不完全的风险。虽然本发明已公开较佳实施例如上，然而其并非用以限定本发明，本领域普通技术人员当可了解，在不脱离本发明的精神和范围内，当可做些许更动与润饰。例如虽然上述方法是以后栅极方式实施，但在此所公开的方法也可以用于复合式工艺，其中一种金属栅极可由前栅极工艺形成，并且其他种的金属栅极可由后栅极工艺形成。更进一步地，虽然在此所揭示的光致抗蚀剂材料是用以保护沟槽底部的金属，然而也可以使用其他高分子材料，因为对于回蚀刻工艺而言，并不需要曝光工艺。因此，本发明的保护范围当视随附的权利要求所界定的范围为准。

Claims (15)

1.一种半导体元件的制造方法，包括：
提供一基底，包含一伪栅极结构形成于该基底上；
移除该伪栅极结构，形成一沟槽；
形成一第一金属层于该基底之上，填充该沟槽的一部分；
形成一保护层于该沟槽的一剩余部分内；
移除该第一金属层的一未受到保护的部分；
移除该沟槽内的该保护层；以及
形成一第二金属层于该基底之上，填充该沟槽。
2.如权利要求1所述的半导体元件的制造方法，其中形成该保护层的步骤包括：
以旋转涂布法涂布一光致抗蚀剂层至该第一金属层上，且填充该沟槽的该剩余部分；以及
进行一回蚀刻工艺，移除该光致抗蚀剂层的一部分，该回蚀刻工艺在该第一金属层停止。
3.如权利要求1所述的半导体元件的制造方法，还包括：
形成一高介电常数介电层在该基底与该伪栅极结构之间；以及
形成一界面层在该基底与该高介电常数介电层之间。
4.如权利要求1所述的半导体元件的制造方法，还包括在该第二金属层上进行一化学机械研磨步骤。
5.如权利要求1所述的半导体元件的制造方法，其中该第一金属层包括一P型功函数金属或一N型功函数金属。
6.如权利要求1所述的半导体元件的制造方法，其中该伪栅极结构包括一伪多晶硅栅极结构。
7.如权利要求1所述的半导体元件的制造方法，其中移除该第一金属层的该未受到保护的部分的步骤包括进行一湿蚀刻工艺，选择性地移除该第一金属层。
8.一种半导体元件，包括：
一半导体基底；
一源极区和一漏极区，设置于该半导体基底上；以及
一栅极结构，设置于该半导体基底上，且介于该源极区和该漏极区之间，该栅极结构包括：
一界面层，设置于该半导体基底之上；
一高介电常数介电层，设置于该界面层之上；以及
一金属栅极，设置于该高介电常数介电层之上，该金属栅极包含一第一金属层和一第二金属层，其中该第一金属层设置于该栅极结构的侧壁的一部分上，且该第二金属层设置于该栅极结构的侧壁的另一部分上。
9.如权利要求8所述的半导体元件，其中该金属栅极的一顶部表面具有一长度，该长度大于该金属栅极的一底部表面的一长度，该底部表面较该顶部表面接近该半导体基底，且其中该些长度是沿着一通道长度测量。
10.如权利要求8所述的半导体元件，还包括一覆盖层设置于该高介电常数介电层与该金属栅极之间。
11.如权利要求8所述的半导体元件，其中该第一金属层的材料包括钛、氮化钛、氮化钽、钽、碳化钽、氮化钽硅、钨、氮化钨、氮化钼、氮氧化钼或前述的组合。
12.如权利要求8所述的半导体元件，其中该第二金属层的材料包括钨、铝、钛、氮化钛、钽、氮化钽、钴、铜、镍或前述的组合。
13.一种半导体元件的制造方法，包括：
提供一半导体基底；
形成一栅极结构于该半导体基底上，该栅极结构包含一高介电常数介电层和一伪多晶硅栅极；
移除该伪多晶硅栅极，在该栅极结构内形成一沟槽；
沉积一第一金属层于该半导体基底之上，部分地填充该沟槽：
形成一光致抗蚀剂层于该第一金属层上，填充该沟槽的一剩余部分；
回蚀刻该光致抗蚀剂层，使得在该沟槽内的该第一金属层被该光致抗蚀剂层的一部分保护；
移除该第一金属层的一未受到保护的部分；
从该沟槽内移除该光致抗蚀剂层的该部分；以及
沉积一第二金属层于该半导体基底之上，填充该沟槽。
14.如权利要求13所述的半导体元件的制造方法，还包括：
形成一层间介电层于该半导体基底之上，且包含在该栅极结构之上；以及
在该层间介电层上进行一化学机械研磨步骤，暴露出该伪多晶硅栅极。
15.如权利要求13所述的半导体元件的制造方法，其中该第一金属层为一功函数金属层，且该第二金属层为一填充金属层。
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