CN103219231A - 形成用于半导体装置的取代栅极结构的方法 - Google Patents

形成用于半导体装置的取代栅极结构的方法 Download PDF

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Abstract

本文揭示形成用于半导体装置的取代栅极结构的方法。在一实施例中，该方法包含下列步骤：形成一牺牲栅极结构于一半导体基板上方，移除该牺牲栅极结构以借此定义一栅极凹室，在该栅极凹室中形成一层绝缘材料，以及在该栅极凹室内形成一层金属于该绝缘材料层上方。该方法还包含下列步骤：在该栅极凹室中形成一牺牲材料以便覆盖该金属层的一部分且借此定义该金属层的一暴露部，对于该金属层的该暴露部执行一蚀刻工艺以借此由该栅极凹室内移除该金属层的该暴露部，以及在执行该蚀刻工艺后，移除该牺牲材料并形成一导电材料于该金属层的其余部分上方。

Description

形成用于半导体装置的取代栅极结构的方法
技术领域
本揭示内容大体有关于精密半导体装置的制造，且更特别的是，有关于形成用于各种类型半导体装置的取代栅极结构的各种方法。
背景技术
制造诸如CPU、存储装置、ASIC's(特殊应用集成电路)之类的先进集成电路需要根据指定的电路布局在给定芯片区域中形成大量电路组件，其中所谓金属氧化物场效应晶体管(MOSFETs或FETs)为一种重要的电路组件，其实质上决定集成电路的效能。FET(不论是NFET还是PFET)为通常包含源极区、漏极区、位于源极区和漏极区间的信道区以及位于信道区上方的栅电极的装置。电气接触是做为源极/漏极区，以及通过控制施加至栅电极的电压来控制流过FET的电流。如果栅电极没有外加电压，则没有电流通过装置(忽略相对小的不合意泄露电流)。不过，在施加适当的电压至栅电极时，信道区变导电，且通过导电信道区允许电流在源极区、漏极区之间流动。传统上，FETs为实质上平面型装置，但是类似操作原理适用于更多种三维FET结构，在此被称作FinFETs。
为了改善FETs的操作速度，以及提高FET在集成电路模块内的密度，装置设计者多年来已大幅减少FETs的实际尺寸。为了改善FETs的切换速度，已显着减少FETs的信道长度，但是这使得控制有害的泄露电流更加困难。
对于许多装置技术世代，大多数晶体管组件(FETs及FinFETs)的栅电极结构已包含与多晶硅栅电极结合的多种硅基材料，例如二氧化硅及/或氮氧化硅栅极绝缘层。不过，为了迁就被积极缩小的晶体管组件的信道长度，已开发新材料及结构且许多较新世代的装置使用由替代材料及结构构成的栅电极堆栈以企图提供更好的泄露控制以及对于外加栅电极电压可增加可输送的电流量。例如，在信道长度小于约45奈米的一些经积极缩小的晶体管组件中，包含所谓高k电介质/金属栅极(HK/MG)组态的栅电极堆栈已知可提供显着增强的操作特性而优于迄今为止更常用二氧化硅/多晶硅(SiO/poly)组态。HK/MG栅电极堆栈的绝缘组件可使用铝(Al)、铪(Hf)、钛(Ti)的氧化物，有时结合额外的元素，例如碳(C)、硅(Si)或氮(N)，以及导电电极组件可再度使用所述材料(非氧化物)，单独或在生产中组合以实现所欲性质。
已用来形成具有高k/金属栅极结构的晶体管的一众所周知加工方法为所谓的“后栅极(gate last)”或“取代栅极(replacementlast)”技术。图1A至图1D是图示一种示范已有技术方法，是利用后栅极技术来形成HK/MG取代栅极结构于示范FET晶体管100上。如图1A所示，该工艺包含在浅沟槽隔离结构11所定义的主动区域中形成基本晶体管结构100于半导体基板10上方。在图示于图1A的制造点，装置100包含牺牲或虚设栅极绝缘层12、虚设或牺牲栅电极14、侧壁间隔体16、绝缘材料层17、以及形成于基板10之中的源极/漏极区18。使用各种不同材料以及通过执行各种现有技术，可形成装置100的各种组件及结构。例如，牺牲栅极绝缘层12可由二氧化硅构成，牺牲栅电极14可由多晶硅构成，侧壁间隔体16可由氮化硅构成，以及绝缘材料层17可由二氧化硅构成。源极/漏极区18可由植入掺杂物的材料(用于NFET装置的N型掺杂物以及用于PFET装置的P型掺杂物)构成，该植入掺杂物的材料是使用现有掩模及离子植入技术植入基板10。当然，本领域的技术人员会知道，为求简洁，附图中未图示晶体管100的其它特征。例如，附图中未图示所谓的环状植入区(halo implantregion)，以及可用于高效能PFET晶体管的各种硅锗层或区。在图示于图1A的制造点，已形成装置100的各种结构以及已执行化学机械研磨工艺(CMP)以移除在牺牲栅电极14上方的任何材料(例如，由氮化硅构成的保护盖层(未图示))，借此可移除牺牲栅电极14。
如图1B所示，执行一个或多个蚀刻工艺以移除牺牲栅电极14及牺牲栅极绝缘层12而不损伤侧壁间隔体16及绝缘材料17，以借此定义栅极开口20，随后会在此形成取代栅极结构。在工艺顺序的此点，也已移除用来局限蚀刻至选定区的任何掩模层。通常牺牲栅极绝缘层12的移除为取代栅极技术的一部分，如在此所示。不过，在所有的应用中，可以不移除牺牲栅极绝缘层12。
接下来，如图1C所示，在栅极开口20中形成会构成取代栅极结构30的各种材料层。不过，尽管未图示于附图，当在栅极开口20中形成所述材料层时，有大体方形边缘的栅极开口可能造成一些问题。例如，此一方形边缘的栅极开口20可能导致将形成于栅极开口20内的材料层中的一个或多个形成空穴。在一示范实施例中，取代栅极结构30包含：厚约2奈米的高k栅极绝缘层30A，由厚度有2至5奈米的金属(例如，氮化钛层)构成的功函数调整层(work-functionadjusting layer)30B，以及块金属层(bulk metal layer)30C(例如，铝)。最后，如图1D所示，执行CMP工艺以移除栅极绝缘层30A、功函数调整层30B及位于栅极开口20外面的块金属层30C的多余部分以定义取代栅极结构30。NFET装置及PFET装置和N-FinFET及P-FinFET装置的取代栅极结构30可能使用不同的材料。
近年来，随着持续地减少装置尺寸以及提高封装密度，形成电耦合至底下装置(例如，示范晶体管100)的导电接触(conductivecontact)已变得越来越有问题。在有些情形下，由于可用来形成导电接触的标地空间(plot space)有限，导电接触已小到难以用传统微影及蚀刻工具及技术来直接定义导电接触。在有些应用中，装置设计者此时利用所谓的自对准接触(self-aligned contact)以努力克服与企图直接图案化这样的导电接触有关的一些问题。不过，在使用自对准接触时，重要的是，要使选定的加工流程尽量与现有工艺兼容，同时最小化使用于制造生产装置的现有加工流程的复杂度。
本揭示内容针对形成用于各种半导体装置的取代栅极结构的各种有效方法而至少可减少或排除上述问题中的一个或多个。
发明内容
为供基本理解本发明的一些方面，提出以下简化的总结。此总结并非本发明的穷举式总览。它不是想要确认本发明的关键或重要组件或者是描绘本发明的范畴。唯一的目的是要以简要的形式提出一些概念作为以下更详细说明的前言。
本揭示内容大体针对形成用于各种半导体装置的取代栅极结构的各种方法。揭示于此的新颖装置及方法可应用于有各种不同装置(例如，像是极度缩小装置)的各种情况，在此栅电极是与晶体管装置的源极/漏极区的导电接触非常靠近。在一实施例中，该方法包含下列步骤：形成一牺牲栅极结构于一半导体基板上方，移除该牺牲栅极结构以借此定义一栅极凹室，在该栅极凹室中形成一层绝缘材料，以及在该栅极凹室内形成一层金属于该绝缘材料层上方。在此具体实施例中，该方法还包含下列步骤：在该栅极凹室中形成一牺牲材料以便覆盖该金属层的一部分且借此定义该金属层的一暴露部，对于该金属层的该暴露部执行一蚀刻工艺以借此由该栅极凹室内移除该金属层的该暴露部，以及，在执行该蚀刻工艺后，移除该牺牲材料并形成一导电材料于该金属层的该先前被覆盖部分上方。
揭示于此的另一示范方法包含下列步骤：形成一牺牲栅极结构于一半导体基板上方，移除该牺牲栅极结构以借此定义一栅极凹室，在该栅极凹室中形成一层绝缘材料并在该栅极凹室内形成第一层金属于该该绝缘材料层上方。在此具体实施例中，该方法还包括：在该栅极凹室内形成第二层金属于该第一金属层上方，在该栅极凹室中形成一牺牲材料以便覆盖该第二层金属的一部分且借此定义该第一金属层和该第二层金属的一暴露部，对于该第二层金属和该第一金属层的该些暴露部执行至少一蚀刻工艺以借此移除在该栅极凹室内的该第二层金属和该第一金属层的该些暴露部，以及，在执行该至少一蚀刻工艺后，移除该牺牲材料并在该第一和该第二金属层中先前被覆盖的该些部分上方形成一导电栅电极材料。
揭示于此的装置的一示范具体实施例包含：形成于一半导体基板中及上方的第一晶体管及第二晶体管，其中该第一及该第二晶体管各自包括一栅极绝缘层、位于该栅极绝缘层上方的第一功函数调整金属层、以及位于该第一功函数调整金属层上方的一栅电极。在此具体实施例中，各自用于该第一及该第二晶体管的该栅电极有上半部及下半部，其中该上半部在该栅电极顶端的宽度大于该下半部在该栅电极底端的宽度。该装置还包含在该第二晶体管中只位于该第一功函数调整层与该栅电极之间的第二功函数调整层。该第一晶体管的栅电极的上半部是位于该第一功函数调整层的上表面上方并与其接触，而且也与该栅极绝缘层接触。该第二晶体管的栅电极的上半部是位于该第一及该第二功函数调整层中的每一个的上表面上方并与其接触，而且也与该栅极绝缘层接触。在一示范具体实施例中，该第一晶体管可为NFET装置同时该第二晶体管可为PFET装置。在其它示范具体实施例中，该第一晶体管可为PFET装置同时该第二晶体管可为NFET装置。
附图说明
参考以下结合附图的说明可明白本揭示内容，其中类似的组件是以相同的组件符号表示。
图1A至图1D图示用后栅极法(gate last approach)形成半导体装置的一示范背景技术工艺流程；
图2A至图2Q图示用于形成半导体装置的取代栅极结构的一本发明示范方法；以及
图3A至图3E图示用于形成半导体装置的取代栅极结构的本发明的另一示范方法。
尽管本发明容易做成各种修改及替代形式，本文仍以附图为例图示几个本发明的特定具体实施例且详述其中的细节。不过，应了解本文所描述的特定具体实施例不是想要把本发明限定成本文所揭示的特定形式，反而是，本发明是要涵盖落入由随附权利要求书定义的本发明精神及范畴内的所有修改、等价及替代性陈述。
具体实施方式
以下描述本发明的各种示范具体实施例。为了清楚说明，本说明书没有描述实际具体实作的所有特征。当然，应了解，在开发任一此类的实际具体实施例时，必需做许多与具体实作有关的决策以达成开发人员的特定目标，例如遵循与系统相关及商务有关的限制，这些都会随着每一个具体实作而有所不同。此外，应了解，此类开发既复杂又花时间，决不是本领域的普通技术人员在阅读本揭示内容后即可实作的例行工作。
此时以参照附图来描述本发明。示意图示于附图的各种结构、系统及装置仅供解释以及避免熟谙此艺者所已知的细节混淆本发明。尽管如此，仍纳入附图用来描述及解释本揭示内容的示范实施例。应使用与相关技艺技术人员所熟悉的意思一致的方式理解及解释用于本文的字汇及片语。本文没有特别定义的术语或片语(亦即，与熟谙此艺者所理解的普通惯用意思不同的定义)是想要用术语或片语的一致用法来暗示。在这个意义上，希望术语或片语具有特定的意思时(亦即，不同于熟谙此艺者所理解的意思)，则会在本说明书中以直接明白地提供特定定义的方式清楚地陈述用于该术语或片语的特定定义。
本揭示内容针对形成用于各种半导体装置(例如，FinFETs及平面型场效应晶体管)的取代栅极结构的各种方法。熟谙此艺者在阅读本申请案后容易明白，揭示于此的方法及结构可应用于各种装置，例如NFET、PFET、CMOS等等，而且容易应用于各种集成电路，包含但不受限于：ASICs、逻辑装置及电路、内存装置及系统等等。此时以参照附图来更详细地描述于此所揭示的方法及装置的各种示范具体实施例。
图2A的简图图示在早期制造阶段形成于半导体基板210上方的示范晶体管200。于此揭示的本发明可用于FinFETs或者是平面型FETs，它们可为N型或者是P型装置。为了揭示，在形成示范平面型晶体管的背景下揭示本发明，不过，不应视为于此揭示的本发明限于此一示范具体实施例。为了便于图解说明以及不混淆本发明，不图示形成于基板210的各种掺杂区，例如环状植入区、源极/漏极区、等等。可使用熟谙此艺者所周知的已知离子植入工具及技术来形成此类掺杂区。基板210可具有各种组态，例如图示的块硅组态。基板210也可具有包含块硅层、埋藏绝缘层及主动层的绝缘体上硅(silicon-on-insulator，SOI)组态，其中在该主动层中及上方形成数个半导体装置。因此，应了解，术语基板或半导体基板涵盖所有形式的半导体结构。基板210也可由硅以外的材料制成。
在图示于图2A的制造点，已形成数层材料于基板210上方。在图示实施例中，可用各种已知技术来形成牺牲栅极绝缘层212、牺牲栅电极层214、第一硬掩模层216及第二硬掩模层218于基板210上方。在一示范具体实施例中，牺牲栅极绝缘层212可由二氧化硅构成，牺牲栅电极层214可由多晶硅构成，第一硬掩模层216可由氮化硅构成，以及第二硬掩模层218可由二氧化硅构成。各层的厚度可随着特定应用而有所不同。通过执行各种现有工艺，可形成图示于图2A的牺牲材料层，例如热成长工艺、化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、或所述工艺的电浆增强版本(plasma-enhanced versions)。
接下来，如图2B所示，执行一个或多个蚀刻工艺以定义多个材料堆栈201用来形成示范NFET装置200N、示范PFET装置200P及示范宽栅极长度装置200W(同样也可为NFET或PFET装置)。在用形成于半导体基板210的隔离结构(未图示)定义的个别定义主动区中及上方，可形成装置200N、200P及200W。一般而言，装置200N、200P及200W的栅极长度可随着特定应用而有所不同。在一示范具体实施例中，装置200N、200P有约40奈米或更小的栅极长度，以及完成装置200N、200P可用于需要高切换速度的应用，例如微处理器、内存装置。NFET装置200N及PFET装置200P的栅极长度不需要相同。宽栅极长度装置200W通常有相对大的栅极长度，例如，150奈米以上，以及此类装置200W可用于诸如高功率应用、输入/输出电路之类的应用。虽然以形成彼此相邻的方式图示装置200N、200P及200W，然而实务上，装置200N、200P及200W在基板210可散开。
接下来，如图2C所示，形成与装置200N、200P、200W的材料堆栈201紧邻的侧壁间隔体220。间隔体220的形成可通过沉积一层间隔体材料(例如，氮化硅)，之后，执行非等向性蚀刻工艺。在此工艺点，也可执行各种清洗工艺。图2D图示在形成一层绝缘材料222于装置200上方之后的装置200。在一示范具体实施例中，绝缘材料层222为可流动二氧化硅(掺杂或未掺杂)、所谓的HARP二氧化硅、等等。绝缘材料层222的形成可通过执行各种现有工艺，以及在工艺流程的此一步骤处，绝缘材料层222的顶面(top surface)不需要为平坦表面。
然后，如图2E所示，对于有用作研磨终止层(polish-stop)的第一硬掩模层216(例如，氮化硅)的绝缘材料层222，执行化学机械研磨(CMP)工艺。然后，如图2F所示，执行蚀刻工艺以减少绝缘材料层222的厚度以及借此定义减厚绝缘材料层222R。之后，形成第二绝缘材料层224于减厚绝缘材料层222R上方。然后，再度使用第一硬掩模层216作为研磨终止层，在第二绝缘材料层224上执行CMP工艺。第二绝缘材料层224可由初始使用各种现有技术形成的各种材料构成，例如，HDP氧化物、HARP氧化物、掺杂碳的二氧化硅、PECVD氧化物、等等。
接下来，如图2G所示，执行一个或多个蚀刻工艺以移除第一硬掩模层216并暴露牺牲栅电极层214供进一步加工。在第一硬掩模层216及侧壁间隔体220由同一材料制成的示范具体实施例中，此蚀刻工艺也减少间隔体220的高度。然后，如图2H所示，执行一个或多个蚀刻工艺以移除牺牲栅电极层214及牺牲栅极绝缘层212。在图示具体实施例中，蚀刻工艺可定义各自用于装置200N、200P及200W的栅极凹室226。
接下来，如图2I所示，在栅极开口226中，初始形成将构成取代栅极结构250(如下述)的各种材料层。取代栅极结构250的形成可用各种现有技术，例如描述于本申请案的【背景技术】节的。在一示范实施例中，这涉及适形沉积(conformable deposit)厚约2奈米的高k栅极绝缘层228，用于由金属(例如，一层氮化钛)构成的NFET装置200N及厚度有2至5奈米的第一功函数调整层(work function adjustinglayer)230，以及视需要，用于由金属(例如，镧、铝、镁等等)构成的PFET装置200P及厚度约有1至5奈米的第二功函数调整层232。熟谙此艺者会知道，在完整阅读本申请案后，基于特定应用，可颠倒形成层230、232的顺序。
高k栅极绝缘层228可由各种高k材料(大于10的k值)构成，例如氧化铪、硅酸铪、氧化镧、氧化锆等等。金属层230、232可由各种金属栅电极材料构成，例如可包含一个或多个层的钛(Ti)、氮化钛(TiN)、钛-铝(TiAl)、铝(Al)、氮化铝(AlN)、钽(Ta)、氮化钽(TaN)、碳化钽(TaC)、碳氮化钽(TaCN)、硅氮化钽(TaSiN)、硅化钽(TaSi)及其类似者。另外，用于各种装置200N、200P及200W的取代栅极结构250的组合物可不相同。因此，构造取代栅极结构250的特定细节，以及形成取代栅极结构250的方式，不应被视为是本发明的限制，除非随附权利要求明示所述限制。揭示于此的方法也可用于不使用高k栅极绝缘层的取代栅极结构250，然而高k栅极绝缘层可能会使用于大多数的应用。
接下来，如图2J所示，形成掩模层234(为软或硬掩模)于装置200W上方并暴露装置200N、200P供进一步加工。在一示范具体实施例中，掩模层234为光阻材料的图案化层。可用传统工具及方法来形成掩模层234。
然后，也如图2J所示，执行一个或多个工艺操作以形成牺牲材料层236于栅极凹室226的下半部中。如以下所详述的，牺牲材料层236用来覆盖第一功函数调整层230及第二功函数调整层232的部分，借此定义金属层230及232的暴露部而供进一步加工。牺牲材料层236可由各种材料构成以及可用提供实质由下而上填隙(bottom-up gapfill)的工艺特性的各种技术来形成，例如可流动的氧化物，或一些最近开发的工艺，其用特别选定的化学前驱物来在间隙或沟槽内促进实质由下而上生长。例如，描述于Novellus Systems公司所提出的美国专利第7,888,233号及第7,915,139号的系统及方法，可用来制造牺牲材料236。当然，其它的系统及方法可用来形成牺牲材料236，例如描述于应用材料(Applied Materials)公司所提出的美国专利公开案第2011/0014798号。美国专利第7,888,233号及第7,915,139号与美国专利公开案第2011/0014798号在此全部并入本文作为参考数据。
一般而言，前述Novellus的专利描述其工艺气体含有含硅化合物及氧化剂的工艺。合适的含硅化合物包含有机硅烷与有机硅氧烷。在某些具体实施例中，含硅化合物为常见的液相硅源。在一些具体实施例中，可使用具有一个或多个的单、双或三乙氧基、甲氧基或丁氧基官能基(functional groups)的含硅化合物。实施例包含但不受限于：TOMCAT、OMCAT、TEOS、三乙氧基硅烷(TES)、TMS、MTEOS、TMOS、MTMOS、DMDMOS、二乙氧基硅烷(DES)、三苯基硅烷(triphenylethoxysilane)、1-(三乙氧基硅基)2-(二乙氧基甲基硅基)乙烷(1-(triethoxysilyl)2-(diethoxymethylsilyl)ethane)、三叔丁氧基硅烷醇(tri-t-butoxylsilanol)、以及四甲氧基硅烷(tetramethoxysilane)。合适氧化剂的实施例包含：臭氧、过氧化氢及水。在一些具体实施例中，含硅化合物及氧化剂是经由蒸发液体而供引进反应室的液体注射系统输送至反应室。通常将反应剂个别输送至反应室。每一反应剂引进液体注射系统的典型液体流率在0.1至5.0毫升/分钟的范围内。当然，受益于本揭示内容的熟谙此艺者会明白最优流率是取决于特定反应剂、所欲沉积速率、反应速率以及其它工艺条件。如上述，反应通常在暗或无电浆条件下发生。反应室压力(chamber pressure)可在约1至100托(torr)之间，在某些具体实施例中，是在5至20托之间，或10至20托之间。在特定具体实施例中，反应室压力约有10托。在工艺期间，基板温度通常在约-20至100°C之间。在某些具体实施例中，温度是在约0至35°C之间。可改变压力及温度以调整沉积时间。在一实施例中，高压及低温大体适合较快的沉积时间。反之，高温及低压会导致沉积时间较慢。因此，提高温度可能需要提高压力。在一具体实施例中，温度约为5°C以及压力约为10托。
在一示范具体实施例中，牺牲材料层236为一层可流动氧化物，其通过执行实质由下而上填隙工艺形成，随后可用稀释氢氟酸湿工艺(dilute HF wet process)轻易去除。在描绘于此的实施例中，PFET装置200P有大于NFET装置200N的栅极长度。使用由下而上CVD介电层工艺以形成材料(例如，可流动的氧化物)，牺牲材料层236倾向比较大凹室更快地在较小凹室中形成。因此，在NFET装置200N中可制造牺牲材料层236，以便有大于PFET装置200P的牺牲材料层236的厚度。通过控制用来形成牺牲材料层236的工艺的沉积时间及化学参数，可控制牺牲材料层236填满用于NFET装置200N及PFET装置200P的栅极凹室226的程度。在一示范具体实施例中，牺牲材料层236的厚度可为20至50奈米。另外，若需要，可颠倒形成掩模层234及牺牲层236的示范顺序。
然后，如图2K所示，用牺牲材料层236作为装置200N及200P的掩模以及层234作为装置200W的掩模，执行一个或多个蚀刻工艺以由NFET装置200N及PFET装置200P的栅极凹室226内移除第一功函数调整层230及第二功函数调整层232的暴露部(亦即，层230、232中在牺牲材料层236的上表面(upper surface)上方的部分)。在此工艺点，在执行蚀刻工艺(或数个)后，仍用装置200N及200P上的牺牲材料层236以及装置200W上的掩模层234保护层230、232的其余部分。在图示具体实施例中，调整实施于层230、232暴露部的蚀刻工艺的蚀刻速率及时间，使得第一功函数调整层230及第二功函数调整层232的其余部分大致与NFET装置200N及PFET装置200P的各个牺牲材料层236的上表面齐平。在描绘于此的示范具体实施例中，高k绝缘层228可抵抗蚀刻剂，因而不由NFET装置200N或者PFET装置200P的栅极凹室226移除。不过，在有些应用中，取决于所用的蚀刻剂，可移除高k绝缘材料228中在牺牲材料层236的上表面上方的部分。
图2L图示在已执行数个工艺操作之后的装置200。已由用于NFET装置200N及PFET装置200P的栅极凹室226移除牺牲材料层236，以及掩模层234已由装置200W上方移除。这可暴露金属层230、232的其余部分供进一步加工。然后，适形沉积相对薄的硬掩模238(例如，二氧化硅)于装置200上方以及于装置200N、200P及200W的栅极凹室226中。之后，形成另一图案化掩模层240(软或硬掩模)于装置200上方，以便覆盖PFET装置200P及暴露NFET装置200N，并且视需要，宽装置200W供进一步加工。在一示范具体实施例中，掩模层240为光阻材料的图案化层。可用传统工具及方法来形成掩模层240。
图2M图示在已执行数个工艺操作之后的装置200。首先，执行蚀刻工艺以移除NFET装置200N的硬掩模层238和视需要的宽装置200W的暴露部，也就是，移除硬掩模层238中未被图案化掩模层240覆盖的部分。然后，执行第二蚀刻工艺以由NFET装置200N和视需要的宽装置200W的凹室226内移除第二功函数调整层232的其余部分(先前被牺牲材料层236覆盖)。因此，在描绘于此的示范实施例中，只有第一功函数调整层230及高k绝缘材料层228的受保护片段(segment)留在NFET装置200N及宽装置200W的栅极凹室226中。高k绝缘材料层228以及第一功函数调整层230和第二功函数调整层232的其余部分都位在PFET装置200P的栅极凹室226中。当然，如前述，在一些具体实施例中，使用功函数调整材料的不同组合，可掩模NFET装置200N而不是PFET装置200P。图2N图示在已由PFET装置200P移除图案化掩模层240之后的装置200。
接下来，如图2O所示，各在栅极凹室226中形成导电结构244，例如金属。在有些应用中，用于各种装置200N、200P及/或200W的导电结构244可不同。在一示范实施例中，导电结构244可由铝、钨等等构成。导电结构244的形成可通过初始沉积一层导电材料以便过度充填(over-fill)栅极凹室226，且之后，执行CMP工艺以移除导电材料层中位于栅极凹室226外的多余部分。此CMP工艺也提供移除在装置200W上方的栅极凹室226外面的多余金属层232。
接下来，如图2P所示，执行蚀刻工艺以减少导电结构244的原始厚度以及借此定义减厚导电结构244R，它最后会变成最终栅电极结构250N、250P及250W的一部分。通过从NFET装置200N和PFET装置200P的凹室226的上半部内部分移除第一功函数调整层230及第二功函数调整层232的部分，使导电结构244的下凹为相对比较简单的工艺。也就是，用来减少导电结构244的原始厚度的蚀刻工艺涉及只蚀刻单一金属。这可免除平衡数种相异材料的蚀刻速率的需要，在此，替换地，不予蚀刻而留下全高的层230及232可能导致与源极/漏极区的附近接触非所欲电气短路有较高的风险。在宽装置200W的凹室226上半部中有第一功函数调整层230及第二功函数调整层232不成问题，因为该应用允许栅极与接触(gate-to-contact)有较大的间隔，对缩小设计的负面冲击较小，因此可消除对于装置上的自对准接触的迫切性。
接下来，如图2Q所示，沉积及研磨一层绝缘材料246，其用作在栅极金属上方的介电盖层，可用来防止源极/汲极接触对栅极短路。然后，形成另一绝缘材料层252于装置200上方以及使用现有技术来形成示范自对准接触254。绝缘材料246必须为对于蚀刻比绝缘材料224及222R有更高抵抗力的材料，以便有效地引导接触蚀刻的自对准。接触254可由各种材料构成，例如钨，可能也加入接触硅化物，例如硅化镍(未图示于图2Q)。接触254的形成可通过形成图案化掩模层(未图示)于绝缘材料层252上方，之后，执行一个或多个蚀刻工艺以定义延伸穿过绝缘材料层252、224及222R的开口并且暴露在开口底部的基板210(或金属硅化物区)。通过引起接触自对准的蚀刻导引来放宽蚀刻图案化(lithographic patterning)所需的精度。之后，可沉积自对准接触254的导电材料于绝缘材料层252、224及222R的开口内以及用执行CMP工艺步骤以现有方式移除多余的沉积材料。
图3A至图3E图图示用于形成FinFET或平面型FET装置的取代栅极结构的另一本发明示范方法。图3A图示在对应至图2I的制造点的装置200，其中在装置200N、200P及200W的栅极凹室226中已形成高k栅极绝缘层228、第一功函数调整层230及第二功函数调整层232。接下来，如图3B所示，在此示范具体实施例中，形成牺牲材料260于栅极凹室226中。牺牲材料260可由例如非晶硅、非晶锗、有机光阻层等等构成。牺牲材料260的形成可通过初始沉积一层牺牲材料以便过度充填栅极凹室226，且之后，执行CMP工艺以移除牺牲材料层中在栅极凹室226外面的多余部分。
接下来，如图3C所示，在一示范具体实施例中，执行蚀刻工艺以减少牺牲材料260的原始厚度以及借此定义减厚牺牲材料260R。在此示范实施例中，刻意不执行装置200W的个别掩模。在另一示范具体实施例中，在此牺牲材料260由可氧化的材料构成，对于牺牲材料260可以低于约250°C的温度执行低温氧化工艺以氧化部分牺牲材料260至所欲及受控的深度。之后，执行蚀刻工艺可移除牺牲材料260的受氧化部分(未图示)以借此产生减厚牺牲材料260R。应注意，在此示范实施例中，用于绝缘层224的材料应由在低温氧化工艺中不容易氧化的材料构成，例如，像是氮化硅。
然后，如图3D所示，执行蚀刻工艺以由NFET装置200N、PFET装置200P及宽装置200W的凹室226内移除第一功函数调整层230及第二功函数调整层232的暴露部。接下来，如图3E所示，执行蚀刻工艺以由栅极凹室226移除牺牲材料260R的其余部分。在工艺流程的此点，栅极凹室226各由高k绝缘材料层228、第一功函数调整层230及第二功函数调整层232构成，并且此外，此时已适当地限制这几层的向上程度。若需要，与图示于图2M的情况相似，可形成掩模层(未图示)于所述装置中一个或多个的上方(例如，在PFET装置200P的上方)，以及可执行蚀刻工艺以按需要用选择方式，由NFET装置200N或PFET装置200P或宽装置200W的凹室226内移除第二功函数调整层232。其余要执行的步骤跟前文在描述图示于图2A至图2Q的具体实施例时提及的一样。
请参考图2Q，此时描述本发明的另一个独特方面。通过首先移除金属内衬层(liner layer)230及232，部分减厚导电结构244R在层230(用于NFET250N)及层230/232(用于PFET250P)上方延伸及接触，以及减厚导电结构244R也接触用于NFET及PFET装置的高k绝缘材料层228。在有些应用中，它可为有单一金属层(230)的PFET装置同时NFET装置有双金属层(230/232)组态。一般而言，NFET装置200N及PFET装置200P都有具“T”形组态的栅电极结构224R，也就是，就NFET装置200N及PFET装置200P而言，在栅电极224顶部的宽度275T大于在栅电极224R底部的宽度275B。在顶部有较大宽度的晶体管可为NFET或者是PFET装置，或者这样的装置在顶部有大致相同的宽度。
以上所揭示的特定具体实施例均仅供图解说明，因为本领域的普通技术人员在受益于本文的教导后显然可以不同但等价的方式来修改及实施本发明。例如，可用不同的顺序完成以上所提出的工艺步骤。此外，除非在权利要求中有提及，不希望本发明受限于本文所示的构造或设计的细节。因此，显然可改变或修改以上所揭示的特定具体实施例而所有此类变体都被认为仍然是在本发明的范畴与精神内。因此，本文提出以下的权利要求书寻求保护。

Claims (34)

1.一种形成晶体管的方法，其包括下列步骤：
形成一牺牲栅极结构于一半导体基板上方；
移除该牺牲栅极结构以借此定义一栅极凹室；
在该栅极凹室中形成一层绝缘材料；
在该栅极凹室内形成一层金属于该绝缘材料层上方；
在该栅极凹室中形成一牺牲材料，以便覆盖该金属层的一部分且借此定义该金属层的一暴露部；
对于该金属层的该暴露部执行一蚀刻工艺以借此移除在该栅极凹室内的该金属层的该暴露部；
在执行该蚀刻工艺后，移除该牺牲材料；以及
在该金属层中先前被覆盖的部分上方形成一导电材料。
2.根据权利要求1所述的方法，其中该晶体管为FinFET装置或FET装置中的一个。
3.根据权利要求1所述的方法，其中形成该牺牲材料的步骤包括：执行一由下而上填隙工艺以在该栅极凹室中直接沉积该牺牲材料到它的最终厚度。
4.根据权利要求1所述的方法，其中形成该牺牲材料的步骤包括：
执行一沉积工艺以形成由该牺牲材料过度充填该栅极凹室的一沉积层；
对于该牺牲材料的沉积层执行一化学机械研磨工艺；以及
在执行该化学机械研磨工艺后，对于该牺牲材料层执行一蚀刻工艺以减少它的厚度。
5.根据权利要求1所述的方法，其中该金属层为用于N型FET的金属的一功函数调整层。
6.根据权利要求1所述的方法，其中该金属层为用于P型FET的金属的一功函数调整层。
7.根据权利要求1所述的方法，其中形成该牺牲材料的步骤包括：
执行一沉积工艺以形成由该牺牲材料过度充填该栅极凹室的一沉积层；
对于该牺牲材料的沉积层执行一化学机械研磨工艺；
在执行该化学机械研磨工艺后，对于该牺牲材料层执行一氧化工艺以氧化该牺牲材料层的上半部，同时让该牺牲材料层的下半部处于未氧化状态；以及
执行一蚀刻工艺以移除该牺牲材料层中已被氧化的该上半部，同时让该牺牲材料层的该下半部留在原位。
8.根据权利要求1所述的方法，还包括：
执行至少一蚀刻工艺以使该导电材料部分下凹；以及
在该栅极凹室内形成一绝缘材料于该下凹导电材料上方。
9.一种形成晶体管的方法，其包括下列步骤：
形成一牺牲栅极结构于一半导体基板上方；
移除该牺牲栅极结构以借此定义一栅极凹室；
在该栅极凹室中形成一层绝缘材料；
在该栅极凹室内形成第一层金属于该绝缘材料层上方；
在该栅极凹室内形成第二层金属于该第一金属层上方；
在该栅极凹室中形成一牺牲材料以便覆盖该第二层金属的一部分且借此定义该第一金属层和该第二层金属的一暴露部；
对于该第二层金属和该第一金属层的该些暴露部执行至少一蚀刻工艺以借此移除在该栅极凹室内的该第二层金属和该第一金属层的该些暴露部；
在执行该至少一蚀刻工艺后，移除该牺牲材料；以及
在该第一及该第二金属层中先前被覆盖的该些部分上方形成一导电栅电极材料。
10.根据权利要求9所述的方法，其中形成该牺牲材料的步骤包括：执行一由下而上填隙工艺以在该栅极凹室中直接沉积该牺牲材料到它的最终厚度。
11.根据权利要求9所述的方法，其中形成该牺牲材料的步骤包括：
执行一沉积工艺以形成由该牺牲材料过度充填该栅极凹室的一沉积层；
对于该牺牲材料的沉积层执行一化学机械研磨工艺；以及
在执行该化学机械研磨工艺后，对于该牺牲材料层执行一蚀刻工艺以减少它的厚度。
12.根据权利要求9所述的方法，其中该第一金属层为用于N型FET的金属的一功函数调整层，以及该第二层金属为用于P型FET的金属的一功函数调整层。
13.根据权利要求9所述的方法，其中该第一金属层为用于P型FET的金属的一功函数调整层，以及该第二层金属为用于N型FET的金属的一功函数调整层。
14.根据权利要求9所述的方法，还包括：
执行至少一蚀刻工艺以使该导电栅电极材料部分下凹；以及
在该栅极凹室内形成一绝缘材料于该下凹导电栅电极材料上方。
15.根据权利要求9所述的方法，其中形成该牺牲材料的步骤包括：
执行一沉积工艺以形成由该牺牲材料过度充填该栅极凹室的一沉积层；
对于该牺牲材料的沉积层执行一化学机械研磨工艺；
在执行该化学机械研磨工艺后，对于该牺牲材料层执行一氧化工艺以氧化该牺牲材料层的上半部，同时让该牺牲材料层的下半部处于未氧化状态；以及
执行一蚀刻工艺以移除该牺牲材料层中已被氧化的该上半部，同时让该牺牲材料层的该下半部留在原位。
16.一种形成第一及第二晶体管的方法，其包括下列步骤：
在一半导体基板上方形成各自用于该第一及该第二晶体管的一牺牲栅极结构；
移除该些牺牲栅极结构以借此定义各自用于该第一及该第二晶体管的第一栅极凹室及第二栅极凹室；
各自在该第一及该第二栅极凹室中形成一层绝缘材料；
各自在该第一及该第二栅极凹室中形成第一层金属于该绝缘材料层上方；
各自在该第一及该第二栅极凹室内形成第二层金属于该第一金属层上方；
各自在该第一及该第二栅极凹室内形成一牺牲材料，以便覆盖该第二层金属的一部分且借此定义该第一金属层和该第二层金属的一暴露部；
对于该第二层金属和该第一金属层的该些暴露部执行至少一蚀刻工艺以借此各自移除在该第一及该第二栅极凹室内的该第二层金属和该第一金属层的该些暴露部；以及
在执行该至少一蚀刻工艺后，移除该牺牲材料。
17.根据权利要求16所述的方法，还包括：在该第一及该第二凹室中的一个中，形成一导电栅电极材料于该第一及该第二金属层的该些其余部分上方。
18.根据权利要求17所述的方法，还包括：
执行至少一蚀刻工艺以使该导电栅电极材料部分下凹；以及
在该第一及该第二栅极凹室中的至少一个内形成一绝缘材料于该下凹导电栅电极材料上方。
19.根据权利要求16所述的方法，其中该第一及该第二晶体管为FinFET装置。
20.根据权利要求16所述的方法，其中第一及该第二晶体管为FET装置。
21.根据权利要求16所述的方法，其中形成该牺牲材料的步骤包括：执行一由下而上填隙工艺以在该栅极凹室中直接沉积该牺牲材料到它的最终厚度。
22.根据权利要求16所述的方法，其中形成该牺牲材料的步骤包括：
执行一沉积工艺以形成由该牺牲材料过度充填该第一及该第二栅极凹室的一沉积层；
对于该牺牲材料的沉积层执行一化学机械研磨工艺；以及
在执行该化学机械研磨工艺后，对于该牺牲材料层执行一蚀刻工艺以减少它的厚度。
23.根据权利要求16所述的方法，其中该第一金属层为用于N型FET的金属的一功函数调整层，以及该第二层金属为用于P型FET的金属的一功函数调整层。
24.根据权利要求16所述的方法，其中该第一金属层为用于P型FET的金属的一功函数调整层，以及该第二层金属为用于N型FET的金属的一功函数调整层。
25.根据权利要求16所述的方法，还包括：
形成一掩模层，用以至少掩模该第一凹室以及暴露该第二凹室供进一步加工；以及
执行一蚀刻工艺以移除在该第一凹室内的该第二层金属的该其余部分，同时让该第一金属层的该其余部分留在该第一凹室内。
26.根据权利要求16所述的方法，其中形成该牺牲材料的步骤包括：
执行一沉积工艺以形成由该牺牲材料过度充填该栅极凹室的一沉积层；
对于该牺牲材料的沉积层执行一化学机械研磨工艺；
在执行该化学机械研磨工艺后，对于该牺牲材料层执行一氧化工艺以氧化该牺牲材料层的上半部，同时让该牺牲材料层的下半部处于未氧化状态；以及
执行一蚀刻工艺以移除该牺牲材料层中已被氧化的该上半部，同时让该牺牲材料层的该下半部留在原位。
27.一种装置，其包括：
形成于一半导体基板中及上方的第一晶体管及第二晶体管，该第一及该第二晶体管各自包括一栅极绝缘层，位于该栅极绝缘层上方的第一功函数调整金属层以及位于该第一功函数调整金属层上方的一栅电极，其中各自用于该第一及该第二晶体管的该栅电极有上半部及下半部，其中该上半部在该栅电极顶端的宽度大于该下半部在该栅电极底端的宽度；以及
只位于该第二晶体管中的第二功函数调整层，该第二功函数调整层在该第二晶体管中只位于该第一功函数调整层与该栅电极之间，其中该第一晶体管的该栅电极的该上半部是位于该第一功函数调整层的上表面上方并与其接触，而且也与该栅极绝缘层接触，同时该第二晶体管的该栅电极的该上半部是位于该第一及该第二功函数调整层中的每一个的上表面上方并与其接触，而且也与该栅极绝缘层接触。
28.根据权利要求27所述的装置，其中该第一晶体管有小于该第二晶体管的栅极长度。
29.根据权利要求27所述的装置，其中该第一晶体管有大于该第二晶体管的栅极长度。
30.根据权利要求27所述的装置，其中该第一晶体管为NFET装置，以及该第二晶体管为PFET装置。
31.根据权利要求27所述的装置，其中该第一晶体管为PFET装置，以及该第二晶体管为NFET装置。
32.根据权利要求27所述的装置，其中用于该第一晶体管的该栅电极的该顶部宽度小于用于该第二晶体管的该栅电极的该顶部宽度。
33.根据权利要求27所述的装置，其中用于该第二晶体管的该栅电极的该顶部宽度小于用于该第一晶体管的该栅电极的该顶部宽度。
34.根据权利要求27所述的装置，其中在该栅极绝缘层与该第一及该第二晶体管的该些栅电极的该些上半部之间的该接触是沿着该第一及该第二晶体管中的每一个的该栅电极的该上半部的一实质垂直定向边缘。
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