KR20130085999A - 반도체 디바이스에 대한 대체 게이트 구조를 형성하는 방법 - Google Patents

반도체 디바이스에 대한 대체 게이트 구조를 형성하는 방법 Download PDF

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루일롱 시에
슈위 카이
로버트 밀러
안드레아스 크노르
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글로벌파운드리즈 인크.
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Abstract

대체 게이트 구조를 형성하는 방법이 본 명세서에서 개시된다. 일 예에서, 본 방법은 반도체 기판 위에 희생 게이트 구조를 형성하는 단계와, 희생 게이트 구조를 제거하여 게이트 캐버티를 정의하는 단계와, 게이트 캐버티 내에 절연물질층을 형성하는 단계와, 그리고 게이트 캐버티 내에서 절연물질층 위에 금속층을 형성하는 단계를 포함한다. 본 방법은 또한, 금속층의 일부분을 덮도록 게이트 캐버티 내에 희생 물질을 형성하여 금속층의 노출 부분을 정의하는 단계와, 금속층의 노출 부분에 에칭 공정을 수행하여 금속층의 노출 부분을 게이트 캐버티 내로부터 제거하는 단계와, 에칭 공정의 수행 이후, 희생 물질을 제거하는 단계와, 그리고 금속층의 잔존 부분 위에 전도성 물질을 형성하는 단계를 포함한다.

Description

반도체 디바이스에 대한 대체 게이트 구조를 형성하는 방법{METHODS OF FORMING REPLACEMENT GATE STRUCTURES FOR SEMICONDUCTOR DEVICES}
일반적으로, 본 개시내용은 정교한 반도체 디바이스의 제조에 관한 것으로, 특히 다양한 타입의 반도체 디바이스에 대한 대체 게이트 구조(replacement gate structures)를 형성하는 방법에 관한 것이다.
CPU, 저장 디바이스, ASIC(Application Specific Integrated Circuit) 등과 같은 고급 집적 회로의 제조를 위해서는, 특정된 회로 레이아웃에 따라 소정의 칩 영역에 매우 많은 수의 회로 소자들을 형성할 필요가 있는데, 여기서 소위 금속 산화물 전계 효과 트랜지스터(MOSFET 또는 FET)들은 집적 회로의 성능을 실질적으로 결정하는 하나의 중요한 회로 소자 타입을 나타낸다. FET(NFET이건 PFET이건 상관없음)는 전형적으로, 소스 영역, 드레인 영역, 채널 영역(소스 영역과 드레인 영역 사이에 위치함), 및 게이트 전극(채널 영역 위에 위치함)을 포함하는 디바이스이다. 소스 영역 및 드레인 영역에 대한 전기적 콘택(electrical contact)들이 만들어지고, FET를 통해 흐르는 전류는 게이트 전극에 인가되는 전압을 제어함으로써 제어된다. 만약 게이트 전극에 전압이 인가되지 않는다면, 디바이스를 통해 전류는 흐르지 않는다(상대적으로 작은 바람직하지 않은 누설 전류는 무시함). 그러나, 게이트 전극에 적절한 전압이 인가되는 경우, 채널 영역은 전도성으로 되고, 이러한 전도성 채널 영역을 통해 소스 영역과 드레인 영역 간에 전류가 흐를 수 있게 된다. 전통적으로, FET는 실질적으로 평면 디바이스지만, 유사한 동작 원리가 본 명세서에서 FinFET로 불리는 3차원 FET 구조에도 적용된다.
FET의 동작 속도를 개선하기 위해, 아울러 집적 회로 모듈 내의 FET의 밀도를 증가시키기 위해, 디바이스 설계자는 수년에 걸쳐 FET의 물리적 크기를 크게 감소시켰다. FET의 스위칭 속도를 향상시키기 위해 FET의 채널 길이는 크게 감소되었지만, 이것은 이롭지 못한 누설 전류 제어를 더 어렵게 만들었다.
많은 디바이스 기술 세대 동안, 대부분의 트랜지스터 소자(FET 및 FinFET)의 게이트 전극 구조는, 폴리실리콘 게이트 전극과 결합된, 복수의 실리콘 기반 물질, 예를 들어, 실리콘 다이옥사이드 및/또는 실리콘 옥시나이트라이드 게이트 절연층을 포함한다. 그러나, 크게 스케일링된 트랜지스터 소자들의 채널 길이를 수용하기 위해, 새로운 물질 및 구조가 개발되었고, 새로운 세대의 많은 디바이스들은, 누설전류를 더 잘 제어함과 아울러 인가된 게이트 전극 전압에 대해 전달될 수 있는 전류의 양을 증가시키기 위해, 대안적 물질 및 구조를 포함하는 게이트 전극 스택을 사용한다. 예를 들어, 일부 크게 스케일링된 트랜지스터 소자(이것은 약 45 nm보다 작은 채널 길이를 가질 수 있음)에 있어서, 소위 하이-k 유전체/금속 게이트(high-k dielectric/metal gate)(HK/MG) 구성을 포함하는 게이트 전극 스택은, 종래의 더 일반적으로 사용된 실리콘 다이옥사이드/폴리실리콘(SiO/poly) 구성보다 더 크게 증진된 동작 특성을 제공하기 위해 제시되었다. 이러한 HK/MG 게이트 전극 스택의 절연 성분은 알루미늄(Al), 하프늄(Hf), 티타늄(Ti)의 산화물(이것은 때때로, 탄소(C), 실리콘(Si), 혹은 질소(N)와 같은 추가 요소와 결합될 수 있음)을 사용할 수 있고, 전도성 전극 성분은 원하는 속성을 달성하기 위해 이러한 물질을 단독으로 혹은 생산적 결합을 통해 다시 사용할 수 있다(산화물로서 사용하는 것은 아님).
하이-k/금속 게이트 구조를 갖는 트랜지스터를 형성하기 위해 사용되었던 잘 알려진 한 가지 공정 방법은 소위 "게이트 라스트(gate last)" 혹은 "대체 게이트(replacement gate)" 기술이다. 도 1a 내지 도 1d는, 게이트 라스트 기술을 사용하여, 예시적 FET 트랜지스터(100) 상에 HK/MG 대체 게이트 구조를 형성하는 종래의 예시적인 한가지 방법을 도시한다. 도 1a에 제시된 바와 같이, 이 공정은, 얕은 트렌치 격리 구조(11)에 의해 정의된 활성 영역에서 반도체 기판(10) 위에 기본적인 트랜지스터 구조(100)를 형성하는 것을 포함한다. 도 1a에 도시된 제조 시점에서, 디바이스(100)는 희생 혹은 더미 게이트 절연층(12), 더미 혹은 희생 게이트 전극(14), 측벽 스페이서들(16), 절연 물질(17)의 층, 그리고 기판(10) 내에 형성되는 소스/드레인 영역들(18)을 포함한다. 디바이스(100)의 다양한 컴포넌트 및 구조가, 다양한 서로 다른 물질을 사용하여 그리고 다양한 공지된 기술을 수행함으로써, 형성될 수 있다. 예를 들어, 희생 게이트 절연층(12)은 실리콘 다이옥사이드로 구성될 수 있고, 희생 게이트 전극(14)은 폴리실리콘으로 구성될 수 있으며, 측벽 스페이서들(16)은 실리콘 나이트라이드로 구성될 수 있고, 그리고 절연 물질(17)의 층은 실리콘 다이옥사이드로 구성될 수 있다. 소스/드레인 영역들(18)은 (주입된) 도펀트 물질(NFET 디바이스에 대해서는 N-타입 도펀트, PFET 디바이스에 대해서는 P-타입 도펀트)로 구성될 수 있는바, 이러한 도펀트 물질은 공지된 마스킹 및 이온 주입 기술을 사용하여 기판(10) 내에 주입된다. 물론, 본 발명의 기술분야에서 숙련된 자들은 트랜지스터(100)의 다른 특징들이 존재함을 인식할 것인바, 이에 대해서는 명료한 설명을 위해 도면에 도시하지 않았다. 예를 들어, 소위 할로 주입 영역이 도면에서 도시되지 않았고, 고성능 PFET 트랜지스터에서 사용될 수 있는 실리콘 게르마늄의 다양한 층 혹은 영역이 또한 도시되지 않았다. 도 1a에 도시된 제조 시점에서, 디바이스(100)의 다양한 구조가 형성되었고, 그리고 화학적 기계적 연마 공정(CMP)이 희생 게이트 전극(14) 위의 임의의 물질(예를 들어, 실리콘 나이트라이드로 구성된 보호 캡층(미도시)과 같은 것)을 제거하기 위해 수행되었다(이에 따라 희생 게이트 전극(14)은 제거될 수 있음).
도 1b에 제시된 바와 같이, 측벽 스페이서들(16) 및 절연 물질(17)에 손상을 주지 않으면서 희생 게이트 전극(14) 및 희생 게이트 절연층(12)을 제거하여 (후속적으로 대체 게이트 구조가 형성될) 게이트 개구(20)가 정의되도록 하나 이상의 에칭 공정이 수행된다. 에칭을 선택된 영역에 국한시키기 위해 사용된 임의의 마스킹 층이 또한 제조 시퀀스의 이 시점에서 제거된다. 전형적으로, 희생 게이트 절연층(12)은 본 명세서에서 도시된 바와 같이 대체 게이트 기술의 일부로서 제거된다. 그러나, 희생 게이트 절연층(12)이 모든 애플리케이션에서 제거될 수 있는 것은 아니다.
다음으로, 도 1c에 제시된 바와 같이, 대체 게이트 구조(30)를 구성할 다양한 물질층이 게이트 개구(20)에 형성된다. 그러나, 비록 도면에 도시되지는 않았지만, 일반적으로 정사각형-에지 게이트 개구는 게이트 개구(20) 내에 이러한 물질층을 형성할 때 어떤 문제를 일으킬 수 있다. 예를 들어, 이러한 정사각형-에지 게이트 개구(20)는 게이트 개구(20)에 형성될 물질층들 중 하나 이상의 물질층에 보이드(void)들을 형성시킬 수 있다. 예시적 일 예에서, 대체 게이트 구조(30)는, 대략 2 nm의 두께를 갖는 하이-k 게이트 절연층(30A), 2-5 nm의 두께를 갖는 금속으로 구성된 일함수 조정층(work-function adjusting layer)(30B)(예를 들어, 티타늄 나이트라이드 층), 그리고 벌크 금속층(30C)(예를 들어, 알루미늄)으로 구성된다. 궁극적으로, 도 1d에 제시된 바와 같이, 대체 게이트 구조(30)를 정의하기 위해, 게이트 개구(20) 외부에 위치한 게이트 절연층(30A), 일함수 조정층(30B), 및 벌크 금속층(30C)의 과다 부분을 제거하는 CMP 공정이 수행된다. NFET 디바이스 및 PFET 디바이스에 대한(뿐만 아니라, N-FinFET 디바이스 및 P-FinFET 디바이스에 대한) 대체 게이트 구조(30)를 위해 사용되는 물질은 서로 다를 수 있다.
최근 디바이스 치수가 지속적으로 감소하고 있고 패킹 밀도가 증가하고 있기 때문에, 예시적 트랜지스터(100)와 같은 하위 디바이스에 전기적으로 결합되는 전도성 콘택들의 형성은 더욱더 문제가 되고 있다. 일부 경우에 있어서, 전도성 콘택들의 형성을 위해 이용가능한 한정된 파일럿 공간(plot space)으로 인한, 전도성 콘택들이 너무 작아지게 되는바, 이로 인해, 종래의 포토리소그래픽 그리고 에칭 툴 및 기술을 사용하여 전도성 콘택을 직접적으로 정의하는 것은 어렵다. 일부 애플리케이션에서, 디바이스 설계자들은 현재, 이러한 전도성 콘택들을 직접적으로 패터닝하기 위한 시도와 관련된 문제들 중 일부를 극복하기 위해 소위 자기-정렬 콘택(self-aligned contact)들을 사용한다. 그러나, 자기-정렬 콘택들을 사용함에 있어서, 공정 흐름은 가능한 한 기존 공정과 호환가능하도록 선택되는 것이 중요하며, 아울러 디바이스 제품 제조에서 사용되는 기존 공정 흐름의 복잡도를 최소화시키는 것이 중요하다.
본 개시내용은, 앞서 확인된 문제들 중 하나 혹은 그 이상의 문제를 적어도 감소시키거나 제거할 수 있는, 다양한 타입의 반도체 디바이스에 대한 대체 게이트 구조를 형성하는 보다 효과적인 (다양한) 방법에 관한 것이다.
다음의 설명은 본 발명의 일부 실시형태에 관한 기본적 이해를 제공하기 위한 본 발명의 간략화된 개요를 제공한다. 이러한 개요가 본 발명 전체를 개괄하는 것은 아니다. 이것은 본 발명의 핵심적 혹은 중요한 요소들을 식별하도록 의도되지 않았으며, 또한 본 발명의 범위를 규정하도록 의도되지도 않았다. 그 유일한 목적은 이후 기술되는 더 상세한 설명에 대한 서론으로서 간략한 형태로 일부 개념을 제공하려는 것이다.
일반적으로, 본 개시내용은 다양한 타입의 반도체 디바이스에 대한 대체 게이트 구조를 형성하는 다양한 방법에 관한 것이다. 본 명세서에서 개시되는 신규한 디바이스 및 방법은 서로 다른 다양한 디바이스들(예를 들어, 게이트 전극이 트랜지스터 디바이스의 소스 및 드레인 영역들에 대해 만들어진 전도성 콘택(conductive contact)들에 아주 가까이 있는 그러한 크게 스케일링된 디바이스들)을 갖는 다양한 상황에서 적용될 수 있다. 일 예에서, 본 방법은 반도체 기판 위에 희생 게이트 구조(sacrificial gate structure)를 형성하는 단계와, 희생 게이트 구조를 제거하여 게이트 캐버티(gate cavity)를 정의하는 단계와, 게이트 캐버티 내에 절연물질층을 형성하는 단계와, 그리고 게이트 캐버티 내에서 절연물질층 위에 금속층을 형성하는 단계를 포함한다. 이러한 실시예에서, 본 방법은 또한, 금속층의 일부분을 덮도록 게이트 캐버티 내에 희생 물질(sacrificial material)을 형성하여 금속층의 노출 부분을 정의하는 단계와, 금속층의 노출 부분에 에칭 공정을 수행하여 금속층의 노출 부분을 상기 게이트 캐버티 내로부터 제거하는 단계와, 에칭 공정의 수행 이후, 희생 물질을 제거하는 단계와, 그리고 금속층의 앞서 덮인 부분 위에 전도성 물질을 형성하는 단계를 포함한다.
본 명세서에서 개시되는 또 다른 예시적인 방법은 반도체 기판 위에 희생 게이트 구조를 형성하는 단계와, 희생 게이트 구조를 제거하여 게이트 캐버티를 정의하는 단계와, 게이트 캐버티 내에 절연물질층을 형성하는 단계와, 그리고 게이트 캐버티 내에서 절연물질층 위에 제 1 금속층을 형성하는 단계를 포함한다. 이러한 실시예에서, 본 방법은 또한, 제 1 금속층 위 게이트 캐버티 내에 제 2 금속층을 형성하는 단계와, 제 2 금속층의 일부분을 덮도록 게이트 캐버티 내에 희생 물질을 형성하여 제 1 금속층과 제 2 금속층의 노출 부분을 정의하는 단계와, 제 1 금속층 및 제 2 금속층의 노출 부분들에 적어도 하나의 에칭 공정을 수행하여 제 1 금속층 및 제 2 금속층의 노출 부분들을 게이트 캐버티 내로부터 제거하는 단계와, 적어도 하나의 에칭 공정의 수행 이후, 희생 물질을 제거하는 단계와, 그리고 제 1 금속층 및 제 2 금속층의 앞서 덮인 부분들 위에 전도성 게이트 전극 물질을 형성하는 단계를 포함한다.
본 명세서에서 개시되는 디바이스의 하나의 예시적 실시예는 반도체 기판 내에 그리고 반도체 기판 위에 형성된 제 1 트랜지스터 및 제 2 트랜지스터를 포함하며, 여기서 제 1 트랜지스터와 제 2 트랜지스터 각각은, 게이트 절연층, 게이트 절연층 위에 위치하는 제 1 일함수 조정 금속층, 제 1 일함수 조정 금속층 위에 위치하는 게이트 전극을 포함한다. 이러한 실시예에서, 제 1 트랜지스터와 제 2 트랜지스터 각각에 대한 게이트 전극의 상부의 맨 위에서의 폭은 게이트 전극의 하부의 맨 아래에서의 폭보다 더 크다. 본 디바이스는 또한, 단지 제 2 트랜지스터에서의 제 1 일함수 조정층과 게이트 전극 사이에만 위치하는 제 2 일함수 조정층을 포함한다. 제 1 트랜지스터의 게이트 전극의 상부는 제 1 일함수 조정층의 상부 표면 위에 위치함과 아울러 제 1 일함수 조정층의 상부 표면과 콘택하고 또한 게이트 절연층과도 콘택한다. 제 2 트랜지스터의 게이트 전극의 상부는 제 1 일함수 조정층과 제 2 일함수 조정층 각각의 상부 표면 위에 위치함과 아울러 제 1 일함수 조정층과 제 2 일함수 조정층 각각의 상부 표면과 콘택하고 또한 게이트 절연층과도 콘택한다. 예시적 일 실시예에서, 제 1 트랜지스터는 NFET 디바이스일 수 있고, 제 2 트랜지스터는 PFET 디바이스일 수 있다. 다른 예시적 실시예에서, 제 1 트랜지스터는 PFET 디바이스일 수 있고, 제 2 트랜지스터는 NFET 디바이스일 수 있다.
본 개시내용은 첨부되는 도면과 연계된 다음의 상세한 설명을 참조함으로써 이해될 수 있는바, 도면에서 동일한 참조 번호는 동일한 요소를 나타낸다.
도 1a 내지 도 1d는 게이트 라스트(gate last) 방식을 이용하여 반도체 디바이스를 형성하기 위한 하나의 예시적인 종래기술의 공정 흐름을 도시한다.
도 2a 내지 도 2q는 반도체 디바이스에 대한 대체 게이트 구조를 형성하기 위해 본 명세서에서 개시되는 하나의 예시적 방법을 도시한다.
도 3a 내지 도 3e는 반도체 디바이스에 대한 대체 게이트 구조를 형성하기 위해 본 명세서에서 개시되는 또 하나의 예시적 방법을 도시한다.
본 명세서에 개시되는 주된 내용은 다양하게 수정될 수 있고 대안적 형태를 가질 수 있으며, 그 특정 실시예가 도면에서 예시적으로 제시되었으며 본 명세서에서 상세하게 설명된다. 그러나, 본 명세서에서의 이러한 특정 실시예의 설명이 본 발명을 이러한 개시되는 특정 실시예로만 한정시키려는 것은 아니며, 이와는 반대로 그 의도하는 바는 첨부되는 특허청구범위에 의해 정의되는 본 발명의 사상 및 범위 내에 있는 모든 수정물, 등가물, 및 대안물을 포괄하도록 하려는 것임을 이해해야 한다.
본 발명의 다양한 예시적 실시예들이 아래에서 설명된다. 명료한 설명을 위해, 실제 구현의 모든 특징들이 본 명세서에서 설명되는 것은 아니다. 임의의 이러한 실시예를 실제로 개발함에 있어서, 구현마다 달라질 수 있는 시스템 관련 제약 및 비즈니스 관련 제약의 준수와 같은 개발자의 특정 목표를 달성하기 위해 수많은 구현별 결정이 행해져야 함이 물론 이해될 것이다. 더욱이, 이러한 개발 노력은 복잡하고 시간 소모적이지만 그럼에도 불구하고 본 개시내용의 혜택을 받는 본 발명의 기술분야에서 통상의 기술을 가진 자들에게는 일상적 작업임이 이해될 것이다.
첨부되는 도면을 참조하여 본 명세서의 주된 내용이 이제 설명될 것이다. 다양한 구조, 시스템 및 디바이스가 오로지 예시적 목적으로, 아울러 본 발명의 기술분야에서 숙련된 기술을 가진 자들에게 잘 알려진 세부적 사항으로 본 개시내용이 모호하게 되지 않도록 하기 위해, 도면에서 도식적으로 제시된다. 이처럼, 첨부된 도면은 본 개시내용의 예시적 예들을 기술하고 설명하기 위해 포함된다. 본 명세서에서 사용되는 단어 및 어구는 관련 기술분야에서 숙련된 자들이 해당 단어 및 어구를 이해하는 의미와 일치하는 의미를 갖도록 이해되고 해석돼야 한다. 용어 혹은 어구의 특별한 정의(즉, 본 발명의 기술분야에서 숙련된 자들이 이해하는 보통의 통상적 의미와는 다른 정의)가, 본 명세서의의 용어 혹은 어구의 일관된 사용에 의해 시사되도록 의도되지 않았다. 임의의 용어 혹은 어구가 특별한 의미(즉, 숙련된 기술자들이 이해하는 바와는 다른 의미)를 갖도록 의도되는 경우, 그러한 특별한 정의는 본 명세서에서, 해당 용어 혹은 어구에 대한 그 특별한 정의를 직접적으로 명확하게 제공하는 정의 형식으로, 분명하게 설명될 것이다.
본 개시내용은, FinFET 및 평면 전계 효과 트랜지스터와 같은, 다양한 타입의 반도체 디바이스에 대한 대체 게이트 구조를 형성하는 다양한 방법에 관한 것이다. 본 명세서를 완전히 숙독하는 경우 본 발명의 기술분야에서 숙련된 자들에게는 용이하게 명백해지는 바와 같이, 본 명세서에서 개시되는 방법 및 구조는 다양한 디바이스, 예를 들어, NFET, PFET, CMOS, 등에 적용가능하고, 그리고 이들은 ASIC, 로직 디바이스 및 회로, 메모리 디바이스 및 시스템 등을 포함하는(그러나 이러한 것에만 한정되는 것은 아님) 다양한 집적 회로에 용이하게 적용가능하다. 첨부된 도면을 참조하여, 본 명세서에서 개시되는 방법 및 디바이스의 다양한 예시적 실시예가 이제 보다 더 상세히 설명될 것이다.
도 2a는 반도체 기판(210) 위에 형성된, 초기 제조 단계에서의 예시적 트랜지스터(200)의 간략한 도면이다. 본 명세서에서 개시되는 발명은, N-타입 디바이스일 수 있거나 혹은 P-타입 디바이스일 수 있는, FinFET 혹은 평면 FET에 관해 사용될 수 있다. 본 개시에 있어서, 본 발명은 예시적인 평면 트랜지스터를 형성하는 맥락에서 개시되지만, 본 명세서에서 개시되는 발명이 이러한 예시적인 실시예로만 한정되는 것으로 고려돼서는 안 된다. 용이한 설명을 위해, 아울러 본 발명을 모호하게 하지 않도록 하기 위해, 기판(210)에 형성되는 다양한 도핑 영역들(예를 들어, 할로 주입 영역들, 소스/드레인 영역들 등과 같은 것)은 도시되지 않는다. 이러한 도핑 영역들은, 본 발명의 기술분야에서 숙련된 자들에게 잘 알려진 공지된 이온 주입 툴 및 기술을 사용함으로써 형성될 수 있다. 기판(210)은 다양한 구성(예를 들어, 도시된 벌크 실리콘 구성과 같은 것)을 가질 수 있다. 기판(210)은 또한, 벌크 실리콘층, 매립된 절연층, 활성층을 포함하는 실리콘-온-인슐레이터(Silicon-On-Insulator, SOI) 구성을 가질 수 있다(여기서, 반도체 디바이스는 활성층 내에 그리고 위에 형성됨). 따라서, 반도체 혹은 반도체 기판으로 표현되는 용어는 모든 형태의 반도체 구조를 포괄하는 것으로 이해돼야 한다. 기판(210)은 또한 실리콘과는 다른 물질로 제조될 수 있다.
도 2a에 도시된 제조 시점에서, 기판(210) 위에는 수 개의 물질층들이 형성되어 있다. 도시된 예에서, 희생 게이트 절연층(212), 희생 게이트 전극층(214), 제 1 하드 마스크층(216), 및 제 2 하드 마스크층(218)이 다양한 공지 기술을 사용하여 기판(210) 위에 형성될 수 있다. 예시적 일 실시예에서, 희생 게이트 절연층(212)은 실리콘 다이옥사이드로 구성될 수 있고, 희생 게이트 전극층(214)은 폴리실리콘으로 구성될 수 있으며, 제 1 하드 마스크 층(216)은 실리콘 나이트라이드로 구성될 수 있으며, 제 2 하드 마스크 층(218)은 실리콘 다이옥사이드로 구성될 수 있다. 이러한 다양한 층들의 두께는 특정 애플리케이션에 따라 달라질 수 있다. 도 2a에 제시된 희생 물질층들은 다양한 공지된 공정들(예를 들어, 열성장 공정, 화학적 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 혹은 이러한 공정의 플라즈마-강화 버전들)을 수행함으로써 형성될 수 있다.
다음으로, 도 2b에 제시된 바와 같이, 예시적 NFET 디바이스(200N), 예시적 PFET 디바이스(200P) 및 예시적 광폭 게이트 길이 디바이스(200W)(이것은 또한 동등하게 NFET 혹은 PFET 디바이스일 수 있음)를 형성하는데 사용하기 위한 복수의 물질 스택들(201)을 정의하기 위해 하나 이상의 에칭 공정이 수행된다. 디바이스들(200N, 200P 및 200W)은, 개별적으로 정의된 활성 영역들(이 활성 영역들은 반도체 기판(210) 내에 형성된 격리 구조(미도시)에 의해 정의됨) 내에 그리고 위에 형성될 수 있다. 일반적으로, 디바이스들(200N, 200P 및 200W)의 게이트 길이는 특정 애플리케이션에 따라 달라질 수 있다. 예시적 일 실시예에서, 디바이스들(200N, 200P)은 대략 40 nm 이하의 게이트 길이를 가질 수 있고, 완성된 디바이스들(200N, 200P)은 높은 스위칭 속도를 요구하는 애플리케이션(예를 들어, 마이크로프로세서, 메모리 디바이스)에서 사용될 수 있다. NFET 디바이스(200N)와 PFET 디바이스(200P)의 게이트 길이가 동일할 필요는 없다. 전형적으로 광폭 게이트 길이 디바이스(200W)는 상대적으로 큰 게이트 길이, 예를 들어 150+ nm를 가질 수 있고, 이러한 디바이스(200W)는 고전력 애플리케이션, 입출력 회로 등과 같은 애플리케이션에서 사용될 수 있다. 디바이스들(200N, 200P 및 200W)이 서로 인접하여 형성되는 것으로 도시되었지만, 실제로는, 디바이스들(200N, 200P 및 200W)은 기판(210) 전체에 걸쳐 퍼져있을 수 있다.
다음으로, 도 2c에 제시된 바와 같이, 측벽 스페이서들(220)이 디바이스들(200N, 200P 및 200W)을 위한 물질 스택들(201)에 근접하여 형성된다. 스페이서들(220)은 스페이서 물질(예를 들어, 실리콘 나이트라이드) 층을 증착시킨 후 이방성 에칭 공정을 수행함으로써 형성될 수 있다. 다양한 세정 공정들이 이 공정 시점에서 또한 수행될 수 있다. 도 2d는 절연 물질층(222)이 디바이스(200) 위에 형성된 이후의 디바이스(200)를 도시한다. 예시적 일 실시예에서, 절연 물질층(222)은 (도핑된 혹은 비도핑된) 유동성 실리콘 다이옥사이드, 소위 HARP 실리콘 다이옥사이드 등일 수 있다. 절연 물질층(222)은, 잘 알려진 다양한 공정을 수행함으로써 형성될 수 있고, 공정 흐름의 이 단계에서, 절연 물질층(222)의 상부 표면이 평평한 표면일 필요는 없다.
그 다음에, 도 2e에 도시된 바와 같이, 화학적 기계적 연마(CMP) 공정이 절연 물질층(222)에 행해지고, 이 경우 제 1 하드 마스크 층(216)(예를 들어, 실리콘 나이트라이드)은 연마-스톱(polish-stop)으로서의 역할을 한다. 그 다음에, 도 2f에 제시된 바와 같이, 절연 물질층(222)의 두께를 감소시켜 두께가 감소된 절연 물질층(222R)이 정의되도록 에칭 공정이 수행된다. 이후, 제2의 절연 물질층(224)이, 두께가 감소된 절연 물질층(222R) 위에 형성된다. 그 다음에, CMP 공정이 다시 제 1 하드 마스크 층(216)을 연마-스톱으로 사용하여 제2의 절연 물질층(224)에 수행된다. 제2의 절연 물질층(224)은, 다양한 물질, 예를 들어, HDP 옥사이드, HARP 옥사이드, 탄소-도핑 실리콘 다이옥사이드, PECVD 옥사이드 등으로 구성될 수 있는바, 이것은 다양한 공지된 기술을 사용하여 초기에 형성될 수 있다.
다음으로, 도 2g에 제시된 바와 같이, 후속 공정을 위해 제 1 하드 마스크 층(216)을 제거하고 희생 게이트 전극층(214)을 노출시키기 위해 하나 이상의 에칭 공정이 수행된다. 제 1 하드 마스크 층(216) 및 측벽 스페이서들(220)이 동일 물질로 만들어진 예시적 실시예에서, 이러한 에칭 공정은 또한, 스페이서들(220)의 높이를 감소시킨다. 그 다음에, 도 2h에 제시된 바와 같이, 희생 게이트 전극층(214) 및 희생 게이트 절연층(212)을 제거하기 위해 하나 이상의 에칭 공정이 수행된다. 도시된 실시예에서, 에칭 공정으로 인해, 디바이스들(200N, 200P 및 200W) 각각에 대한 게이트 캐버티(gate cavity)(226)가 정의된다.
다음으로, 도 2i에 제시된 바와 같이, 대체 게이트 구조(250)(아래에서 설명됨)를 구성할 다양한 물질층들이 게이트 개구(226) 내에 초기에 형성된다. 본 명세서의 배경기술 부분에서 설명된 바와 같은 그러한 다양한 공지된 기술을 사용하여 대체 게이트 구조(250)가 형성될 수 있다. 예시적 일 실시예에서, 이것은 대략 2 nm의 두께를 갖는 하이-k 게이트 절연층(228), NFET 디바이스(200N)에 대해 2-5 nm의 두께를 갖는 제 1 일함수 조정층(230)(금속으로 구성되는 층, 예를 들어, 티타늄 나이트라이드 층), 그리고 선택에 따라서는, PFET 디바이스(200P)에 대해 약 1-5 nm의 두께를 갖는 제 2 일함수 조정층(232)(금속(예를 들어, 란타늄, 알루미늄, 마그네슘 등)으로 구성되는 층)의 컨포머블 증착(conformable deposition)을 포함한다. 본 명세서를 완전히 숙독한 이후 본 발명의 기술분야에서 숙련된 자들에 의해 이해될 수 있는 바와 같이, 층들(230, 232)이 형성되는 순서는 특정 애플리케이션에 따라 바뀔 수 있다.
하이-k 게이트 절연층(228)은 다양한 하이-k 물질(k 값은 10보다 큼), 예를 들어, 하프늄 옥사이드, 하프늄 실리케이트, 란타늄 옥사이드, 지르코늄 옥사이드 등과 같은 물질로 구성될 수 있다. 금속층들(230, 232)은, 예를 들어, 티타늄(Ti), 티타늄 나이트라이드(TiN), 티타늄-알루미늄(TiAl), 알루미늄(Al), 알루미늄 나이트라이드(AlN), 탄탈륨(Ta), 탄탈륨 나이트라이드(TaN), 탄탈륨 카바이드(TaC), 탄탈륨 카보나이트라이드(TaCN), 탄탈륨 실리콘 나이트라이드(TaSiN), 탄탈륨 실리사이드(TaSi) 등으로 된 하나 이상의 층을 포함할 수 있는 다양한 금속 게이트 전극 물질로 구성될 수 있다. 추가적으로, 다양한 디바이스들(200N, 200P 및 200W)에 대한 대체 게이트 구조(250)의 성분은 서로 다를 수 있다. 따라서, 대체 게이트 구조(250)의 구성의 특정 세부사항, 그리고 이러한 대체 게이트 구조(250)가 형성되는 방식은, 첨부된 특허청구범위에 본 발명의 한정사항으로서 명확히 기재되지 않는한, 본 발명의 한정사항으로서 고려돼서는 안 된다. 본 명세서에 개시된 방법은 또한, 하이-k 게이트 절연층을 사용하지 않는 대체 게이트 구조(250)에서도 사용될 수 있다(비록, 하이-k 게이트 절연층이 대부분의 애플리케이션에서 사용될 확률이 높을지라도).
다음으로, 도 2j에 제시된 바와 같이, 마스킹 층(234), 즉, 소프트 혹은 하드 마스크가 디바이스(200W) 위에 형성되고, 후속 공정을 위해 디바이스들(200N, 200P)은 노출된다. 예시적 일 실시예에서, 마스킹 층(234)은 패터닝된 포토레지스트 물질층이다. 마스킹 층(234)은 종래의 툴 및 방법을 사용하여 형성될 수 있다.
그 다음에, 도 2j에 또한 제시된 바와 같이, 게이트 캐버티(226)의 하부에 희생 물질층(236)을 형성하는 하나 이상의 공정 동작이 수행된다. 아래에서 더 전체적으로 설명되는 바와 같이, 희생 물질층(236)은 제 1 일함수 조정층(230) 및 제 2 일함수 조정층(232) 양쪽 모두의 일부분을 덮어 후속 공정을 위한 금속층들(230 및 232)의 노출 부분을 정의하도록 동작한다. 희생 물질층(236)은 다양한 물질로 구성될 수 있고, 희생 물질층(236)은, 유동성 옥사이드와 같은 실질적으로 상향식 갭 충전(bottom-up gap fill)의 공정 특성을 제공하는 다양한 기술을 사용하여 형성될 수 있거나, 혹은 갭(gaps) 혹은 트렌치(trenches) 내에서의 실질적인 상향식 성장을 촉진시키도록 특정적으로 선택된 화학적 전구체를 갖는 일부 최근 개발된 공정을 제공하는 다양한 기술을 사용하여 형성될 수 있다. 예를 들어, 노벨러스 시스템즈사(Novellus System, Inc)로 양도된 미국 특허 번호 제7,888,233호 및 제7,915,139호에 기술된 시스템 및 공정이 희생 물질(236)을 제조함에 있어 유용할 수 있다. 물론, 어플라이드 머티리얼즈(Applied Materials)로 양도된 미국 특허출원 공개번호 제2011/0014798호에 기술된 것과 같은 다른 시스템 및 공정이 희생 물질(236)을 형성하기 위해 사용될 수 있다. 미국 특허 번호 제7,888,233호 및 제7,915,139호 그리고 미국 특허출원 공개번호 제2011/0014798호 각각은 그 전체가 참조로 본 명세서에 통합된다.
일반적으로, 앞서 언급된 노벨러스의 특허들은 공정 가스가 실리콘-함유 화합물 및 옥시던트(oxidant)를 함유하도록 하는 그러한 공정을 설명한다. 적절한 실리콘-함유 화합물은 오르가노-실란(organo-silanes) 및 오르가노-실록산(organo-siloxanes)을 포함한다. 특정 실시예에서, 실리콘-함유 화합물은 일반적으로 이용가능한 액상 실리콘 소스(liquid phase silicon source)이다. 일부 실시예에서, 모노(mono), 디(di), 혹은 트리(tri)-에톡시(ethoxy), 메톡시(methoxy) 또는 부톡시(butoxy) 작용기(functional group)들을 갖는 실리콘-함유 화합물이 사용될 수 있다. 예컨대, TOMCAT, OMCAT, TEOS, 트리-에톡시 실란(Tri-Ethoxy Silane, TES), TMS, MTEOS, TMOS, MTMOS, DMDMOS, 디에톡시 실란(DiEthoxy Silane, DES), 트리페닐에톡시실란(triphenylethoxysilane), 1-(트리에톡시시릴(triethoxysilyl)) 2-(디에톡시메틸시릴(diethoxymethylsilyl))에탄(ethane), 트리(tri)-t-부톡실실라놀(butoxylsilanol) 및 테트라메톡시 실란(tetramethoxy silane)이 있지만 이러한 것에만 한정되는 것은 아니다. 적절한 옥시던트의 예로는 오존, 과산화수소(hydrogen peroxide) 및 물(water)이 있다. 일부 실시예에서, 실리콘-함유 화합물 및 옥시던트는 액체 주입 시스템(liquid injection system)을 통해 반응 챔버(reaction chamber)에 전달되는데, 액체 주입 시스템은 액체를 챔버에 도입시키기 위해 기화시킨다. 전형적으로 반응물질이 챔버에 개별적으로 전달된다. 액체 주입 시스템에 도입된 액체의 전형적인 흐름율(flow rates)은 반응물질에 대해 0.1 mL/min 내지 5.0 mL/min 범위에 있다. 물론, 본 개시내용의 혜택을 받는 본 발명의 기술분야에서 숙련된 자는, 최적의 흐름율이 특정 반응물질, 원하는 증착율, 반응율 및 다른 공정 조건에 따라 달라진다는 것을 이해할 것이다. 앞서 설명된 바와 같이, 전형적으로 반응은 어둡고 플라즈마가 없는 조건에서 일어난다. 챔버 압력은 약 1 토르(Torr) 내지 100 토르(Torr)일 수 있고, 특정 실시예에서는 5 토르 내지 20 토르이거나 혹은 10 토르 내지 20 토르이다. 특정 실시예에서, 챔버 압력은 약 10 토르이다. 공정 동안, 기판 온도는 전형적으로 대략 섭씨 -20도 내지 100도이다. 특정 실시예에서, 온도는 섭씨 약 0도 내지 35도이다. 증착 시간의 조정을 위해 압력 및 온도는 변경될 수 있다. 일 예에서, 보다 빠른 증착 시간을 위해 높은 압력과 낮은 온도가 일반적으로 선호된다. 반대로, 높은 온도와 낮은 압력은 결과적으로 증착 시간을 더 느리게 할 것이다. 따라서, 온도 증가는 압력 증가를 요구할 수 있다. 일 실시예에서, 온도는 섭씨 약 5도이고, 압력은 대략 10 토르이다.
예시적 일 실시예에서, 희생 물질층(236)은 실질적으로 상향식 갭 충전 공정을 수행함으로써 형성되는 유동성 옥사이드 층(이것은 희석된 HF 습식 공정(dilute HF wet process)을 이용하여 후속적으로 용이하게 제거될 수 있음)이다. 본 명세서에 도시된 예에서, PFET 디바이스(200P)는 NFET 디바이스(200N)보다 더 큰 게이트 길이를 갖는다. 유동성 옥사이드와 같은 물질을 형성하기 위해 상향식 CVD 유전체 공정을 사용하는 경우, 희생 물질층(236)은 상대적으로 큰 캐버티 내에서보다 상대적으로 작은 캐버티 내에서 더 빠르게 형성되는 경향이 있다. 따라서, NFET 디바이스(200N) 내의 희생 물질층(236)은 PFET 디바이스(200P) 내에서의 희생 물질층(236)보다 더 큰 두께를 갖도록 제조될 수 있다. NFET 디바이스(200N) 및 PFET 디바이스(200P)에 대한 게이트 캐버티들(226)을 희생 물질층(236)이 충전하는 정도는, 희생 물질층(236)을 형성하기 위해 사용되는 공정의 화학적 파라미터 및 증착 시간을 제어함으로써 제어될 수 있다. 예시적 일 실시예에서, 희생 물질층(236)의 두께는 20 nm 내지 50 nm일 수 있다. 추가적으로, 만약 필요하다면, 마스킹 층(234) 및 희생 물질층(236)을 형성하는 이러한 예시적 순서는 바뀔 수 있다.
그 다음에, 도 2k에 제시된 바와 같이, 희생 물질층(236)을 200N 디바이스 및 200P 디바이스에 대한 마스크로서 사용하고 층(234)을 200W 디바이스에 대한 마스크로서 사용하여, NFET 디바이스(200N) 및 PFET 디바이스(200P) 양쪽 모두의 게이트 캐버티들(226) 내로부터 제 1 일함수 조정층(230) 및 제 2 일함수 조정층(232)의 노출 부분들(즉, 희생 물질층(236)의 상부 표면 위에 있는 층들(230, 232)의 일부분들)을 제거하는 하나 이상의 에칭 공정이 수행된다. 이러한 제조 공정의 시점에서, 에칭 공정(들)의 수행 이후, 층들(230, 232)의 잔존 부분들은, 디바이스들(200N 및 200P)에서의 희생 물질층(236)에 의해 그리고 디바이스(200W)에서의 마스킹 층(234)에 의해, 여전히 보호된다. 도시된 실시예에서, 층들(230, 232)의 노출 부분들에 수행된 에칭 공정의 에칭율 및 에칭 시간은, 제 1 일함수 조정층(230) 및 제 2 일함수 조정층(232)의 잔존 부분들이 NFET 디바이스(200N) 및 PFET 디바이스(200P) 각각에서의 희생 물질층(236)의 상부 표면과 근사적으로 평평하게 되는 레벨에 있도록, 조정된다. 본 명세서에서 도시된 예시적 실시예에서, 하이-k 절연층(228)은 에천트에 대해 저항성을 나타내는바, 이에 따라 NFET 디바이스(200N) 혹은 PFET 디바이스(200P)의 게이트 캐버티(226)로부터 제거되지 않는다. 그러나, 일부 애플리케이션에서는, 사용된 에천트에 따라, 희생 물질층(236)의 상부 표면 위에 위치하는 하이-k 유전 물질(228)의 일부분들은 제거될 수 있다.
도 2l은 수 개의 공정 동작이 수행된 이후의 디바이스(200)를 도시한다. 희생 물질층(236)은 NFET 디바이스(200N) 및 PFET 디바이스(200P)에 대한 게이트 캐버티(226)로부터 제거되었고, 마스킹 층(234)은 디바이스(200W) 위로부터 제거되었다. 이것은 후속 공정을 위해, 금속층(230, 232)의 잔존 부분들을 노출시킨다. 그 다음에, 상대적으로 얇은 하드 마스크(238), 예를 들어, 실리콘 다이옥사이드가 디바이스들(200N, 200P 및 200W)에 대한 게이트 캐버티(226) 내에 그리고 디바이스(200) 위에 컨포머블하게 증착된다. 이후, 또 다른 패터닝된 마스킹 층(240), 즉 소프트 혹은 하드 마스크가 PFET 디바이스(200P)는 덮고 후속 공정을 위해 NFET 디바이스(200N)는 노출시키며 선택에 따라서는 광폭 디바이스(200W)도 노출시키도록 디바이스(200) 위에 형성된다. 예시적 일 실시예에서, 마스킹 층(240)은 패터닝된 포토레지스트 물질층이다. 마스킹 층(240)은 종래의 툴 및 방법을 사용하여 형성될 수 있다.
도 2m은 수 개의 공정 동작이 수행된 이후의 디바이스(200)를 도시한다. 먼저, NFET 디바이스(200N) 및 선택에 따라서는 광폭 디바이스(200W)에서의 하드 마스크 층(238)의 노출된 부분들을 제거하기 위한 에칭 공정(즉, 패터닝된 마스크 층(240)에 의해 덮이지 않은 하드 마스크 층(238)의 일부분들을 제거하기 위한 에칭 공정)이 수행된다. 그 다음에, NFET 디바이스(200N) 및 선택에 따라서는 광폭 디바이스(200W)의 캐버티(226) 내로부터 (이전에 희생 물질층(236)으로 덮여 있었던) 제 2 일함수 조정층(232)의 잔존 부분을 제거하기 위한 제2의 에칭 공정이 수행된다. 따라서, 본 명세서에 도시된 예시적 예에서, 단지 제 1 일함수 조정층(230) 및 하이-k 절연 물질층(228)의 보호된 세그먼트만이 NFET 디바이스(200N) 및 광폭 디바이스(200W)에 대한 게이트 캐버티들(226) 내에 남게 된다. PFET 디바이스(200P)에 대한 게이트 캐버티(226) 내에는 하이-k 절연 물질층(228)과, 그리고 제 1 일함수 조정층(230) 및 제 2 일함수 조정층(232)의 잔존 부부들이 위치한다. 물론, 앞서 언급된 바와 같이, 일부 실시예에서, 서로 다른 조합의 일함수 조정 물질들을 사용하는 경우, PFET 디바이스(200P) 대신 NFET 디바이스(200N)가 마스킹될 수 있다. 도 2n은 패터닝된 마스킹 층(240)이 PFET 디바이스(200P)로부터 제거된 이후의 디바이스(200)를 도시한다.
다음으로, 도 2o에 제시된 바와 같이, 전도성 구조(244), 예를 들어, 금속이 각각의 게이트 캐버티(226) 내에 형성된다. 일부 애플리케이션에서, 전도성 구조(244)는 다양한 디바이스들(200N, 200P 및/또는 200W)에 대해 서로 다를 수 있다. 예시적 일 실시예에서, 전도성 구조(244)는 알루미늄, 텅스텐 등으로 구성될 수 있다. 전도성 구조(244)는, 먼저 게이트 캐버티들(226)이 과충전되도록 전도성 물질층을 증착시킨 이후 게이트 캐버티들(226) 외부에 위치하는 전도성 물질층의 과다 부분들을 제거하는 CMP 공정을 수행함으로써 형성될 수 있다. 이러한 CMP 공정은 또한 200W 디바이스 위의 게이트 캐버티(226) 외부에 있는 과다 금속층(232)의 제거를 제공한다.
다음으로, 도 2p에 제시된 바와 같이, 전도성 구조(244)의 본래 두께를 감소시켜 두께가 감소된 전도성 구조(244R)(궁극적으로 이것은 최종 게이트 전극 구조들(250N, 250P 및 250W)의 일부가 될 것임)를 정의하기 위한 에칭 공정이 수행된다. NFET 디바이스(200N) 및 PFET 디바이스(200P)의 캐버티들(226)의 상부 내로부터 제 1 일함수 조정층(230) 및 제 2 일함수 조정층(232)의 일부분들을 제거함으로써, 전도성 구조(244)의 리세싱(recessing) 공정은 상대적으로 더 간단하게 된다. 즉, 전도성 구조(244)의 본래 두께를 감소시키기 위해 수행되는 에칭 공정은 단지 단일 금속만을 에칭하는 것을 포함한다. 이것은 수 개의 서로 다른 물질들의 에칭율에 대해 균형(balance)을 맞출 필요를 제거하는바, 여기서 한편, 층들(230 및 232)을 에칭되지 않은 상태로 그 전체 높이에 있도록 남겨둔다면 소스 및 드레인 영역들에 대한 인접 콘택으로의 원하지 않은 전기적 단락 위험을 높이는 결과를 초래할 것이다. 광폭 디바이스(200W)의 캐버티(226)의 상부에서의 제 1 일함수 조정층(230) 및 제 2 일함수 조정층(232)의 존재는 문제가 되지 않는데, 왜냐하면, 해당 애플리케이션에서 게이트-대-콘택 간격을 더 커지게 하는 바람직한 설계 스케일링 결과로 인해 이러한 디바이스들에서의 자기-정렬 콘택들에 대해 행해져야 할 불가피한 것들을 피할 수 있기 때문이다.
다음으로, 도 2q에 제시된 바와 같이, 절연 물질층(246)이 증착 및 연마되는데, 이 절연 물질층(246)은 게이트 금속들의 맨 위에서 (게이트에 대한 소스/드레인 콘택 단락을 막는) 유전체 캡 층(dielectric cap layer)으로서의 역할을 한다. 그 다음에, 또 다른 절연 물질층(252)이 디바이스(200) 위에 형성되고, 그리고 종래 기술을 사용하여 예시적인 자기-정렬 콘택(254)이 형성된다. 절연 물질(246)은, 콘택 에칭의 자기 정렬을 효과적으로 가이딩하기 위해, 절연 물질들(224 및 222R)보다 에칭 저항이 더 큰 물질일 필요가 있다. 콘택(254)은 다양한 물질, 예를 들어 텅스텐과 같은 물질로 구성될 수 있으며, 잠재적으로는 또한 니켈 실리사이드와 같은 콘택 실리사이드(도 2q에서는 미도시)를 포함할 수 있다. 콘택(254)은, 패터닝된 마스크 층(미도시)을 절연 물질층(252) 위에 형성한 후 절연 물질층들(252, 224 및 222R)을 관통해 연장하는 개구(이 개구의 맨 아래에서 기판(210)(혹은 금속 실리사이드 영역들)이 노출됨)를 정의하는 하나 이상의 에칭 공정을 수행함으로써 형성될 수 있다. 리소그래픽 패터닝을 위해 필요한 정밀도는, 콘택 자기-정렬이 일어나도록 하는 에칭 가이딩에 의해 완화된다. 이후, 자기-정렬 콘택(254)을 위한 전도성 금속이 절연 물질층들(252, 224 및 222R) 내의 개구에 증착될 수 있고, 이 경우 과다 증착 물질은 종래 방식으로 CMP 공정 단계를 수행함으로써 제거된다.
도 3a 내지 도 3e는 FinFET 디바이스 혹은 평면 FET 디바이스에 대한 대체 게이트 구조를 형성하기 위해 본 명세서에서 개시되는 또 다른 예시적인 방법을 도시한다. 도 3a는 도 2i에 도시된 것에 대응하는 제조 시점에서의 디바이스(200)를 도시하는바, 여기서 하이-k 게이트 절연층(228), 제 1 일함수 조정층(230), 및 제 2 일함수 조정층(232)이 디바이스들(200N, 200P 및 200W)에 대한 게이트 캐버티들(226) 내에 형성되어 있다. 다음으로, 도 3b에 제시된 바와 같이, 본 예시적 실시예에서, 희생 물질(260)이 게이트 캐버티들(226) 내에 형성된다. 희생 물질(260)은, 예를 들어, 비정질 실리콘, 비정질 게르마늄, 유기 포토레지스트 층 등으로 구성될 수 있다. 희생 물질(260)은, 먼저 게이트 캐버티들(226)이 과충전되도록 희생 물질층을 증착시킨 이후 게이트 캐버티들(226) 외부에 위치하는 희생 물질층의 과다 부분들을 제거하는 CMP 공정을 수행함으로써 형성될 수 있다.
다음으로, 도 3c에 제시된 바와 같이, 예시적 일 실시예에서, 희생 물질(260)의 본래 두께를 감소시켜 두께가 감소된 희생 물질(260R)을 정의하기 위한 에칭 공정이 수행된다. 이러한 예시적 예에서, 200W 디바이스의 개별적 마스킹은 의도적으로 수행되지 않았다. 산화될 수 있는 물질로 희생 물질(260)이 구성되는 또 다른 예시적 실시예에서는, 희생 물질(260)의 일부분을 원하는 (제어되는) 깊이까지 산화시키기 위해 섭씨 약 250도보다 낮은 온도에서의 저온 산화 공정이 희생 물질(260)에 수행될 수 있다. 이후, 희생 물질(260)의 산화된 부분(미도시)은 에칭 공정을 수행함으로써 제거될 수 있고, 이에 따라 결과적으로 두께가 감소된 희생 물질(260R)이 생성되게 된다. 이러한 예시적 예에서, 절연층(224)을 위해 사용된 물질은 저온 산화 공정에서 쉽게 산화되지 않는 물질(예를 들어, 실리콘 나이트라이드와 같은 물질)로 구성돼야함에 유의해야 한다.
그 다음에, 도 3d에 제시된 바와 같이, NFET 디바이스(200N), PFET 디바이스(200P) 및 광폭 디바이스(200W)의 캐버티들(226) 내로부터 제 1 일함수 조정층(230) 및 제 2 일함수 조정층(232)의 노출 부분들을 제거하기 위한 에칭 공정이 수행된다. 그 다음에, 도 3e에 제시된 바와 같이, 게이트 캐버티들(226)로부터 희생 물질의 잔존 부분(260R)을 제거하기 위한 에칭 공정이 수행된다. 공정 흐름의 이 시점에서, 게이트 캐버티들(226) 각각은 하이-k 절연 물질층(228), 제 1 일함수 조정층(230) 및 제 2 일함수 조정층(232)으로 이루어지며, 더욱이 이러한 층들의 상승 정도는 이제 적절하게 한정되어 있다. 필요하다면, 도 2m에 도시된 상태와 유사하게, 마스킹 층(미도시)이 디바이스들 중 하나 이상의 디바이스 위에, 예를 들어, PFET 디바이스(200P) 위에 형성될 수 있고, 그리고 필요하다면 선택적으로 NFET 디바이스(200N) 혹은 PFET 디바이스(200P) 혹은 광폭 디바이스(200W)의 캐버티들(226) 내로부터 제 2 일함수 조정층(232)을 제거하기 위한 에칭 공정이 수행될 수 있다. 이후 수행될 나머지 단계들은 도 2a 내지 도 2q에 도시된 실시예에 대해 앞서 설명된 바와 같다.
도 2q를 참조하여, 본 명세서에서 개시되는 주된 내용의 또 다른 고유한 실시형태가 이제 설명될 것이다. 먼저 금속 라이너층들(230 및 232)을 제거함으로써, 앞서 두께가 감소된 전도성 구조(244R)는 (NFET(250N)에 대한) 층(230) 및 (PFET(250P)에 대한) 층들(230/232) 위에서 연장함과 아울러 이들과 접촉하게 되고, 이러한 두께가 감소된 전도성 구조(244R)는 또한, NFET 디바이스와 PFET 디바이스 양쪽 모두에 대한 하이-k 절연 물질층(228)과 접촉하게 된다. 일부 애플리케이션에서, 단일 금속층(230)을 가진 디바이스는 PFET 디바이스일 수 있고, 반면 NFET 디바이스는 2중 금속층(230/232) 구성을 갖는다. 일반적으로, NFET 디바이스(200N)와 PFET 디바이스(200P) 양쪽 모두의 게이트 전극 구조(224R)는 "T"자 형상의 구성, 즉, NFET 디바이스(200N)와 PFET 디바이스(200P) 양쪽 모두에 대해 게이트 전극(224)의 맨 위에서의 폭(275T)이 게이트 전극(224R)의 맨 아래에서의 폭(275B)보다 더 큰 구성을 갖는다. 맨 위에서의 폭이 더 큰 트랜지스터가 NFET 디바이스이거나 혹은 PFET 디바이스일 수 있으며, 또는 이러한 디바이스들은 맨 위에서 근사적으로 동일한 폭을 가질 수 있다.
앞서 설명된 특정 실시예들은 단지 예시적인 것인데, 왜냐하면 본 발명은 본 명세서의 가르침의 혜택을 통해 본 발명의 기술분야에서 숙련된 자들에게는 명백한 다른 등가의 방식으로 수정 및 실시될 수 있기 때문이다. 예를 들어, 앞서 설명된 공정 단계들은 다른 순서로 수행될 수 있다. 더욱이, 아래의 특허청구범위에서 설명된 바와는 다른 그 어떤 한정사항도 본 명세서에서 제시되는 세부적 설계 혹은 구성을 한정하도록 의도되지 않았다. 따라서, 앞서 설명된 특정 실시예들이 변경 혹은 수정될 수 있음과 아울러 이러한 변경 모두가 본 발명의 범위 및 사상 내에 있는 것으로 고려됨은 명백하다. 따라서, 본 명세서의 보호 범위는 아래의 특허청구범위 내에서 설명되는 바와 같다.

Claims (34)

  1. 트랜지스터를 형성하는 방법으로서,
    반도체 기판 위에 희생 게이트 구조(sacrificial gate structure)를 형성하는 단계와;
    상기 희생 게이트 구조를 제거하여 게이트 캐버티(gate cavity)를 정의하는 단계와;
    상기 게이트 캐버티 내에 절연물질층을 형성하는 단계와;
    상기 게이트 캐버티 내에서 상기 절연물질층 위에 금속층을 형성하는 단계와;
    상기 금속층의 일부분을 덮도록 상기 게이트 캐버티 내에 희생 물질(sacrificial material)을 형성하여 상기 금속층의 노출 부분을 정의하는 단계와;
    상기 금속층의 상기 노출 부분에 에칭 공정을 수행하여 상기 금속층의 상기 노출 부분을 상기 게이트 캐버티 내로부터 제거하는 단계와;
    상기 에칭 공정의 수행 이후, 상기 희생 물질을 제거하는 단계와; 그리고
    상기 금속층의 덮인 부분 위에 전도성 물질을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  2. 제1항에 있어서,
    상기 트랜지스터는 FinFET 디바이스 또는 FET 디바이스 중 하나인 것을 특징으로 하는 트랜지스터 형성 방법.
  3. 제1항에 있어서,
    상기 희생 물질을 형성하는 것은, 상기 희생 물질을 상기 게이트 캐버티 내에 직접 증착하여 최종 두께에 도달하도록 상향식 갭 충전 공정(bottom-up gap fill process)을 수행하는 것을 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  4. 제1항에 있어서,
    상기 희생 물질을 형성하는 것은,
    상기 게이트 캐버티를 과충전(overfill)하는 상기 희생 물질의 증착층을 형성하기 위해 증착 공정을 수행하는 것과;
    상기 희생 물질의 증착층에 화학적 기계적 연마(chemical mechanical polishing) 공정을 수행하는 것과; 그리고
    상기 화학적 기계적 연마 공정의 수행 이후, 상기 희생 물질의 증착층에 에칭 공정을 수행하여 두께를 감소시키는 것을 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  5. 제1항에 있어서,
    상기 금속층은 N-타입 FET에 대한 일함수 조정 금속층(work function adjusting metal layer)인 것을 특징으로 하는 트랜지스터 형성 방법.
  6. 제1항에 있어서,
    상기 금속층은 P-타입 FET에 대한 일함수 조정 금속층인 것을 특징으로 하는 트랜지스터 형성 방법.
  7. 제1항에 있어서,
    상기 희생 물질을 형성하는 것은,
    상기 게이트 캐버티를 과충전하는 상기 희생 물질의 증착층을 형성하기 위해 증착 공정을 수행하는 것과;
    상기 희생 물질의 증착층에 화학적 기계적 연마 공정을 수행하는 것과;
    상기 화학적 기계적 연마 공정의 수행 이후, 상기 희생 물질의 증착층에 산화 공정을 수행하여 상기 희생 물질의 증착층의 상부는 산화되도록 하고 상기 희생 물질의 증착층의 하부는 산화되지 않은 상태로 남겨두는 것과; 그리고
    상기 희생 물질의 증착층의 상기 산화된 상부는 제거하고 상기 희생 물질의 증착층의 상기 하부는 그대로 놔두는 에칭 공정을 수행하는 것을 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  8. 제1항에 있어서,
    상기 전도성 물질을 부분적으로 리세스(recess)하는 적어도 하나는 에칭 공정을 수행하는 단계와; 그리고
    상기 리세스된 전도성 물질 위 상기 게이트 캐버티 내에 절연 물질을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  9. 트랜지스터를 형성하는 방법으로서,
    반도체 기판 위에 희생 게이트 구조를 형성하는 단계와;
    상기 희생 게이트 구조를 제거하여 게이트 캐버티를 정의하는 단계와;
    상기 게이트 캐버티 내에 절연물질층을 형성하는 단계와;
    상기 게이트 캐버티 내에서 상기 절연물질층 위에 제 1 금속층을 형성하는 단계와;
    상기 제 1 금속층 위 상기 게이트 캐버티 내에 제 2 금속층을 형성하는 단계와;
    상기 제 2 금속층의 일부분을 덮도록 상기 게이트 캐버티 내에 희생 물질을 형성하여 상기 제 1 금속층과 상기 제 2 금속층의 노출 부분을 정의하는 단계와;
    상기 제 1 금속층 및 상기 제 2 금속층의 상기 노출 부분들에 적어도 하나의 에칭 공정을 수행하여 상기 제 1 금속층 및 상기 제 2 금속층의 상기 노출 부분들을 상기 게이트 캐버티 내로부터 제거하는 단계와;
    상기 적어도 하나의 에칭 공정의 수행 이후, 상기 희생 물질을 제거하는 단계와; 그리고
    상기 제 1 금속층 및 상기 제 2 금속층의 덮인 부분들 위에 전도성 게이트 전극 물질을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  10. 제9항에 있어서,
    상기 희생 물질을 형성하는 것은, 상기 희생 물질을 상기 게이트 캐버티 내에 직접 증착하여 최종 두께에 도달하도록 상향식 갭 충전 공정을 수행하는 것을 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  11. 제9항에 있어서,
    상기 희생 물질을 형성하는 것은,
    상기 게이트 캐버티를 과충전하는 상기 희생 물질의 증착층을 형성하기 위해 증착 공정을 수행하는 것과;
    상기 희생 물질의 증착층에 화학적 기계적 연마 공정을 수행하는 것과; 그리고
    상기 화학적 기계적 연마 공정의 수행 이후, 상기 희생 물질의 증착층에 에칭 공정을 수행하여 두께를 감소시키는 것을 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  12. 제9항에 있어서,
    상기 제 1 금속층은 N-타입 FET에 대한 일함수 조정 금속층이고, 상기 제 2 금속층은 P-타입 FET에 대한 일함수 조정 금속층인 것을 특징으로 하는 트랜지스터 형성 방법.
  13. 제9항에 있어서,
    상기 제 1 금속층은 P-타입 FET에 대한 일함수 조정 금속층이고, 상기 제 2 금속층은 N-타입 FET에 대한 일함수 조정 금속층인 것을 특징으로 하는 트랜지스터 형성 방법.
  14. 제9항에 있어서,
    상기 전도성 게이트 전극 물질을 부분적으로 리세스하는 적어도 하나는 에칭 공정을 수행하는 단계와; 그리고
    상기 리세스된 전도성 게이트 전극 물질 위 상기 게이트 캐버티 내에 절연 물질을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  15. 제9항에 있어서,
    상기 희생 물질을 형성하는 것은,
    상기 게이트 캐버티를 과충전하는 상기 희생 물질의 증착층을 형성하기 위해 증착 공정을 수행하는 것과;
    상기 희생 물질의 증착층에 화학적 기계적 연마 공정을 수행하는 것과;
    상기 화학적 기계적 연마 공정의 수행 이후, 상기 희생 물질의 증착층에 산화 공정을 수행하여 상기 희생 물질의 증착층의 상부는 산화되도록 하고 상기 희생 물질의 증착층의 하부는 산화되지 않은 상태로 남겨두는 것과; 그리고
    상기 희생 물질의 증착층의 상기 산화된 상부는 제거하고 상기 희생 물질의 증착층의 상기 하부는 그대로 놔두는 에칭 공정을 수행하는 것을 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  16. 제 1 트랜지스터 및 제 2 트랜지스터를 형성하는 방법으로서,
    반도체 기판 위에 상기 제 1 트랜지스터와 상기 제 2 트랜지스터 각각에 대한 희생 게이트 구조를 형성하는 단계와;
    상기 희생 게이트 구조들을 제거하여 상기 제 1 트랜지스터와 상기 제 2 트랜지스터 각각에 대한 제 1 게이트 캐버티와 제 2 게이트 캐버티를 각각 정의하는 단계와;
    상기 제 1 게이트 캐버티와 상기 제 2 게이트 캐버티 내에 각각 절연물질층을 형성하는 단계와;
    상기 절연물질층 위 상기 제 1 게이트 캐버티와 상기 제 2 게이트 캐버티 내에 각각 제 1 금속층을 형성하는 단계와;
    상기 제 1 금속층 위 상기 제 1 게이트 캐버티와 상기 제 2 게이트 캐버티 내에 각각 제 2 금속층을 형성하는 단계와;
    상기 제 2 금속층의 일부분을 덮도록 상기 제 1 게이트 캐버티와 상기 제 2 게이트 캐버티 내에 각각 희생 물질을 형성하여 상기 제 1 금속층과 상기 제 2 금속층의 노출 부분을 정의하는 단계와;
    상기 제 1 금속층 및 상기 제 2 금속층의 상기 노출 부분들에 적어도 하나의 에칭 공정을 수행하여 상기 제 1 금속층과 상기 제 2 금속층의 상기 노출 부분들을 상기 제 1 게이트 캐버티와 상기 제 2 게이트 캐버티 내로부터 각각 제거하는 단계와; 그리고
    상기 적어도 하나의 에칭 공정의 수행 이후, 상기 희생 물질을 제거하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  17. 제16항에 있어서,
    상기 제 1 캐버티와 상기 제 2 캐버티 중 하나의 캐버티 내 상기 제 1 금속층 및 상기 제 2 금속층의 잔존 부분들 위에 전도성 게이트 전극 물질을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  18. 제17항에 있어서,
    상기 전도성 게이트 전극 물질을 부분적으로 리세스하는 적어도 하나는 에칭 공정을 수행하는 단계와; 그리고
    상기 제 1 게이트 캐버티와 상기 제 2 게이트 캐버티 중 적어도 하나의 게이트 캐버티 내 상기 리세스된 전도성 게이트 전극 물질 위에 절연 물질을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  19. 제16항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 FinFET 디바이스인 것을 특징으로 하는 트랜지스터 형성 방법.
  20. 제16항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 FET 디바이스인 것을 특징으로 하는 트랜지스터 형성 방법.
  21. 제16항에 있어서,
    상기 희생 물질을 형성하는 것은, 상기 희생 물질을 상기 게이트 캐버티 내에 직접 증착하여 최종 두께에 도달하도록 상향식 갭 충전 공정을 수행하는 것을 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  22. 제16항에 있어서,
    상기 희생 물질을 형성하는 것은,
    상기 제 1 게이트 캐버티 및 상기 제 2 게이트 캐버티를 과충전하는 상기 희생 물질의 증착층을 형성하기 위해 증착 공정을 수행하는 것과;
    상기 희생 물질의 증착층에 화학적 기계적 연마 공정을 수행하는 것과; 그리고
    상기 화학적 기계적 연마 공정의 수행 이후, 상기 희생 물질의 증착층에 에칭 공정을 수행하여 두께를 감소시키는 것을 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  23. 제16항에 있어서,
    상기 제 1 금속층은 N-타입 FET에 대한 일함수 조정 금속층이고, 상기 제 2 금속층은 P-타입 FET에 대한 일함수 조정 금속층인 것을 특징으로 하는 트랜지스터 형성 방법.
  24. 제16항에 있어서,
    상기 제 1 금속층은 P-타입 FET에 대한 일함수 조정 금속층이고, 상기 제 2 금속층은 N-타입 FET에 대한 일함수 조정 금속층인 것을 특징으로 하는 트랜지스터 형성 방법.
  25. 제16항에 있어서,
    후속 공정을 위해 상기 제 2 캐버티를 노출시키고 적어도 상기 제 1 캐버티를 마스킹하는 마스킹 층(masking layer)을 형성하는 단계와; 그리고
    상기 제 2 금속층의 잔존 부분은 상기 제 1 캐버티 내로부터 제거하고 상기 제 1 금속층의 잔존 부분은 상기 제 1 캐버티 내에 남겨두는 에칭 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  26. 제16항에 있어서,
    상기 희생 물질을 형성하는 것은,
    상기 게이트 캐버티를 과충전하는 상기 희생 물질의 증착층을 형성하기 위해 증착 공정을 수행하는 것과;
    상기 희생 물질의 증착층에 화학적 기계적 연마 공정을 수행하는 것과;
    상기 화학적 기계적 연마 공정의 수행 이후, 상기 희생 물질의 증착층에 산화 공정을 수행하여 상기 희생 물질의 증착층의 상부는 산화되도록 하고 상기 희생 물질의 증착층의 하부는 산화되지 않은 상태로 남겨두는 것과; 그리고
    상기 희생 물질의 증착층의 상기 산화된 상부는 제거하고 상기 희생 물질의 증착층의 상기 하부는 그대로 놔두는 에칭 공정을 수행하는 것을 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  27. 디바이스로서,
    반도체 기판 내에 그리고 상기 반도체 기판 위에 형성된 제 1 트랜지스터 및 제 2 트랜지스터와, 여기서 상기 제 1 트랜지스터와 상기 제 2 트랜지스터 각각은, 게이트 절연층, 상기 게이트 절연층 위에 위치하는 제 1 일함수 조정 금속층, 상기 제 1 일함수 조정 금속층 위에 위치하는 게이트 전극을 포함하고, 상기 제 1 트랜지스터와 상기 제 2 트랜지스터 각각에 대한 상기 게이트 전극의 상부의 맨 위에서의 폭은 상기 게이트 전극의 하부의 맨 아래에서의 폭보다 더 크며; 그리고
    상기 제 2 트랜지스터에만 위치하는 제 2 일함수 조정층을 포함하여 구성되고,
    상기 제 2 일함수 조정층은, 단지 상기 제 2 트랜지스터에서의 상기 제 1 일함수 조정층과 상기 게이트 전극 사이에만 위치하고, 상기 제 1 트랜지스터의 상기 게이트 전극의 상부는 상기 제 1 일함수 조정층의 상부 표면 위에 위치함과 아울러 상기 제 1 일함수 조정층의 상부 표면과 콘택(contact)하고 또한 상기 게이트 절연층과도 콘택하며, 상기 제 2 트랜지스터의 상기 게이트 전극의 상부는 상기 제 1 일함수 조정층과 상기 제 2 일함수 조정층 각각의 상부 표면 위에 위치함과 아울러 상기 제 1 일함수 조정층과 상기 제 2 일함수 조정층 각각의 상부 표면과 콘택하고 또한 상기 게이트 절연층과도 콘택하는 것을 특징으로 하는 디바이스.
  28. 제27항에 있어서,
    상기 제 1 트랜지스터는 상기 제 2 트랜지스터보다 더 작은 게이트 길이를 갖는 것을 특징으로 하는 디바이스.
  29. 제27항에 있어서,
    상기 제 1 트랜지스터는 상기 제 2 트랜지스터보다 더 큰 게이트 길이를 갖는 것을 특징으로 하는 디바이스.
  30. 제27항에 있어서,
    상기 제 1 트랜지스터는 NFET 디바이스이고, 상기 제 2 트랜지스터는 PFET 디바이스인 것을 특징으로 하는 디바이스.
  31. 제27항에 있어서,
    상기 제 1 트랜지스터는 PFET 디바이스이고, 상기 제 2 트랜지스터는 NFET 디바이스인 것을 특징으로 하는 디바이스.
  32. 제27항에 있어서,
    상기 제 1 트랜지스터에 대한 상기 게이트 전극의 맨 위의 폭은 상기 제 2 트랜지스터에 대한 상기 게이트 전극의 맨 위의 폭보다 작은 것을 특징으로 하는 디바이스.
  33. 제27항에 있어서,
    상기 제 2 트랜지스터에 대한 상기 게이트 전극의 맨 위의 폭은 상기 제 1 트랜지스터에 대한 상기 게이트 전극의 맨 위의 폭보다 작은 것을 특징으로 하는 디바이스.
  34. 제27항에 있어서,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터의 상기 게이트 전극들의 상부들과 상기 게이트 절연층 간의 콘택은, 상기 제 1 트랜지스터와 상기 제 2 트랜지스터 각각의 상기 게이트 전극의 상부의 실질적으로 수직방향의 에지(edge)를 따라 있는 것을 특징으로 하는 디바이스.
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