TW201909255A - 形成具有較厚閘極堆疊之奈米片狀電晶體裝置之方法及產生裝置 - Google Patents

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阿里 拉扎維
謝瑞龍
史帝文 本利
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Abstract

一種方法，包括：形成帶圖案材料堆疊，該帶圖案材料堆疊包含至少一通道半導體材料層與各自在該至少一通道半導體材料層之上及之下的第一及第二犧牲材料層，形成取代閘極空腔於該帶圖案材料堆疊之上，以及通過該閘極空腔執行蝕刻製程以對於該至少一通道半導體材料層選擇性地移除該第一及第二犧牲材料層的至少一部分。該方法進一步包括：執行第二蝕刻製程以形成該通道半導體材料層的減少厚度部分，該減少厚度部分具有小於該初始厚度的最終厚度，以及形成取代閘極結構至少於該通道半導體材料層的該減少厚度部分四周。

Description

形成具有較厚閘極堆疊之奈米片狀電晶體裝置之方法及產生裝置
本揭示內容大體有關於積體電路的製造，且更特別的是，有關於形成具有較厚閘極堆疊之奈米片狀電晶體裝置之各種方法及產生裝置。
在例如微處理器、儲存裝置及其類似者的現代積體電路中，在有限的晶片區上裝設大量的電路元件，特別是電晶體。電晶體有各種形狀及形式，例如平面電晶體、FinFET電晶體、奈米片狀裝置、奈米線狀裝置等等。習知FET為平面裝置，其中該裝置的整個通道區經形成平行且稍微低於半導體基板的平面上表面。與平面FET相比，有為三維結構的所謂3D裝置，例如finFET裝置。
電晶體通常為NMOS(NFET)型或者是PMOS(PFET)型裝置，其中“N”與“P”符號是基於用來建立裝置之源極/汲極區的摻雜物之類型。所謂CMOS(互補金屬氧化物半導體)技術或產品係指使用NMOS及PMOS電 晶體裝置兩者製成的積體電路產品。不論電晶體裝置的實體組態，各裝置包含形成於半導體基板中的橫向隔開的汲極及源極區，位於基板之上且在源極/汲極區之間的閘極電極結構，以及位在閘極電極與基板之間的閘極絕緣層。在施加適當的控制電壓至閘極電極之後，就會在汲極區與源極區之間形成導電通道區而且電流從源極區流到汲極區。
有希望成為未來先進IC產品的一種裝置一般被稱為奈米片狀裝置。一般而言，奈米片狀裝置有由複數個垂直隔開的半導體材料片構成的鰭型通道結構。該裝置的閘極結構環繞通道半導體材料的隔開諸層中之每一者。此一奈米片狀裝置可形成為高速邏輯電路的一部分。通常，該奈米片狀裝置可以相對低的電壓操作，例如，1V或更小(基於當今的技術)，且專門針對高速操作及低耗電量(特別是，用於例如智慧型手機之行動裝置的IC產品)而設計。
對於改善IC產品之機能有持續不斷的需求，這通常涉及形成更複雜的電路。為了生產此類先進IC產品，產品設計者需要被特別設計或訂製成可展現不同操作特性的電晶體裝置，例如臨界電壓、關閉狀態洩露電流、操作期間的耗電量等等。此類裝置讓產品設計者在實際設計用於此類先進IC產品之電路時有更多彈性及選項。
如上述，電晶體裝置包括閘極結構。該閘極結構通常包含至少一閘極絕緣層(例如，二氧化矽、高k材料(k值大於10)等等)與用作電晶體之導電閘極電極的一 或多層的導電材料，例如金屬或含金屬層(例如，功函數調整層)。閘極結構的材料可取決於建構中裝置的類型而不同(例如，N型或P型)。另外，共同界定閘極結構的材料層數對於不同類型的裝置可不同。藉由調整共同界定閘極結構或閘極堆疊之一或多個材料層中的個數、組合物及/或厚度，可控制電晶體裝置的各種操作特性，例如臨界電壓、洩露電流等等。例如，為了生產展現低洩露電流的裝置，最好形成具有相對厚的閘極絕緣層的電晶體。不過，隨著裝置尺寸持續縮減，用於奈米片狀裝置(及其他類型裝置)之閘極結構的實體空間大小已變成極小，從而在指定實體空間中難以實體配合(physically fit)所有的閘極結構材料。另外，閘極結構在奈米片狀裝置上的相對小實體空間可能減少裝置設計者用來製造具有所欲操作特性之裝置的可用選項。
本揭示內容是針對形成具有較厚閘極堆疊之奈米片狀電晶體裝置之各種新穎方法及所產生的新穎裝置，這可避免或至少減少上述問題中之一或多個的影響。
以下提出本發明的簡化概要以提供本發明之一些方面的基本理解。此概要並非本發明的窮舉式總覽。它不是旨在確認本發明的關鍵或重要元件或者是描繪本發明的範疇。唯一的目的是要以簡要的形式提出一些概念作為以下更詳細之說明的前言。
本揭示內容大致係針對形成具有較厚閘極 堆疊之奈米片狀電晶體裝置的各種新穎方法及所產生的新穎裝置。揭示於本文的一示意方法主要包括：形成帶圖案材料堆疊於半導體基板之上，該帶圖案材料堆疊包含至少一通道半導體材料層與各自在該至少一通道半導體材料層之上及之下的第一及第二犧牲材料層，該至少一通道半導體材料具有一初始厚度，形成取代閘極空腔於該帶圖案材料堆疊之上，以及通過該取代閘極空腔執行至少一第一蝕刻製程以對於該至少一通道半導體材料層選擇性地移除該第一及第二犧牲材料層中藉由形成該取代閘極空腔而被暴露的至少一部分。在此特別實施例中，該方法進一步包括：通過該取代閘極空腔執行至少一第二蝕刻製程以減少該至少一通道半導體材料層中藉由移除該第一及第二犧牲材料層之該至少一部分而被暴露之一部分的該初始厚度，以藉此產生該至少一通道半導體材料層的減少厚度部分，該減少厚度部分具有小於該初始厚度的最終厚度，以及形成取代閘極結構於該閘極空腔內且至少於該至少一通道半導體材料層的該減少厚度部分四周。
揭示於本文的一示意奈米片狀裝置主要包括：閘極結構，鄰近該閘極結構的側壁間隔件，以及通道半導體材料層。在此示意實施例中，該通道半導體層包含第一及第二部分(具有一初始厚度)與橫向位在該第一部分與該第二部分之間的減少厚度部分。在此具體實施例中，該減少厚度部分具有小於該初始厚度的最終厚度，以及該減少厚度部分的至少一部分係垂直地位在該閘極結構下 面，同時該第一部分與該第二部分中之每一者的至少一部分係垂直地位在該側壁間隔件下面。該閘極結構至少位於該通道半導體材料層之該減少厚度部分的一部分四周。
100‧‧‧奈米片狀電晶體裝置、積體電路裝置、環繞式閘極裝置、裝置
101‧‧‧材料堆疊
101A‧‧‧長條材料堆疊、材料堆疊、堆疊
102‧‧‧半導體基板、基板、塊狀基板
104‧‧‧第一犧牲材料層、層、材料層
106‧‧‧第二犧牲材料層、層、材料層
106A-106D‧‧‧第二犧牲材料層、層
106P‧‧‧寬度、標稱寬度、最初圖案化寬度
106WT‧‧‧較小寬度、寬度
107‧‧‧絕緣材料層、絕緣材料
108‧‧‧通道半導體材料層
108A-108C‧‧‧通道半導體材料層
108T1‧‧‧初始垂直厚度
108T2‧‧‧減少最終垂直厚度
108X‧‧‧未修整部分
108Y‧‧‧實質矩形端面
109‧‧‧絕緣材料層、絕緣材料
110‧‧‧犧牲閘極結構
112‧‧‧閘極帽蓋(或硬遮罩)
114‧‧‧側壁間隔件、間隔件
114S‧‧‧外表面
114X‧‧‧內表面
115‧‧‧內間隔件空腔或末端凹部
116‧‧‧內間隔件
116S‧‧‧外表面
116X‧‧‧內表面
118‧‧‧磊晶源極/汲極區、源極/汲極區、區域
120‧‧‧導電源極/汲極接觸結構
122‧‧‧共形蝕刻停止層、蝕刻停止層
124‧‧‧絕緣材料
126‧‧‧取代閘極空腔
127‧‧‧空間、放大區域
132‧‧‧刻面
134‧‧‧取代(最終)閘極結構、凹陷閘極結構
134A‧‧‧閘極絕緣層
134B‧‧‧導電閘極電極
136‧‧‧最終閘極帽蓋(或硬遮罩)
GL‧‧‧閘極長度
GW‧‧‧閘極寬度
參考以下結合附圖的說明可明白本揭示內容，其中類似的元件以相同的元件符號表示，且其中：第1圖至第16圖圖示揭示於本文用於形成具有較厚閘極堆疊之奈米片狀電晶體裝置之各種新穎方法及所產生的新穎裝置。
儘管揭示於本文的專利標的容易做成各種修改及替代形式，然而本文仍以附圖為例圖示本發明的幾個特定具體實施例且詳述於本文。不過，應瞭解本文所描述的特定具體實施例並非旨在把本發明限定為本文所揭示的特定形式，反而是，本發明應涵蓋落在如隨附申請專利範圍所界定之本發明精神及範疇內的所有修改、等價及替代性陳述。
以下描述本發明的各種示意具體實施例。為了清楚說明，本專利說明書沒有描述實際具體實作的所有特徵。當然，應瞭解，在開發任一此類的實際具體實施例時，必需做許多與具體實作有關的決策以達成開發人員的特定目標，例如遵循與系統相關及商務有關的限制，這些都會隨著每一個具體實作而有所不同。此外，應瞭解，此類開發即複雜又花時間，但對於閱讀本揭示內容後的本 技藝一般技術人員而言仍將如同例行工作一般。
此時以參照附圖來描述本發明。示意圖示於附圖的各種結構、系統及裝置係僅供解釋以及避免熟諳此藝者所習知的細節混淆本發明。儘管如此，仍納入附圖以描述及解釋本揭示內容的示意實施例。應使用與相關技藝技術人員所熟悉之意思一致的方式理解及解釋用於本文的字彙及片語。本文沒有特別定義的術語或片語(亦即，與熟諳此藝者所理解之普通慣用意思不同的定義)旨在用術語或片語的一致用法來說明。如果術語或片語旨在具有特定的意思時(亦即，不同於熟諳此藝者所理解的意思)，則會在本專利說明書中以直接明白地提供特定定義的方式清楚地陳述用於該術語或片語的特定定義。
揭示於本文的方法及裝置可使用各種技術來製造IC產品，例如NMOS、PMOS、CMOS等等，且可用來製造各種各樣不同的產品，例如記憶體產品、邏輯產品、ASIC等等。可使用“取代閘極”製造技術製成揭示於本文的奈米片狀電晶體裝置100之閘極結構。當然，揭示於本文的本發明不應被視為受限於圖示及描述於本文的示意實施例。熟諳此藝者在讀完本申請案後會明白，附圖並未描繪各種摻雜區，例如源極/汲極區、暈圈植入區(halo implant region)、井區及其類似者。使用各種不同材料和執行各種已知技術，例如化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、熱成長製程、磊晶沉積、旋塗技術等等，可形成揭示於本文之積體電路裝置100的各種組件及結 構。此時參考附圖更詳細地描述揭示於本文之方法及裝置的各種示意具體實施例。
第1圖至第16圖圖示揭示於本文用於形成具有較厚閘極堆疊之奈米片狀電晶體裝置100之新穎方法及所產生的新穎裝置。在描繪於此的實施例中，奈米片狀電晶體裝置100會形成於半導體基板102中及之上。基板102可具有各種組態，例如圖示的塊矽組態。基板102也可具有絕緣體上覆矽(SOI)組態，其包括塊矽層、埋藏絕緣層及主動層，其中半導體裝置均形成於主動層中及之上。基板102可由矽製成或可由除矽以外的材料製成。因此，應瞭解用語“基板”或“半導體基板”涵蓋所有半導體材料及此類材料的所有形式。
第1圖的簡化平面圖圖示在早期製造階段的裝置100之一示意具體實施例。第1圖圖示藉由執行多個磊晶成長製程以產生或界定材料堆疊101實質在整個基板102上已順序形成數層材料時的裝置100。在此圖示實施例中，裝置100包含第一犧牲材料層104、複數個第二犧牲材料層106A-D(共同用元件符號106表示)以及複數個通道半導體材料層108A-C(共同用元件符號108表示)。在此特定具體實施例中，為了以下更完整地描述起見，第一犧牲材料層104應由對於第二犧牲材料層106及通道半導體材料層108兩者可選擇性地移除(藉由蝕刻)的材料製成。同樣，為了以下更完整地描述起見，第二犧牲材料層106應由對於通道半導體材料層108可選擇性地移除(藉由 蝕刻)的材料製成。在裝置完成時，通道半導體材料層108的數個部分會構成裝置100的通道結構。在一示意具體實施例中，第一犧牲材料層104與第二犧牲材料層106兩者可包含矽鍺，其中鍺濃度在諸層中充分不同以便允許該等層彼此可選擇性地蝕刻。在一特定具體實施例中，第一犧牲材料層104可包含Six1Gey1且第二犧牲材料層106可包含Six2Gey2(在此x1+y1=1；x2+y2=1；x1>0；x2>0且y1>y2或y1<y2)。甚至在更特定的示意具體實施例中，第一犧牲材料層104可包含例如Si(0.40)Ge(0.60)的材料，第二犧牲材料層106可由例如Si(0.75)Ge(0.25)的材料製成，以及通道半導體材料層108可由例如實質純矽製成。
層104、106及108在材料堆疊101內的個數及厚度可隨著特定應用而有所不同。在圖示於此的實施例中，該裝置會包含三個通道半導體材料層108。不過，實務上，可形成有任何所欲數目之通道半導體材料層108的裝置100，甚至包括環繞式閘極裝置(gate-all-around device)100的單一通道半導體材料層108(在製程期間位在兩個第二犧牲材料層106之間)。另外，當材料堆疊101包括多個第二犧牲材料層106時，材料堆疊101內的所有第二犧牲材料層106不需要形成相同的厚度，但有些應用會這樣。同樣，當材料堆疊101包含多個通道半導體材料層108時，材料堆疊101內的所有通道半導體材料層108不需要形成相同的厚度，但有些應用會這樣。在圖示於此的特定示意實施例中，第一犧牲材料層104經形成有約10nm 的初始厚度，所有第二犧牲材料層106經形成有約4nm的初始厚度，以及所有通道半導體材料層108經形成有約13nm的初始厚度。一般而言，通道半導體材料層108的初始厚度會明顯大於第二犧牲材料層106的初始厚度。在一特別實施例中，通道半導體材料層108的初始厚度可至少約1.5至3倍大於第二犧牲材料層106的初始厚度。每個應用出於各種原因可選擇用於不同材料層104、106及108的不同厚度。例如，在有些情形下，可選擇這些層(個別及共同地考慮)的厚度致使材料堆疊101的總高度與用於在同一個基板102之上所形成的其他裝置(例如FinFET裝置)的閘極結構一致，以便使得後續製造步驟較容易執行，例如化學機械研磨(CMP)製程、用於淺溝槽隔離(STI)形成的鰭片暴露製程等等。熟諳此藝者在讀完本申請案後會明白，通道半導體材料層108可約1.5至3倍大於第二犧牲材料層106之初始厚度的以上陳述不應被視為是要限制揭示於本文的本發明，因為層108、106的相對厚度可隨著選定的確切加工流程而有所不同。
當然，在讀完本申請案後，熟諳此藝者會明白，在基板102為SOI型基板的情形下，第一犧牲材料層104不會出現。在描述於此的示意加工流程中，第一犧牲材料層104的目的是要致能形成底部介電層(bottom dielectric layer)，其目的是要提供閘極結構及通道材料堆疊與奈米片狀裝置的基板102的介電隔離，奈米片狀裝置係形成於附圖所示之示意塊狀基板102上，以便最後有效 地成為類SOI組態，即使奈米片狀裝置製作於塊狀基板102上。當然，在裝置下提供此類隔離材料的最終目的是要增進裝置之電氣效能。甚至在奈米片狀裝置製作於塊狀基板上的情形下，可用不涉及第一犧牲材料層104之形成的各種不同方式來隔離裝置，亦即，第一犧牲材料層104為可依照選定用於製造奈米片狀裝置之確切加工流程而納入或省略的視需要層。例如，可執行離子佈植製程以在塊狀基板102中形成眾所周知的擊穿制止器(Punch-Through Stopper，PTS)植入區以中和或減少電荷載體的不合意流動。
第2圖的簡化平面圖圖示在執行數個加工操作之後的裝置100。首先，通過帶圖案蝕刻遮罩(未圖示)執行一或多個蝕刻製程，例如非等向性蝕刻製程，以圖案化材料堆疊101以便形成有大體為鰭狀組態的長條材料堆疊101A。該帶圖案材料堆疊在裝置100之閘極寬度(GW或W)方向有標稱寬度106P。此操作導致形成在長條材料堆疊101A的相對兩邊上伸入基板102的複數個溝槽(未圖示)。在形成長條材料堆疊101A後，沉積一層或數層絕緣材料107(例如，二氧化矽等等)以便過填(overfill)形成於基板102中的溝槽。當然，絕緣材料107可由單一層材料或多層材料構成，而且可使用熟諳此藝者所習知的各種技術及製程來形成該(等)層，例如，執行流動式CVD製程、執行ALD製程以形成包含絕緣材料的襯裡、執行HDP製程以形成高密度氧化物等等。之後，執行化學機械研磨(CMP) 製程以平坦化絕緣材料層107的上表面與帶圖案蝕刻遮罩的上表面。然後，對絕緣材料層107執行凹陷蝕刻製程以減少它在溝槽內的厚度，藉此暴露所有材料層在長條材料堆疊101A中的側面。這時，藉由執行一或多個蝕刻或剝除製程來移除帶圖案蝕刻遮罩。
在讀完本申請案後會明白，第2圖圖示出最終裝置100的閘極長度(GL或Lg-電流傳輸)方向以及最終裝置100的閘極寬度(GW或W)。圖示於附圖的各種橫截面圖為會在對應至裝置100之閘極長度方向的方向變成裝置100之閘極結構的橫截面。帶圖案蝕刻遮罩可由一或多個材料層構成，例如，相對薄的二氧化矽層與相對較厚的氮化矽層，而且它可形成到任何所欲總厚度。繼續參考第2圖，長條材料堆疊101A的寬度及高度可隨著特定應用而有所不同。另外，形成於基板102及長條材料堆疊101A中之溝槽的整體尺寸、形狀及組態可隨著特定應用而有所不同。在圖示於附圖的示意實施例中，長條材料堆疊101A圖示為已藉由執行非等向性蝕刻製程而形成，該非等向性蝕刻製程導致長條材料堆疊101A具有大致以矩形示意(簡化)圖示的組態以及材料堆疊101A中的所有層具有均勻的寬度106P。在實際的真實裝置中，長條材料堆疊101A的側壁可能為有點向外逐漸減小(亦即，長條材料堆疊101A在堆疊101A底部的寬度可能大於在堆疊101A頂部的寬度)，然而該組態並未圖示於附圖。此外，由於上述的這種側壁逐漸減小的情形，所以堆疊101A內的各個個 別材料層的寬度106P會隨著從堆疊101的最上層到堆疊101的底部而變化，例如，層106D的寬度106P可小於層106A的寬度106P(至少在某種程度上)。因此，長條材料堆疊101A的大小及組態，及其製造方式不應被視為是本發明的限制。為了便於揭露，後續附圖只圖示實質矩形的長條材料堆疊101A。
第3圖及第4圖(平面圖)圖示在執行數個加工操作之後的裝置100。在圖示於此的示意實施例中，會使用取代閘極製造技術來製造裝置100的最終閘極結構。因此，第3圖及第4圖圖示在形成用於裝置100之示意圖示的犧牲閘極結構110、閘極帽蓋(或硬遮罩)112及側壁間隔件114之後的裝置100。犧牲閘極結構110可由閘極絕緣層(未單獨圖示)(例如二氧化矽)以及犧牲閘極電極(未單獨圖示)(由例如非晶矽構成)構成。藉由執行習知的沉積、遮罩及蝕刻技術，可形成犧牲閘極結構110與閘極帽蓋(或硬遮罩)112。藉由執行共形沉積製程以形成間隔件材料共形層於犧牲閘極結構110、閘極帽蓋(或硬遮罩)112、及基板102之其餘部分之上，然後執行非等向性蝕刻製程，可形成側壁間隔件114。側壁間隔件114及閘極帽蓋(或硬遮罩)112可由各種不同材料構成，例如氮化矽、SiBCN、SiNC、SiN、SiCO及SiNOC等等，而且它們可由相同或不同的材料製成。
第5圖及第6圖(平面圖)圖示在執行數個加工操作之後的裝置100。首先，執行一或多個蝕刻製程以 移除長條材料堆疊101A中不被犧牲閘極結構110及間隔件114覆蓋的所有材料層。在一具體實施例中，該等蝕刻製程可為非等向性蝕刻製程。如第5圖所示，這些蝕刻製程對於間隔件114呈實質自對準。也應注意，如第6圖所示，在這些蝕刻製程完成後，基板102先前被第一犧牲材料層104中此時已被移除之部分覆蓋的部分便暴露出來。
第7圖圖示在執行數個加工操作之後的裝置100。首先，執行等向性蝕刻製程以對於包括第二犧牲材料層106及通道半導體材料層108的周圍材料選擇性地移除第一犧牲材料層104。之後，在基板102與最下面第二犧牲材料層106A之間的空間中形成一層絕緣材料109。用能夠形成實質均勻絕緣材料109層以便提供裝置100之通道區與源極/汲極區之電氣隔離的任何技術或技術組合(例如，共形ALD，等向性/非等向性CVD、HDP等等)，可形成該層絕緣材料109。然後，對該層絕緣材料109執行凹陷蝕刻製程，致使它有最終所欲厚度，然後移除第二犧牲材料層106及通道半導體材料層108之側壁的任何絕緣材料。在讀完本申請案後，熟諳此藝者會明白，上述加工流程只是在第7圖之閘極材料堆疊下形成隔離材料的一種方式。
第8圖圖示在執行數個加工操作之後的裝置100。首先，執行定時等向性蝕刻製程以部分凹陷第二犧牲材料層106從而在相鄰通道半導體材料層108之間建立或界定內間隔件空腔(inner spacer cavity)或末端凹部 (end recess)115。然後，執行例如ALD製程的共形沉積製程以形成一層絕緣材料(例如，氮化矽)以便實質填滿末端凹部115。之後，執行非等向性或等向性蝕刻製程以移除絕緣材料的任何多餘材料數量從而界定或產生位在末端凹部115內的內間隔件116。應注意，內間隔件116的外表面116S對於間隔件114的外表面114S實質呈自對準。另外，取決於被執行用來部分凹陷第二犧牲材料層106從而界定內間隔件空腔或末端凹部115之橫向寬度的上述等向性蝕刻製程的持續時間，內間隔件116的內表面116X可能與間隔件114的內表面114X對準或不對準。如下文所詳述的(例如，參考第12圖)，第二犧牲材料層106的其餘部分會被移除以騰出空間給會在通道半導體層108四周及在內間隔件116之間(但不限於這些地方)的裝置之最終閘極結構。熟諳此藝者在讀完本申請案後會明白，相較於傳統或標準奈米片狀加工流程，使用此加工流程允許第二犧牲材料層106形成到相對小的初始厚度。接著，使用相對薄的第二犧牲材料層106意謂著內間隔件空腔或末端凹部115遠小於使用較厚犧牲材料層之先前技術流程的對應內間隔件空腔。因此，藉由形成在相對較小的內間隔件空腔或末端凹部115中會夾止(pinch-off)的相對較薄(相較於先前技術加工流程)共形間隔件材料層，可填滿本文所揭示的實體較小的內間隔件空腔或末端凹部115。形成此相對較薄(相較於先前技術加工流程)共形內間隔件材料層也意謂著，相較於涉及形成相對較厚共形內間隔件材料層的傳統 加工流程，在形成相對較薄共形內間隔件材料層時，較少消耗相鄰裝置的橫向間隔。因此，相較於傳統製程，可減少閘極間隔(接觸閘極多晶矽節距(Contacted gate Poly-Pitch，CPP))，而不會有使揭示於本文之相對較薄共形內間隔件材料層在相鄰閘極結構之間夾止的風險。淨結果是，相較於傳統奈米片狀加工流程，揭示於本文的加工流程有更好的裝置縮放潛力。
第9圖圖示在執行數個加工操作之後的裝置100。首先，執行磊晶成長製程以形成裝置100的磊晶源極/汲極區118於絕緣材料層109之上。通道半導體材料層108在此磊晶成長製程期間用作成長面或種子區。磊晶源極/汲極區118可由與通道半導體材料層108相同的半導體材料構成，例如矽，或是它們可由不同的材料構成，例如SiGe。應注意，由於通道半導體材料層108的初始厚度相對大，所以有效成長面積相對較大，從而有利於/增進磊晶源極/汲極區118的成核(nucleation)及成長。因此，相較於形成用於奈米片狀裝置之相對較薄通道半導體材料層的情形，S/D磊晶形成的機構可能會更快且提供實體較大的區域118。可取決於建構中裝置之類型(N或P)的適當摻雜物類型來原位摻雜磊晶源極/汲極區118。
繼續參考第9圖，在磊晶源極/汲極區118形成後，藉由執行習知加工操作，在通道半導體材料層108上形成示意導電源極/汲極接觸結構120，例如，溝槽矽化物結構。之後，執行共形沉積製程以形成共形蝕刻停止層 122(例如，氮化矽)於裝置100上。蝕刻停止層122可形成到任何所欲厚度。然後，在產品上毯覆沉積一層絕緣材料124以便過填在蝕刻停止層122之上的空間。這時，使用閘極帽蓋(或硬遮罩)112作為研磨停止層而執行一或多個CMP製程以便移除多餘數量的絕緣材料124及蝕刻停止層122。
如上述，在圖示於此的示意實施例中，會使用取代閘極製造技術來製造裝置100的最終閘極結構。因此，第10圖圖示在執行數個加工操作之後的裝置100。首先，執行至少一CMP製程加上蝕刻製程以移除閘極帽蓋(或硬遮罩)112和間隔件114、蝕刻停止層122及絕緣材料124的垂直部分以便藉此暴露犧牲閘極結構110。然後，執行一或多個蝕刻製程以移除暴露的犧牲閘極結構110。這些加工操作導致在間隔件114之間的區域中形成取代閘極空腔126。犧牲閘極結構110的移除也暴露第二犧牲材料層106及通道半導體材料層108在取代閘極空腔126內的部分。
第11圖圖示在通過取代閘極空腔126執行等向性蝕刻製程以便相對於通道半導體材料層108及周圍材料選擇性地移除第二犧牲材料層106之其餘部分之後的裝置100，亦即，“釋出”通道半導體材料層108及周圍材料。應注意，移除第二犧牲材料層106在裝置100之閘極長度方向(第11圖的橫截面方向)與裝置100之閘極寬度方向(亦即，在進出第11圖之圖面的方向)的其餘部分。此加 工操作的結果是，取代閘極空腔126此時包括在釋出通道半導體材料層108與內間隔件116之間的空間以及間隔件114之間的空間。應注意，間隔件114形成取代閘極空腔126之至少一部分的橫向邊界。
第12圖圖示在通過取代閘極空腔126對通道半導體材料層108執行減薄或修整製程(thinning or trimming process)以便減少(或修整)通道半導體材料層108在取代閘極空腔126內露出之至少一部分的厚度之後的裝置100。通道半導體材料層108的未修整部分108X留在相鄰內間隔件116之間。第13圖的橫截面圖(從第12圖所示處繪出)圖示修整製程完成後的通道半導體層108C；第14圖的端視圖(如第12圖所示)圖示修整製程完成後的通道半導體層108C；以及第15圖的平面圖(如第12圖所示)圖示修整製程完成後的通道半導體層108C。如第12圖至第15圖所示，此加工操作使通道半導體材料層108的被修整部分之厚度從初始垂直厚度108T1減到最終垂直厚度108T2，亦即，相較於通道半導體材料層108的第一及第二未修整初始厚度部分108X，通道半導體材料層108的被修整部分有減少的厚度。對於通道半導體材料層108所做的修整數量可隨著特定應用而有所不同。在一示意實施例中，修整製程的執行可致使最終厚度108T2小於通道半導體材料層108之初始厚度108T1約25至50%。熟諳此藝者在讀完本申請案後會明白，上述範圍(約25至50%)不應被視為是要限制揭示於本文的本發明，因為初始厚度 108T1與最終厚度108T2的相對減量(按百分比)可隨著選定的確切加工流程而有所不同。例如，可形成有相對薄初始厚度108T1的通道半導體材料層108，然後修整約5至10%以實現目標最終厚度108T2。反之，可形成有極厚初始厚度108T1的通道半導體材料層108，然後修整約80至90%以滿足目標最終厚度108T2。
應注意，由於犧牲閘極結構110在執行修整製程前被移除，所以通道半導體材料層108的修整或尺寸縮減會在裝置100的閘極寬度(GW)與閘極長度方向(GL)發生。第13圖至第15圖為最上面通道半導體層108C的不同視圖。如在此所示，層108C的第一及第二未修整初始厚度部分108X的寬度106P(在閘極寬度方向)大約等於層108C在初始被圖案化時的寬度106P(參考第2圖)，同時層108C的被修整部分由於修整製程而有較小寬度106WT(在閘極寬度方向)。寬度106WT與最初圖案化寬度106P之間的差額取決於層108C的修整數量。也應注意，層108的未修整部分有簡化圖示的實質矩形端面108Y，其提供電流從源極區通過通道區流到汲極區的管道。相較於先前技術裝置，由於通道半導體材料108的初始層有較大的垂直厚度，所以由層108之第一及第二未修整初始厚度部分108X之端面界定的面積也大於先前技術裝置的。由相對較大端面108Y所提供的增多面積對裝置的操作特性可提供顯著的效益，下文有更完整的描述。
相較於對此通道半導體材料層不做任何修 整的先前技術奈米片狀裝置及/或使用與揭示於本文之通道半導體材料層108之初始厚度108T1相比有實質較小初始厚度之通道半導體材料層的先前技術裝置，減少通道半導體材料層108的大小或厚度會有在減薄通道半導體材料層108之間建立相對較大的空間127(在此會形成閘極材料)的效果。也應注意，在有些應用中，最終修整(厚度減少)的通道半導體材料層108也可包含簡化圖示的刻面132(例如，(111)刻面)，其用作通道半導體材料層108之減少厚度108T2部分與通道半導體材料層108之第一及第二未修整初始厚度部分108X之間的過渡區。在一示意實施例中，通道半導體材料層108的修整(或減小尺寸)可藉由執行氣相鹽酸蝕刻製程，使用H2及NH3的Frontier製程(應用材料公司的)或內層(IL)製程，其係控制良好的氧化製程結合控制良好的HF蝕刻製程，或允許控制良好地移除通道半導體材料層108之材料的任何其他製程。
若需要，在對通道半導體材料層108執行修整製程之前，可通過取代閘極空腔126來執行蝕刻製程以減小內間隔件116的橫向寬度，如第12圖的虛線116X所反映的。內間隔件116的此一修整也有進一步增加修整通道半導體材料層108之間的空間127尺寸的效果。或者，參考第8圖，藉由減少末端凹部115(在此處形成內間隔件116)的尺寸(橫向寬度)，也可實現相同的結果。
熟諳此藝者在讀完本申請案後會明白，在修整後，通道半導體材料層108中垂直位在內間隔件116 之間及下面的第一及第二未修整初始厚度部分108X會有與通道半導體材料層108之初始厚度108T1相同的厚度。在通道半導體材料層108之減少厚度108T2部分與源極/汲極區之間的位置處，維持有增加厚度108T1的通道半導體材料層108極其有利。在製造裝置100時，需要將磊晶源極/汲極區118中的摻雜物驅入通道半導體材料層108之第一及第二未修整初始厚度部分108X的至少數個部分，以便在通道半導體材料層108之減少厚度108T2部分與源極/汲極區118之間形成延伸區。通常用快速熱處理(RTP)製程或雷射瞬間退火(LSA)製程來將摻雜物從磊晶源極/汲極區118驅出。通道半導體材料層108的電阻通常被稱為“延伸部電阻(extension resistance)”，其中較高的延伸部電阻可減少或降低裝置100的通態電流(ON-state current)，而較低的延伸部電阻可有利地增加(或至少不降低)通態電流。因此，裝置的延伸部電阻為裝置100的重要特性。如上述，在描述於本文的加工流程中，相較於標準奈米片狀加工流程的通道半導體材料，通道半導體材料層108會形成有較大的初始厚度108T1。相較於先前技術奈米片狀裝置，此操作導致相對較厚的第一及第二未修整初始厚度部分108X(具有厚度108T1)位在內間隔件116及相鄰的源極/汲極區118下面及其間。如上述，揭示於本文的奈米片狀裝置具有端面108Y，它有增加的(相較於先前技術裝置)有效橫截面面積供電子在延伸區中流動通過裝置100，從而減少裝置的延伸部電阻。
第16圖圖示在使用習知製造技術形成簡化圖示的取代(最終)閘極結構134及最終閘極帽蓋(或硬遮罩)136於取代閘極空腔126中以及於放大區域127中之後的裝置100。通常，最終閘極結構134的材料係依序地形成於取代閘極空腔126中。例如，參考第16圖，可執行第一共形沉積製程以形成遍及產品且在取代閘極空腔126與在此時被修整之通道半導體材料層108之間的放大區域127內的閘極絕緣層134A。之後，執行一或多個沉積製程以在取代閘極空腔126中形成一或多個導電材料，以便共同形成最終閘極結構134的導電閘極電極134B。例如，在一具體實施例中，可執行第二共形沉積製程以形成遍及產品且於在取代閘極空腔126內之閘極絕緣層134A上的功函數調整金屬層(未單獨圖示)。在有些應用中，在取代閘極空腔126中可形成附加共形導電材料層。接下來，可執行毯覆沉積製程以形成例如鎢、鋁、多晶矽等等的塊狀導電材料(未單獨圖示)於功函數調整金屬層上，以便過填取代閘極空腔126的其他未填部分。之後，可執行一或多個CMP製程以便移除閘極絕緣層134A的多餘部分與導電閘極電極134B位於絕緣材料124層上面和在取代閘極空腔126外面的導電材料。
這時，執行一或多個凹陷蝕刻製程以凹陷最終閘極結構134之材料在取代閘極空腔126內的垂直高度，以便騰出空間(在垂直的意思上)給最終閘極帽蓋(或硬遮罩)136。最終閘極帽蓋(或硬遮罩)136的形成可藉由毯覆 沉積一層最終閘極帽蓋(或硬遮罩)136的材料於裝置100之上以及於在取代閘極空腔126內之凹陷閘極結構134之上的空間中。然後，使用該層絕緣材料124作為研磨停止層，可執行另一CMP製程，以便移除最終閘極帽蓋(或硬遮罩)136之材料的多餘數量。在加工此處時，已在奈米片狀裝置100上形成有最終閘極帽蓋(或硬遮罩)136的最終閘極結構134。當然，最終閘極結構134的建構材料可取決於該裝置為N型裝置還是P型裝置而有所不同。另外，取決於建構中裝置的類型，最終閘極結構134可具有不同個數的材料層，例如，N型裝置的最終閘極結構134可包含比P型裝置之最終閘極結構134還多的導電材料層。閘極絕緣層134A可由各種不同材料構成，例如二氧化矽、所謂的高k(k值大於10)絕緣材料(在此k為相對介電常數)等等。取決於所製造之裝置的類型(N或P)，功函數調整金屬層可由各種不同材料構成，例如氮化鈦、TiC、TiAlC、W、Al等等。最終閘極帽蓋(或硬遮罩)136可由各種不同材料製成，例如氮化矽、SiCN、SiN/SiCN、SiOC、SiOCN等等。
熟諳此藝者在讀完本申請案後會明白，增加可用來形成最終閘極結構134(藉由修整通道半導體材料層108)的實體空間127(相較於先前技術裝置)極其有利。除此之外，形成可供閘極材料使用的此一相對大的空間127讓裝置設計者能夠訂製最終閘極結構134的材料以配合特定需要，因為這與使用於IC產品上之不同電路的不同 電晶體裝置的電晶體特性有關。例如，由於具有相對較大的空間127，所以相較於其他電晶體裝置(例如，在需要高速切換之邏輯電路中的電晶體)，閘極絕緣層134A在有些電晶體裝置(例如，在低洩露電流為重要考量之輸入/輸出電路中的電晶體)上可較大。作為另一實施例，該較大空間127可能是有利的，因為這與在閘極堆疊中形成附加鐵電材料層以做成負電容奈米片狀裝置有關。作為另一實施例，形成具有增加空間127(相較於先前技術裝置)的奈米片狀裝置提供設計者在揭示於本文之奈米片狀裝置中可高度靈活地藉由允許在閘極材料之相對較大的空間127中形成附加功函數金屬(或增加彼等的厚度)來製造具有不同臨界電壓(按某些IC產品的要求)的裝置。
以上所揭示的特定具體實施例均僅供圖解說明，因為熟諳此藝者在受益於本文的教導後顯然可以不同但等價的方式來修改及實施本發明。例如，可用不同的順序完成以上所提出的製程步驟。此外，除非在以下申請專利範圍有提及，不希望本發明受限於本文所示之構造或設計的細節。因此，顯然可改變或修改以上所揭示的特定具體實施例而所有此類變體都被認為仍然是在本發明的範疇與精神內。應注意，在本專利說明書及隨附申請專利範圍中為了描述各種製程或結構而使用的例如“第一”、“第二”、“第三”或“第四”用語只是用來作為該等步驟/結構的簡寫參考且不一定暗示該等步驟/結構的執行/形成按照該有序序列。當然，取決於確切的申請專利範圍語言，可能 需要或不需要該等製程的有序序列。因此，本文提出以下的申請專利範圍尋求保護。

Claims (20)

  1. 一種形成奈米片狀電晶體之方法，包含：形成帶圖案材料堆疊於半導體基板之上，該帶圖案材料堆疊包含至少一通道半導體材料層以及各自在該至少一通道半導體材料層之上及之下的第一及第二犧牲材料層，該至少一通道半導體材料層有一初始厚度；形成取代閘極空腔於該帶圖案材料堆疊之上；通過該取代閘極空腔執行至少一第一蝕刻製程以對於該至少一通道半導體材料層選擇性地移除該第一及第二犧牲材料層中藉由形成該取代閘極空腔而被暴露的至少一部分；通過該取代閘極空腔執行至少一第二蝕刻製程以減少該至少一通道半導體材料層中藉由移除該第一及第二犧牲材料層之該至少一部分而被暴露之一部分的該初始厚度，以藉此產生該至少一通道半導體材料層中具有小於該初始厚度之最終厚度的一減少厚度部分；以及形成取代閘極結構於該取代閘極空腔內且至少於該至少一通道半導體材料層之該減少厚度部分四周。
  2. 如申請專利範圍第1項所述之方法，其中，該至少一通道半導體材料層進一步包含：該至少一通道半導體材料層中具有該初始厚度的第一及第二部分，其中，該至少一通道半導體材料層的該減少厚度部分位在該 至少一通道半導體材料層的該第一部分與該第二部分之間。
  3. 如申請專利範圍第2項所述之方法，其中，該至少一通道半導體材料層之該第一部分與該第二部分的每一者的至少一部分係垂直地位在為該取代閘極空腔之至少一部分之橫向邊界的側壁間隔件之下。
  4. 如申請專利範圍第1項所述之方法，其中，通過該取代閘極空腔執行該至少一第二蝕刻製程的步驟包含：執行氣相鹽酸蝕刻製程、包含作為蝕刻劑之H 2及NH 3的蝕刻製程、或氧化-蝕刻組合製程中之至少一者。
  5. 如申請專利範圍第1項所述之方法，其中，執行該至少一第二蝕刻製程的步驟包含：執行該至少一第二蝕刻製程以產生該至少一通道半導體材料層的該減少厚度部分，該減少厚度部分具有小於該初始厚度約25至50%的最終厚度。
  6. 如申請專利範圍第1項所述之方法，其中，執行該至少一第二蝕刻製程包含：執行該至少一第二蝕刻製程以各自在該至少一通道半導體材料層的該第一部分及該第二部分與該至少一通道半導體材料層的該減少厚度部分之間產生第一及第二刻面化過渡區(faceted transition region)。
  7. 如申請專利範圍第1項所述之方法，其中，該至少一通道半導體材料層包含矽，以及該第一及第二犧牲材料層包含矽鍺(SiGe)，其中，該第一及第二犧牲材料層 包含不同的鍺濃度。
  8. 如申請專利範圍第2項所述之方法，其中，該減少厚度部分在該電晶體之閘極寬度方向有最終寬度，該最終寬度小於在該第一部分與該第二部分的每一者之該閘極寬度方向的最終寬度。
  9. 如申請專利範圍第1項所述之方法，其中，該至少一通道半導體材料層的該初始厚度至少1.5至3倍大於該第一及第二犧牲材料層中之任一者的初始厚度。
  10. 一種形成奈米片狀電晶體之方法，包含：形成帶圖案材料堆疊於半導體基板之上，該帶圖案材料堆疊包含交替的通道半導體材料層與犧牲半導體材料層，其中，該等通道半導體材料層的每一者的初始厚度至少1.5至3倍大於該等犧牲半導體材料層的每一者的初始厚度；形成取代閘極空腔於該帶圖案材料堆疊之上；通過該取代閘極空腔執行至少一第一蝕刻製程以對於該等通道半導體材料層選擇性地移除該等犧牲半導體材料層中藉由形成該取代閘極空腔而被暴露的至少一部分；通過該取代閘極空腔執行至少一第二蝕刻製程以減少每個該等通道半導體材料層中藉由移除該等犧牲半導體材料層之該至少一部分而暴露之一部分的該初始厚度，以藉此產生每個該等通道半導體材料層的減少厚度部分，其中，每個該等通道半導體材料層的該 減少厚度部分具有小於該等通道半導體材料層之該初始厚度約25至50%的最終厚度；以及形成取代閘極結構於該取代閘極空腔內且至少位於該等通道半導體材料層的該等減少厚度部分四周。
  11. 如申請專利範圍第10項所述之方法，其中，每個該等通道半導體材料層進一步包含：具有該初始厚度的第一及第二部分，且其中，該減少厚度部分位於在每個該等通道半導體材料層上的該第一部分與該第二部分之間。
  12. 如申請專利範圍第10項所述之方法，其中，每個該等通道半導體材料層之該第一部分與該第二部分的每一者的至少一部分係垂直地位在為該取代閘極空腔之至少一部分之橫向邊界的側壁間隔件之下。
  13. 如申請專利範圍第10項所述之方法，其中，通過該取代閘極空腔執行該至少一第二蝕刻製程包含：執行氣相鹽酸蝕刻製程、包含作為蝕刻劑之H 2及NH 3的蝕刻製程、或氧化-蝕刻組合製程中之至少一者。
  14. 如申請專利範圍第10項所述之方法，其中，執行該至少一第二蝕刻製程包含：執行該至少一第二蝕刻製程以各自在每個該等通道半導體材料層的該第一部分與該第二部分之間產生第一及第二刻面化過渡區。
  15. 如申請專利範圍第11項所述之方法，其中，該減少厚度部分在該電晶體之閘極寬度方向有一最終寬度，該最終寬度小於在該第一部分與該第二部分中之每一者 之該閘極寬度方向的最終寬度。
  16. 一種奈米片狀電晶體，包含：閘極結構；側壁間隔件，鄰近該閘極結構；以及通道半導體材料層，該通道半導體材料層包含：第一及第二部分與橫向位在該第一部分與該第二部分之間的減少厚度部分，其中，該第一部分與該第二部分具有初始厚度以及該減少厚度部分具有小於該初始厚度之最終厚度，且其中，該減少厚度部分的至少一部分係垂直地位在該閘極結構下面，且該第一部分與該第二部分的每一者的至少一部分係垂直地位在該側壁間隔件下面，且其中，該閘極結構至少位於該通道半導體材料層之該減少厚度部分的一部分四周。
  17. 如申請專利範圍第16項所述之電晶體，其中，該最終厚度小於該初始厚度約25至50%。
  18. 如申請專利範圍第16項所述之電晶體，更包含：各自在該通道半導體材料層的該第一部分及該第二部分與該通道半導體材料層的該減少厚度部分之間的第一及第二刻面化過渡區。
  19. 如申請專利範圍第16項所述之電晶體，其中，該減少厚度部分在該電晶體之閘極寬度方向具有最終寬度，該最終寬度小於在該第一部分與該第二部分的每一者之該閘極寬度方向的最終寬度。
  20. 如申請專利範圍第19項所述之電晶體，其中，該閘極結構包含高k閘極絕緣層與至少一層含金屬材料。
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