TWI584384B - 形成電晶體之取代閘極結構的方法及其成品設備 - Google Patents

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崔起植
斯成 方
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Description

形成電晶體之取代閘極結構的方法及其成品設備
一般而言，本發明關於半導體設備的製造，尤其是關於形成用於電晶體設備和其成品設備的取代閘極結構的各種創新方法。
譬如CPU、儲存設備、ASIC(特殊應用積體電路，application specific integrated circuits)等等的先進積體電路的製造需要依據特定的電路佈局在既定的晶片面積內形成大量的電路元件，其中，所謂的金氧半導體場效電晶體(metal oxide semiconductor field effect transistor,MOSFET或FET)代表一種重要的電路元件類型，其實質上決定了該積體電路的效能。該電晶體典型地不是NMOS(NFET)就是PMOS(PFET)類型的設備，其中，“N”和“P”的名稱依據用來創造該設備的源極/汲極區域的摻雜劑的種類而定。所謂的CMOS(互補式金氧半導體，Complementary Metal Oxide Semiconductor)技術或產品是指使用NMOS和PMOS兩者來製造的積體電路產品。
場效電晶體，不論是NMOS或PMOS設備，典型地包含源極區域、汲極區域、設置在該源極區域和汲極區域之間的通道區域，以及設置在該通道區域上方的閘極電極。藉由控制施加在該閘極電極上的電壓來控制流過該FET的電流。對於NMOS設備，如果沒有電壓(或是邏輯上的低電壓)被施加到該閘極電極，則沒有電流流經過該設備(忽略不想要的漏電流，其相對來說是小的)。然而，當適當的正電壓(或是邏輯上的高電壓)被施加到該閘極電極，該NMOS設備的通道區域變成導電的，且允許電子流在該源極區域和該汲極區域之間通過該導電的通道區域來流通。對於PMOS設備，該控制電壓是相反的。場效電晶體可以是各種不同的實體形狀，例如，所謂的平面FET設備和所謂的3D或FinFET設備。
數十年來，平面FET設備是用來製作積體電路產品的主要選擇，因為用來形成這些平面設備的製造方法相較于包含形成3D設備的製造方法來說相對簡單。為了改良平面FET的運作速度並增加在積體電路設備上的平面FET的密度，設備設計者過去幾年已經大量的縮減平面FET的實體尺寸。特別是，平面FET的通道長度已有相當地降低，其具有增強平面FET開關速度的結果。然而，降低平面FET的通道長度也降低了源極和汲極區域之間的距離。在一些情況下，源極和汲極區域之間的分隔的縮小使得由該汲極區域的電位能對該源極區域的電位能和通道區域的反向影響難以有效抑制。這有時稱為短通道效應， 其中，作為主動開關的平面FET的特性降低了。
如上所述，相對於平面FET，所謂的3D或FinFET設備具有三維(3D)結構。特別是，在FinFET中，一般是垂直設置的鰭片形狀主動區域形成在半導體基板中且閘極結構(閘極絕緣層加上閘極電極)設置成環繞該鰭片形狀主動區域的側面和上表面兩者以形成三閘極結構(tri-gate structure)，從而使用具有三維結構而非平面結構的通道。在一些情況下，例如氮化矽的絕緣蓋帽層被設置在鰭片的頂部，而該FinFET設備僅具有雙閘極結構。不同於平面FET，在FinFET設備中，垂直於該半導體基板的表面來形成通道，從而降低該半導體設備的物理尺寸。此外，在FinFET中，在設備的汲極區域上的接合電容大量的降低，其傾向於降低至少一部分的短通道效應。當施加適當的電壓在FinFET設備的閘極電極上時，該鰭片的表面(以及接近該表面的內部部分)，亦即該鰭片實質上垂直方向的側壁和頂部上表面，變成導電通道區域，因而允許電流流過。在FinFET設備中，該“通道寬度”大約是垂直鰭片高度加上該鰭片的頂部表面寬度(亦即，鰭片寬度)的兩倍(2x)。可以在和平面電晶體設備相同的印跡(foot print)中形成多個鰭片。因此，對於既定的標地空間(plot space)(或印跡)，相較於平面電晶體設備，FinFET傾向於能夠產生顯著較大的驅動電流。此外，因為在FinFET設備上的“鰭片”通道的優越閘極電極控制，相較於平面FET的漏電流，在設備轉為“關閉”之後的FinFET設備的漏電流顯著 的降低。總而言之，相較於平面FET的結構，FinFET設備的3D結構是優越的MOSFET結構，特別是在20nm和以下的CMOS技術節點中。
對於許多早期的設備技術世代，大多數電晶體元件的閘極結構是由複數個矽基材料所組成，譬如二氧化矽及/或氮氧化矽閘極絕緣層結合多晶矽閘極電極。然而，積極微縮的電晶體元件的通道長度已經變得更小，許多新世代的設備使用包含其他材料的閘極結構，以努力避免關於在減低通道長度的電晶體中的傳統矽基材料的使用的短通道效應。舉例而言，在一些積極微縮的電晶體元件中，其通道長度可以是大約10到32nm或更低的等級，已經實施包含所謂的高k介電閘極絕緣層和一層或多層金屬層其作用為閘極電極(HK/MG)的閘極結構。這些替代的閘極結構已經證明能提供顯著加強的操作特性，超過至今為止更多傳統的二氧化矽/多晶矽閘極結構的操作特性。
依據特定的整體設備需求，數種不同的高k材料，亦即具有大約10或更大的介電常數或k值的材料，已經以不同程度地成功被用於HK/MG閘極電極結構的閘極絕緣層中。舉例而言，在一些電晶體元件設計中，高k閘極絕緣層可能包含氧化鉭(Ta2O5)、氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化鈦(TiO2)、氧化鋁(Al2O3)、矽酸鉿(HfSiOx)等等。再者，一種或多種非多晶矽金屬閘極電極材料，亦即金屬閘極堆疊，可以被用於HK/MG結構中以控制該電晶體的功函數。這些金屬閘極電極材料可包含，舉例而言， 一層或多層的鈦(Ti)、氮化鈦(TiN)、鈦鋁(TiAl)、鈦鋁碳(TiALC)、鋁(Al)、氮化鋁(AlN)、鉭(Ta)、氮化鉭(TaN)、碳化鉭(TaC)、氮碳化鉭(TaCN)、鉭矽氮化物(TaSiN)、鉭矽化物(TaSi)等等。
一種習知被用來形成具有高k/金屬閘極結構的電晶體的製程方法是所謂的“後閘極”或“取代閘極”技術。該取代閘極製程可以用於形成平面設備或3D設備。第1A至1D圖簡化的描繪了一種使用取代閘極技術來形成HK/MG取代閘極結構的先前技術方法。如第1A圖所示，該製程包含形成基本的電晶體結構在半導體基板12上方的由淺溝槽隔離結構13所定義的主動區域中。在如第1A圖所示的製造時間點上，該設備10包含犧牲閘極絕緣層14、偽閘極電極或犧牲閘極電極15、側壁間隔物16、絕緣材料層17以及形成在該基板12中的源極/汲極區域18。該設備10的各種元件和結構可以使用各種不同材料並藉由實行各種習知技術來形成。舉例而言，該犧牲閘極絕緣層14可包含二氧化矽、該犧牲閘極電極15可包含多晶矽，該側壁間隔物16可包含氮化矽且該絕緣材料層17可包含二氧化矽。該源極/汲極區域18可包含植入摻雜物材料(用於NMOS設備的N型摻雜物和用於PMOS設備的P型摻雜物)，其使用習知遮罩和離子布植技術來植入在該基板12中。當然，本領域的技術人員將瞭解為了簡潔的目的，該電晶體10有其他的特徵未描繪在圖中。舉例而言，所謂的暈圈植入(halo implant)區域並未顯示在圖中，以及 典型可在高效能PMOS電晶體中發現的各種矽/鍺層或區域。在如第1A圖所示的製造時間點上，該設備10的各種結構已經形成且已經實行化學機械研磨(chemical mechanical polishing,CMP)製程來移除在該犧牲閘極電極15上方的任何材料，譬如由氮化矽組成的保護蓋帽層(未圖示)以使得至少可以移除該犧牲閘極電極15。
如第1B圖所示，實行一個或多個蝕刻製程來移除該犧牲閘極電極15和犧牲閘極絕緣層14，從而定義取代閘極將接著形成在其中的閘極空腔20。典型地，移除該犧牲閘極絕緣層14是該取代閘極技術的一部分，如此處所述。然而，該犧牲閘極絕緣層14可能不會在所有的應用中被移除。
接著，如第1C圖所示，組成取代閘極結構30的各種材料層被形成在閘極空腔20中。即使在該犧牲閘極絕緣層14被有意地移除的情況下，一非常薄的本征氧化層(未圖示)會形成在該基板12上和該閘極空腔20內。用於該取代閘極結構30的材料對於NMOS和PMOS設備通常是不同的。舉例而言，對於NMOS設備的取代閘極結構30可以包含高k閘極絕緣層30A，譬如氧化鉿，具有約2nm的厚度、第一金屬層30B(例如，具有約1到2nm厚度的氮化鈦層)、第二金屬層30C，即所謂的對於NMOS設備的功函數調整金屬層(例如，具有約5nm厚度的鈦鋁或鈦鋁碳層)、第三金屬層30D(例如，具有約1到2nm厚度的氮化鈦層)以及塊材金屬層30E，譬如鋁或鎢。最後，如第1D 圖所示，一個或多個CMP製程被實施來移除該閘極絕緣層30A、該第一金屬層30B、該第二金屬層30C、該第三金屬層30D和該塊材金屬層30E位於該閘極空腔20之外的超出部分，從而定義用於例示的NMOS設備的該取代閘極結構30。典型地，用於PMOS設備的該替換金屬閘極結構30不需要包含像用在NMOS設備中那麼多的金屬層。舉例而言，用於PMOS設備的該閘極結構30可能僅包含高k閘極絕緣層30A、單一的氮化鈦層，即用於PMOS設備的功函數調整金屬層，具有大約3到4nm的厚度，以及塊材金屬層30E。
隨著電晶體設備的閘極長度降低，該閘極空腔20的物理尺寸也隨之降低。因此，將需要用於取代閘極結構30的全部材料層適配到縮小尺寸的閘極空腔中變得有物理上的困難，特別是對於NMOS設備，因為典型地用來形成NMOS設備的閘極結構的較多材料層。舉例而言，當閘極長度持續縮短，孔洞和裂縫可以形成在沉積在該閘極空腔20內的各種材料層中。這些孔洞和裂縫可造成設備表現得低於預期的水準，或在一些情況下，該設備的形成就是無法接受且必須被拋棄。
本發明是關於各種創新的用來形成用於電晶體設備的取代閘極結構的方法以及其所製成的設備，其可解決或減低以上所述的一個或多個問題。
以下呈現了本發明的簡化概要以便提供對 本發明的一些態樣的基本理解。此概要並非本發明的詳盡綜述。此概要並非意在標識本發明的關鍵要件，也並非意在描繪本發明的範圍。該概要的唯一目的是以簡化的形式呈現本發明的一些概念，以作為稍後呈現的更詳細描述的前序。
一般而言，本發明是關於各種創新的用來形成用於電晶體設備的取代閘極結構的方法以及其所製成的設備。本文所揭露的一個例示性方法包括實行至少一個蝕刻製程以移除用於電晶體的犧牲閘極結構，從而藉由分隔開的側壁間隔物的內表面定義閘極空腔，該閘極空腔具有一擁有第一寬度的開口；沉積至少一個材料層在該閘極空腔中；形成凹入式犧牲材料層在該閘極空腔中並在該至少一個材料層上方；實行至少一個蝕刻製程以移除在該閘極空腔中並在該凹入式犧牲材料層上方的該至少一個材料層，從而將位在該犧牲材料層上方的該分隔開的側壁間隔物的該內表面的部份曝露出來；以及實行間隔物修整蝕刻製程在該分隔開的側壁間隔物的該內表面的曝露部份上以減少該側壁間隔物至少一個部分的厚度並從而將該開口的尺寸增加到第二寬度，其大於該第一寬度。
本文所揭露的另一例示性方法包括形成側壁間隔物，鄰接該犧牲閘極結構；執行至少一個蝕刻製程以移除用於該電晶體的該犧牲閘極結構，從而藉由該側壁間隔物的內表面定義閘極空腔，其中，該閘極空腔具有一擁有第一寬度的開口；沉積閘極絕緣層在該閘極空腔中並 在該側壁間隔物的該內表面上；沉積第一金屬層在該閘極空腔中的該閘極絕緣層上；形成凹入式犧牲材料層在該閘極空腔中並在該第一金屬層上方；實行至少一個蝕刻製程以移除位在該閘極空腔中並在該凹入式犧牲材料層上方的該閘極絕緣層和該第一金屬層，從而將該側壁間隔物的該內表面的部份曝露出來；以及實行至少一個蝕刻製程在該側壁間隔物的該內表面的該曝露部份上以減少該側壁間隔物至少一個部分的厚度並將該開口的尺寸增加到第二寬度，其大於該第一寬度。
本文所揭露的一種例示創新電晶體設備包括閘極結構，設置在半導體基板上方；以及分隔開的側壁間隔物，設置在該基板上方鄰接該閘極結構，其中，各個該側壁間隔物具有階梯狀的剖面構形的內表面。
創新電晶體設備的另一範例包括閘極結構，設置在半導體基板上方；以及分隔開的側壁間隔物，設置在該基板上方鄰接該閘極結構，其中，各個該側壁間隔物具有包含第一部份和第二部分的內表面，其中該第二部分設置在該第一部分和該基板的表面之間，且該內表面的該第一部分是向外形成錐形的表面。
本文所揭露的創新積體電路產品的一個範例包括NMOS電晶體，其包含第一對側壁間隔物，該第一對側壁間隔物具有未修整內表面和已修整內表面，其中該已修整內表面是垂直地位在該未修整內表面上方；以及閘極結構，包含設置在閘極絕緣層上方的NMOS功函數調整 金屬層，其中，該NMOS功函數調整金屬層的第一部分是側向地設置在該第一對側壁間隔物的該未修整內表面之間以及該NMOS功函數調整金屬層的第二部分是側向地設置在該第一對側壁間隔物的該已修整內表面之間。該積體電路產品還包括PMOS電晶體，其包含第二對側壁間隔物，該第二對側壁間隔物具有已修整內表面和未修整內表面，其中該已修整內表面是垂直地位在該未修整內表面上方；以及閘極結構，包含設置在閘極絕緣層上方的PMOS功函數調整金屬層，其中該PMOS功函數調整金屬層是側向地設置在該第一對側壁間隔物的該未修整內表面之間且未延伸到由該第二對側壁間隔物的該已修整內表面所定義的側向空間中。
10‧‧‧設備
12、102‧‧‧半導體基板
13‧‧‧淺溝槽隔離結構
14、106‧‧‧犧牲閘極絕緣層
15、108‧‧‧犧牲閘極電極
16、112‧‧‧側壁間隔物
17、114‧‧‧絕緣材料層
18‧‧‧源極/汲極區域
20、116N、116P‧‧‧閘極空腔
30‧‧‧取代閘極結構
30A、118‧‧‧高k閘極絕緣層
30B、120‧‧‧第一金屬層
30C‧‧‧第二金屬層
30D‧‧‧第三金屬層
30E‧‧‧塊材金屬層
100‧‧‧積體電路產品
103‧‧‧犧牲閘極結構
104N‧‧‧NMOS電晶體
104P‧‧‧PMOS電晶體
110、142N、142P‧‧‧閘極蓋帽層
110S、114S‧‧‧上表面
112D‧‧‧側壁部分
112S‧‧‧內部側壁
112ST‧‧‧已修整的內部側壁表面
112T‧‧‧已修整的間隔物
112X‧‧‧寬度、第二寬度
112Y‧‧‧寬度、第一寬度
115‧‧‧高度
123‧‧‧可流動材料層
123R‧‧‧凹陷可流動材料層
123S‧‧‧凹陷的上表面
123T‧‧‧厚度
124‧‧‧圖案化遮罩層
125‧‧‧第二可流動材料層
131‧‧‧第一N金屬層、材料層、金屬層、層、下方金屬層
133‧‧‧第二N金屬層、材料層、金屬層、層、下方金屬層
135‧‧‧第三N金屬層、材料層、金屬層、層、下方金屬層
137‧‧‧第三可流動材料層
139、139A‧‧‧側向空間、空間
140‧‧‧導電材料層
150N、150P‧‧‧閘極結構
藉由參考以下敍述結合附圖可以更瞭解本揭露，其中相同的元件符號意指類似的元件，且其中：第1A到1D圖顯示形成使用所謂“取代閘極”技術的電晶體的閘極結構的一種例示的先前技術方法；以及第2A到2U圖顯示本文所揭露的用來形成用於電晶體設備的取代閘極結構的各種例示方法以及創新積體電路產品的例示性範例。
雖然本文所揭露的標的容許各種的修改及替代形式，但其特定的實施例已通過附圖中的例子來顯示，並在本文中詳細描述。然而，應該瞭解的是，本文中特定實施例的描述不是為了要限制本發明所披露的特定形式，相反地， 本發明欲涵蓋落入本發明的精神與範疇內的所有修改物、等同物、以及替代物，其將如附加的申請專利範圍所定義。
下面將說明本發明的各種例示性實施例。為了清楚起見，本說明書中並不記載實際實施方式中的所有特徵。當然，應該理解，在研發任何這種實際實施例的過程中，必須考慮許多具體的實施因素來達到研發人員的特定目的，諸如符合系統相關以及商業相關的約束，這些約束在各個實施方式中都是不同的。而且，應該理解，這種研發的努力可能是複雜並且耗時的，雖然如此，本領域技術人員受益于本公開內容也能正常地實現。
現在參照附圖描述本發明主題。附圖中示意的各種結構、系統及設備只是出於解釋目的示意的描述，並用以避免由本領域技術人員已知的細節模糊本揭露。但是，該些附圖被包括來描述並解釋本揭露的實施例。這裏所用的詞語和片語的意思應當被瞭解及解釋為與相關領域技術人員對該些詞語及片語的理解一致。在本文中的連貫使用的術語或片語並不意圖隱含特別的定義，亦即與本領域技術人員所理解的通常慣用意思不同的定義。若術語或片語意圖具有特定意義，亦即不同于本領域技術人員所理解的意思，則此類特別定義會以直接明確地提供該術語或片語的特定定義的定義方式明確表示於說明書中。
本發明是關於各種創新的用來形成用於電晶體設備的取代閘極結構的方法以及其所製成的設備。如 對完整閱讀本說明書的本領域技術人員將顯而易見的，本文所揭露的方法可用於製造各種不同的設備，包含但不限於邏輯設備、記憶體設備等等。參考隨附圖式，本文所揭露的方法和設備的各種例示實施例將被更詳細地敍述。
如本領域技術人員在完整閱讀本說明書之後將瞭解的，本發明可以用來形成使用平面電晶體設備的積體電路產品，如FinFET的所謂3D設備，或是這些設備的組合。為了揭示的目的，將會以一例示製程流程為參考，其中以使用CMOS技術的複數個平面電晶體設備來形成積體電路產品。然而，本發明不應被視為僅限於這個例示範例。
第2A圖是在製程的早期階段的例示積體電路產品100的簡化視圖。例示的NMOS電晶體104N和PMOS電晶體104P將被形成在半導體基板102中和半導體基板102上方。為了不模糊本發明，形成在該基板102中以定義該電晶體104N、104P將形成在主動區域何處的隔離區域未顯示在隨附圖式中。此外，各種摻雜區域，例如，源極/汲極區域、暈圈植入區域、阱區域等等也未顯示在隨附圖式中。該基板102可具有各種結構，譬如所顯示的塊材矽結構。該基板102也可以具有絕緣體上覆矽(silicon-on-insulator,SOI)結構，其包含塊材矽層、絕緣埋層以及主動層，其中，半導體設備是形成在該主動層中和該主動層上方。該基板102可以由矽來製作或由不同於矽的材料來製作。因此，該術語“基板”或“半導體基板” 應理解成涵蓋所有半導體材料和這些材料的所有形式。
在本文所揭露的範例中，將使用取代閘極技術來形成該電晶體104N、104P。因此，第2A圖顯示在犧牲閘極結構103已經被形成在該基板102上方的製程的一時間點上的該產品100。如上所述，在取代閘極製程流程的該時間點上，源極/汲極區域(未圖示)已經形成在該基板102中且已經實行退火製程以激發該植入的摻雜物材料並修復因為實行各種離子布植製程所造成的該基板102的任何損傷。該犧牲閘極結構103包含犧牲閘極絕緣層106和偽閘極電極或犧牲閘極電極108。也有繪示的是側壁間隔物112和例示閘極蓋帽層110。該產品100的各種元件和結構可以使用各種不同的材料藉由各種習知技術來形成。舉例而言，該犧牲閘極絕緣層106可包含二氧化矽，該犧牲閘極電極108可包含多晶矽，側壁間隔物112和該閘極蓋帽層110可包含氮化矽。顯示在第2A圖中的材料層以及以下所述的材料層可以由各種不同的習知技術的任何一者來形成，例如，化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、熱成長製程等等。雖然未顯示在隨附圖式中，在製程流程的這個時間點上，升高的源極/汲極區域可以使用傳統技術來形成在該基板中，例如，形成和該間隔物112自對準的複數個空腔、在該複數個空腔中外延沉積半導體材料、摻雜等等。所以為了不模糊本發明，這些升高的源極/汲極區域未顯示在隨附圖式中。此外，本發明可以被實現在具有常規或平面源極/汲極區域的電晶體設 備上。
第2B圖顯示在實行數個製程操作之後的該產品100。首先，絕緣材料層114，例如二氧化矽、低k材料(k值小於約3.3)等等，已經被沉積在該產品100上方。之後，在該絕緣材料層114上實行平坦化製程，使得該絕緣材料層114的上表面114S和該閘極蓋帽層110的上表面110S實質上齊平。重要的是，此平坦化製程將該閘極蓋帽層110的上表面110S曝露出來以使得他們可以被移除。在一例示實施例中，該平坦化製程可以是化學機械研磨(CMP)製程，其停止在該閘極蓋帽層110，或是其可以是時效性回蝕(timed etch-back)製程，其相對於該閘極蓋帽層110而選擇性地移除該絕緣材料層114。在一實施例中，該絕緣材料層114是藉由實行CVD製程所形成的二氧化矽層。該絕緣材料層114可以形成為各種想要的厚度。
第2C圖顯示已經實施一個或多個額外的平坦化製程來移除該閘極蓋帽層110並將該犧牲閘極電極108曝露出來之後的該產品100。在一範例中，可以藉由先實行乾式蝕刻製程來相對於該犧牲閘極電極108而選擇性地移除閘極蓋帽層110，接著藉由實行另一個停止在現在已經曝露出來的該犧牲閘極電極108上的CMP製程以完成顯示在第2C圖中的結構。本領域的技術人員將理解有其他的製程順序可以被實行來造成顯示在第2C圖中的結構。不論選擇何種特定的製程順序，該犧牲閘極電極108被曝露出來並準備被移除。
接著，如第2D圖所示，實行一個或多個濕式或乾式蝕刻製程來移除該犧牲閘極電極108以及該犧牲閘極絕緣層106，從而定義閘極空腔116N、116P，用於電晶體104N、104P的取代閘極結構隨後將分別形成在其中。典型地，移除該犧牲閘極絕緣層106是取代閘極技術的一部份，如本文所述。然而，該犧牲閘極絕緣層106可能不會在所有的應用中被移除。即使在該犧牲閘極絕緣層106被有意地移除的情況下，典型地會有一非常薄的本征氧化層(未圖示)會形成在該基板102上和該閘極空腔116N、116P內。
第2E圖顯示實行數個製程操作之後的該產品。首先，實行預清潔製程以在形成將成為該取代閘極結構的部分的各種材料層之前，嘗試移除形成在該閘極空腔116N、116P內的所有外來材料。之後，高k(k值大於10)閘極絕緣層118，譬如氧化鉿，具有約2nm的厚度藉由實行ALD製程先被沉積在該閘極空腔116N、116P內。然後，第一金屬層120(例如，具有約1到5nm厚度的氮化鈦層，在一特定的實施例中，約4nm)被形成在該高k閘極絕緣層118上並在該閘極空腔116N、116P內。該第一金屬層120包含將作為用於該PMOS電晶體104P的功函數調整金屬的金屬，且其將作用為用於該電晶體104N、104P兩者在將實行來增加該高k閘極絕緣層118的可靠度的退火製程中的阻障層，如以下更全面的描述。典型地，該第一金屬層120通常是足夠薄，使得當在該閘極空腔116P內後續 形成的材料層可能不存在後續間隙填充問題。在一範例中，可以藉由實行ALD製程來形成該第一金屬層120。接著，含矽材料層122，譬如多晶矽或非晶矽，被均厚沉積在該產品100上，以過填充該閘極空腔116N、116P。可以藉由實行，舉例而言，CVD製程來形成該含矽材料層122。在形成該含矽材料層122之後，可以實行退火製程以增加該高k閘極絕緣層118的可靠度。這個退火製程的參數對本領域的技術人員是習知的。
第2F圖顯示該含矽材料層122被移除且由能夠可靠地填充非常小的寬度的開口的材料，譬如OPL材料，所製作的可流動材料層123被形成來過填充該閘極空腔116N、116P剩下的部分之後的該產品100。可以使用旋轉塗布技術來形成這些材料。
第2G圖顯示在該可流動材料層123上實行乾式蝕刻製程以產生具有凹陷的上表面123S的凹陷可流動材料層123R之後的該產品100。此凹陷製程使該凹陷可流動材料層123R只保留設置在該閘極空腔116N、116P中。在一例示範例中，以這樣的方式實行該凹陷製程以使殘留在該閘極空腔116N、116P中的該凹陷可流動材料層123R的厚度123T是約10到20nm。
第2H圖顯示在實行一個或多個乾式或濕式蝕刻製程以移除該高k閘極絕緣層118和該第一金屬層120位元在該閘極空腔116N、116P內的側壁上且在該凹陷可流動材料層123R上方的部分之後的該產品100。移除這些 材料以將該間隔物112的內部側壁112S曝露出來以進行進一步的製程。
第2I圖顯示在實行造成內側已修整的間隔物112T的內側間隔物修整製程之後的該產品100。特別是，實行時效性的非等向性或等向性蝕刻製程以將在該凹陷可流動材料層123R上方的各個該間隔物112的側向厚度降低約1到2nm。這個間隔物修整製程造成內側已修整的間隔物112T具有已修整的內部側壁表面112ST和部分的其初始的未蝕刻的側壁表面112S。在一實施例中，該已修整的間隔物112T具有階梯狀的剖面構形，其定義了一具有一般是矩形形狀的上開口或空間，其擁有大於下開口或空間的寬度112Y(在該間隔物112的初始未蝕刻的側壁表面112S之間)的寬度112X(在該已修整的內部側壁表面112ST之間)。因此，該間隔物修整製程導致該閘極空腔116N、116P的開口的拓寬。在一些情況下，不是顯示在第2I圖中的該階梯狀結構，該間隔物修整製程可造成該已修整的間隔物112T具有錐形的、經蝕刻的上部內側側壁部分112D，如第2J圖所示。該錐形的側壁部分112D也造成該閘極空腔116N、116P的開口的拓寬。在以下的圖式中將只顯示如第2I圖中所示的該間隔物112T的階梯狀結構。
第2K圖顯示在由能夠可靠地填充非常小的寬度的開口的材料，譬如OPL材料，所製作的第二可流動材料層125被形成來過填充該閘極空腔116N、116P剩下的部分之後的該產品100。請注意到，在一實施例中，在形 成該可流動材料層125之前，不需要移除已經位元在該閘極空腔116N、116P中的該凹陷可流動材料層123R。然而，若想要的話，可以在形成該第二可流動材料層125之前清除該凹陷可流動材料層123R。該可流動材料層125可以由和該可流動材料層123相同或不同的材料來製作。
第2L圖顯示在一圖案化遮罩層124形成在該產品100上方之後的產品100。該圖案化遮罩層124覆蓋該PMOS區域，同時保留已曝露的該NMOS區域以用於進一步的製程。在一實施例中，該圖案化遮罩層124可以是光阻材料的圖案化層，其可以使用習知的微影工具和技術來形成。若想要的話，該圖案化遮罩層124還可以包含上部抗反射塗布(anti-reflective coating,ARC)層(未圖示)，其包含，舉例而言，鈦。
第2M圖顯示實行一個或多個乾式蝕刻製程以從用於該NMOS設備104N的該閘極空腔116N內移除全部的可流動材料(123R及/或125層)之後的該產品100。這會將該閘極空腔116N內的該第一金屬層120曝露出來以用於進一步的製程。在一些情況下，該蝕刻製程可以造成該圖案化遮罩層124全部或實質上全部被移除。因此，在第2M圖之後的圖式中，該124層將被顯示成已經在此蝕刻製程中被移除。
第2N圖顯示實行一個或多個乾式或濕式蝕刻製程以從該閘極空腔116N中移除該第一金屬層120(該P功函數金屬)曝露出來的部分之後的該產品100。延伸有到 ARC層(未圖示)存在在該遮罩層124下方的例子，該ARC層可以在從該閘極空腔116N中移除該第一金屬層120的製程中同樣被移除。
第2O圖顯示實行數個製程操作以從用於該PMOS設備104P的該閘極空腔116P內移除全部的可流動材料(123R及/或125層)之後的該產品100。這些製程操作可以包含實行一個或多個乾式或濕式蝕刻製程或其組合。
第2P圖顯示實行數個製程操作以形成將組成該NMOS設備104N的功函數金屬的材料和各種阻障層之後的該產品100。舉例而言，第一N金屬層131(例如，具有約1到2nm厚度的氮化鈦層)、第二N金屬層133，即所謂的用於該NMOS設備的功函數調整金屬層(例如，具有約5nm厚度的鈦鋁或鈦鋁碳層)、第三N金屬層135(例如，具有約1到2nm厚度的氮化鈦層)連續的沉積到該閘極空腔116N、116P兩者中。隨附圖式並未按照比例，但本領域的技術人員將瞭解到，形成如此多的材料層到該閘極空腔中，特別適用於該NMOS設備104N，可以是非常具有挑戰性的。
在現實的設備中，在形成材料層131、133和135之後，該閘極空腔116N中只有非常有限的空間。第2Q圖是一個例示NMOS設備的放大圖，該NMOS設備以不具有本文所揭露的創新內側已修整間隔物112T和未移除靠近該閘極空腔116N的上部的該閘極絕緣層118的任何部分來形成。第2Q圖是嘗試提供讀者對在各種金屬層131、 133和135形成在該閘極空腔中之後，該NMOS設備的閘極空腔內的側向空間139有多小的一些概念。在第2Q圖中，該設備包含具有定義具有在整個閘極空腔的高度或深度中實質上均勻的寬度112Y的內部側壁表面112S的傳統未修整的間隔物112。使用這種未修整的間隔物112，該側向空間139可以是約1到2nm的寬度或甚至更小，使得習知材料，譬如可流動氧化物材料，無法可靠地填充該空間139。在一些情況下，該空間139可能本質上不存在。傳統上，在該層131、133和135上實行回蝕製程以在該閘極空腔的上部內製造空間，用於譬如鎢或鋁的塊材導電材料和閘極蓋帽層。在該凹入蝕刻製程中，將形成一些保護材料的形式在該閘極空腔中的該金屬層135上方，以在該凹入蝕刻製程中保護想要的下方金屬層131、133和135的部份。若該側向空間139(對其存在的延伸)無法可靠地被這些保護材料填充，則該凹入蝕刻製程無法執行，由於害怕在該層131、133和135上實行該凹入蝕刻製程時，移除了想要的該金屬層135、133及/或131的部分。
第2R圖顯示本文所揭露的該NMOS設備104N的放大圖，其包含本文所揭露的該已修整的間隔物112T。還請注意到使用本文所揭露的方法，也可以移除靠近該閘極空腔116N的開口或上部的部分該閘極絕緣層118。如圖所示，在此範例中，該閘極空腔116N具有階梯狀結構，其中，該空腔116N的第一部分或第一深度具有第一寬度112Y(由該間隔物112T的未修整的內表面112S 所定義)，以及第二部分或第二深度，其中，該空腔116N具有第二寬度112X(由該間隔物112T的已修整內表面112ST所定義)，其寬於該第一寬度112Y。由於如第2R圖中所示的該閘極空腔116N的至少一部分的較寬的第二寬度，且由於移除了該閘極絕緣層118的一部分，至少該側向空間139A的上部(在第2R圖中所示的該高度115以上的位置)可以寬於顯示在第2Q圖中的對應的側向空間139。在低於該高度115的位置，該側向空間139A可以相同於以上對在第2Q圖中的該空間139所述者，或可以是甚至相對小的開口。在一些實施例中，該側向空間139A可以是約3到5nm的寬度在第2R圖所示的高度115上方的位置。該空間139A可以具有大約矩形的結構(如第2R圖所示)或其可以具有向外形成錐形的結構(在底部有較窄的寬度並具有向該側向空間139A頂部漸增的寬度)。如此所形成的，該側向空間139A是足夠寬的，使得傳統的材料，譬如可流動氧化物材料，可以形成在至少該凹陷139A的部分中，使得可以實行上述的在該層131、133和135上的凹入蝕刻製程。請注意，為了不模糊本發明的揭露，未嘗試顯示在形成該些材料層之後該閘極空腔116N、116P中的有限的空間139A在除了第2R圖之外的任何其他圖式中。因此，藉由實行上述的內側間隔物修整製程，該閘極空腔116N、116P的開口尺寸，特別是在該閘極空腔116N、116P上部，可以有效地增加。所以，這有助於實施上述的凹入蝕刻製程和利用能夠填充至少在該NMOS設備104N的該 閘極空腔116N中的任何開口，有助於嘗試形成以實質上無孔洞的閘極金屬為基礎的電晶體設備的閘極結構。
第2S圖顯示實行數個製程操作之後的該產品100。首先，由能夠可靠地填充非常小的寬度的開口的材料，譬如OPL材料，所製作的第三可流動材料層137被形成來過填充該閘極空腔116N、116P所剩餘的部分。之後，實行凹入蝕刻製程以使該第三可流動材料層137在該空腔116N、116P中凹陷到想要的高度，該高度的大小可以依據應用而變動。請注意到，由於該閘極空腔116N、116P的開口的拓寬，這些可流動材料仍然可以用來可靠地填充非常小的空間，例如，在該閘極空腔116N、116P內部。
第2T圖顯示實行一個或多個乾式或濕式蝕刻製程以移除位在該閘極空腔116N、116P內部和該已凹入可流動材料層137上方的該第一N金屬層131、第二N金屬層133和第三N金屬層135的部分之後的該產品100。
第2U圖顯示實行數個製程操作之後的該產品100。首先，實行一個或多個乾式或濕式蝕刻製程以從該閘極空腔116N、116P內移除該第三可流動材料層137。然後，均厚沉積導電材料層140在該產品100上以過填充該閘極空腔116N、116P。該導電材料層140可以包含各種不同的導電材料，例如，金屬、合金、多晶矽、鎢等等，且其可以由實行，舉例而言，CVD或PVD製程來形成。該導電材料層104可以被形成為任何想要的厚度。接著，實行一個或多個平坦化製程，例如，CMP製程，以移除該導 電材料層140位於該絕緣材料層114的表面114S上方和該閘極空腔116N、116P之外的部分。然後，實行乾式或濕式蝕刻製程以使得在該閘極空腔116N、116P內的該導電材料層140凹陷。在一實施例中，該凹入製程可以是時效性蝕刻製程且該導電材料層在該閘極空腔116N、116P內剩餘部分可以被凹陷成具有任何想要的厚度。接著，閘極蓋帽層被形成在各該閘極空腔116N、116P中。該閘極蓋帽層142N、142P可包含，舉例而言，氮化矽，並且可以藉由形成均厚沉積閘極蓋帽材料層(未圖示)以過填充該閘極空腔116N、116P並隨後實行一個或多個平坦化製程，例如，CMP製程，以移除該閘極蓋帽材料層位於該絕緣材料層114的表面114S上方和該閘極空腔116N、116P之外的部分。
在如第2U圖所示的製程時間點上，該最終的閘極結構150N、150P已經分別被形成來用於該電晶體104N、104P。該閘極蓋帽層142N、142P是被形成來保護該閘極結構150N、150P。藉由實行上述的該內側間隔物修整製程，該閘極空腔116N、116P的尺寸提供了額外的空間以形成所有需要用於電晶體設備以實行其所欲的功能的各種材料層，並幫助實行上述在該金屬層131、133和135上的凹入蝕刻製程。重要的是，本文所揭露的方法是同樣相容于形成用於PMOS設備的取代閘極結構，如上所示。因此，當關聯于形成使用CMOS技術的積體電路產品時，本文所揭露的方法具有重大的價值。其他的益處在本領域 技術人員在完整閱讀本說明書之後將顯而易見。在如第2U圖所示的製程時間點上，該積體電路產品100可以藉由實行數個傳統製程來完成，例如，形成該設備的源極/汲極區域的接觸、形成該產品的各種金屬化層等等。
本文所揭露的一種例示積體電路產品100包含NMOS電晶體104N，其包含第一對側壁間隔物112T，該第一對側壁間隔物112T具有未修整內表面112S和已修整內表面112ST，其中，該已修整內表面112ST是垂直地位在該未修整內表面112S上方，以及包含設置在該NMOS電晶體104N的閘極絕緣層118上方的NMOS功函數調整金屬層133的閘極結構150N，其中，該NMOS功函數調整金屬層133的第一部分是側向地設置在該第一對側壁間隔物112T的該未修整內表面112S之間以及該NMOS功函數調整金屬層133的第二部分是側向地設置在該第一對側壁間隔物112T的該已修整內表面112ST之間。該積體電路產品100還包括PMOS電晶體，其包含第二對側壁間隔物112T，該第二對側壁間隔物112T具有已修整內表面112ST和未修整內表面112S，其中，該已修整內表面112ST是垂直地位在該未修整內表面112S上方，以及包含設置在該閘極絕緣層118上方的PMOS功函數調整金屬層120的閘極結構150P，其中，該PMOS功函數調整金屬層120是側向地設置在該第一對側壁間隔物112T的該未修整內表面112S之間且未延伸到由該第二對側壁間隔物112T的該已修整內表面112ST所定義的側向空間中。換言之，參考第 2U圖，該PMOS功函數調整金屬層120未延伸到該高度115以上，同時該NMOS功函數調整金屬層133延伸在該高度115以下和以上。
以上所述的具體實施例僅是說明性的，因為本發明可以以不同的但等效的方式修改和實施，這些方式對於獲得這裏講授的益處的本領域的技術人員是顯然的。舉例而言，可以不同的順序實行所闡述的製程步驟。此外，除在下面的權利要求中描述的之外，不打算限制這裏表示的構造或設計的細節。因此證實，以上公開的具體實施例可以改變或修改，並且所有這樣的變化認為在本發明的範圍和精神內。注意到術語的使用，譬如“第一”、“第二”、“第三”或“第四”來敍述在本說明書中和所附申請專利範圍中的各種製程或結構只是用來作為這些步驟/結構的簡略參考，且並不暗示這些步驟/結構是以這樣的順序來實行/形成。當然，依據精確的申請專利範圍語言，這些製程的順序可能是需要的或可能是不需要的。因而，這裏尋求的保護在下面的申請專利範圍中敍述。
100‧‧‧積體電路產品
102‧‧‧半導體基板
104N‧‧‧NMOS電晶體
104P‧‧‧PMOS電晶體
112S‧‧‧內部側壁
112T‧‧‧已修整的間隔物
112X‧‧‧寬度、第二寬度
112Y‧‧‧寬度、第一寬度
114‧‧‧絕緣材料層
114S‧‧‧上表面
115‧‧‧高度
118‧‧‧高k閘極絕緣層
120‧‧‧第一金屬層
131‧‧‧第一N金屬層、材料層、金屬層、層、下方金屬層
133‧‧‧第二N金屬層、材料層、金屬層、層、下方金屬層
135‧‧‧第三N金屬層、材料層、金屬層、層、下方金屬層
140‧‧‧導電材料層
150N、150P‧‧‧閘極結構
142N、142P‧‧‧閘極蓋帽層

Claims (27)

  1. 一種形成用於電晶體的取代閘極結構的方法，包括：實行至少一個蝕刻製程，以移除用於電晶體的犧牲閘極結構，從而藉由分隔開的側壁間隔物的內表面定義閘極空腔，該閘極空腔具有一擁有第一寬度的開口；沉積至少一個材料層在該閘極空腔中；形成凹入式犧牲材料層在該閘極空腔中並在該至少一個材料層上方；實行至少一個蝕刻製程，以移除在該閘極空腔中並在該凹入式犧牲材料層上方的該至少一個材料層，從而將位在該犧牲材料層上方的該分隔開的側壁間隔物的該內表面的部份曝露出來；以及實行間隔物修整蝕刻製程在該分隔開的側壁間隔物的該內表面的該曝露部份上，以減少該側壁間隔物至少一個部分的厚度，並從而將該開口的尺寸增加到第二寬度，該第二寬度大於該第一寬度。
  2. 如申請專利範圍第1項所述之方法，其中，在實行該間隔物修整蝕刻製程之後，該分隔開的側壁間隔物的該內表面具有階梯狀的剖面構形。
  3. 如申請專利範圍第1項所述之方法，其中，接受該間隔物修整蝕刻製程的該分隔開的間隔物的該內表面係向外形成錐形的表面。
  4. 如申請專利範圍第1項所述之方法，其中，該間隔物修整蝕刻製程係非等向性蝕刻製程或等向性蝕刻製程中 的一者。
  5. 如申請專利範圍第1項所述之方法，其中，該電晶體係NMOS電晶體或PMOS電晶體中的一者。
  6. 如申請專利範圍第1項所述之方法，其中，在實行該間隔物修整蝕刻製程之後，該方法還包括：移除該犧牲材料層；以及形成另外的材料層在具有該開口是該第二寬度的該閘極空腔中。
  7. 如申請專利範圍第1項所述之方法，其中，形成該凹入式犧牲材料層包括：以該犧牲材料過填充該閘極空腔；以及在該犧牲材料上實行凹進蝕刻製程。
  8. 一種形成用於電晶體的取代閘極結構的方法，包括：形成側壁間隔物，係鄰接犧牲閘極結構；執行至少一個蝕刻製程，以移除用於該電晶體的該犧牲閘極結構，從而藉由該側壁間隔物的內表面定義閘極空腔，該閘極空腔具有一擁有第一寬度的開口；沉積閘極絕緣層在該閘極空腔中並在該側壁間隔物的該內表面上；沉積第一金屬層在該閘極空腔中的該閘極絕緣層上；形成凹入式犧牲材料層在該閘極空腔中並在該第一金屬層上方；實行至少一個蝕刻製程，以移除位在該閘極空腔中 並在該凹入式犧牲材料層上方的該閘極絕緣層和該第一金屬層，從而將該側壁間隔物的該內表面的部份曝露出來；以及實行至少一個蝕刻製程在該側壁間隔物的該內表面的該曝露部份上，以減少該側壁間隔物至少一個部分的厚度，並將該開口的尺寸增加到第二寬度，該第二寬度大於該第一寬度。
  9. 如申請專利範圍第8項所述之方法，其中，在實行該間隔物修整蝕刻製程之後，該側壁間隔物的該內表面具有階梯狀的剖面構形。
  10. 如申請專利範圍第8項所述之方法，其中，接受該間隔物修整蝕刻製程的該側壁間隔物的該內表面係向外形成錐形的表面。
  11. 如申請專利範圍第8項所述之方法，其中，該間隔物修整蝕刻製程係非等向性蝕刻製程或等向性蝕刻製程中的一者。
  12. 如申請專利範圍第8項所述之方法，其中，在實行該間隔物修整蝕刻製程之後，該方法還包括：移除該犧牲材料層；以及形成另外的金屬層在具有該開口是該第二寬度的該閘極空腔中。
  13. 如申請專利範圍第8項所述之方法，其中，在實行該間隔物修整蝕刻製程之後，該方法還包括：移除該犧牲材料層； 從該閘極空腔內部移除該第一金屬層，以曝露出該閘極絕緣層；形成第二金屬層在該閘極絕緣層上；以及形成另外的金屬層在該閘極空腔中並在該第二金屬層上方。
  14. 如申請專利範圍第8項所述之方法，其中，在實行該間隔物修整蝕刻製程之後，該方法還包括：移除該犧牲材料層以曝露出該第一金屬層；形成第二金屬層在該第一金屬層上；以及形成另外的金屬層在該閘極空腔中並在該第二金屬層上方。
  15. 一種電晶體，包括：閘極結構，設置在半導體基板上方；凹入式導電材料層，設置在該閘極結構中；閘極帽蓋層，設置在該閘極結構上；以及分隔開的側壁間隔物，設置在該基板上方鄰接該閘極結構，其中，各個該側壁間隔物具有階梯狀的剖面構形的內表面。
  16. 如申請專利範圍第15項所述之電晶體，其中，該側壁間隔物的該內表面定義具有第一寬度的第一空間和具有第二寬度的第二空間，該第二空間設置在該第一空間和該基板的表面之間，其中，該第一寬度大於該第二寬度。
  17. 如申請專利範圍第15項所述之電晶體，其中，該側壁 間隔物在該基板的表面上方的第一距離處具有第一側向厚度，且具有從該第一距離上方的一點開始的第二側向厚度，其中，該第二側向厚度小於該第一側向厚度。
  18. 如申請專利範圍第15項所述之的電晶體，其中，該電晶體係NMOS電晶體。
  19. 如申請專利範圍第15項所述之電晶體，其中，該電晶體係PMOS電晶體。
  20. 一種電晶體，包括：閘極結構，設置在半導體基板上方；凹入式導電材料層，設置在該閘極結構中；閘極帽蓋層，設置在該閘極結構上；以及分隔開的側壁間隔物，設置在該基板上方鄰接該閘極結構，其中，各個該側壁間隔物具有包含第一部份和第二部分的內表面，該第二部分設置在該第一部分和該基板的表面之間，以及其中，該內表面的該第一部分係向外形成錐形的表面。
  21. 如申請專利範圍第20項所述之電晶體，其中，該側壁間隔物在該基板的表面上方的第一距離處具有第一側向厚度，且具有從該第一距離上方的一點開始的第二側向厚度，其中，該第二側向厚度小於該第一側向厚度。
  22. 一種積體電路產品，包括：NMOS電晶體，包含：第一對側壁間隔物，該第一對側壁間隔物具有未修整內表面和已修整內表面，該已修整內表面 係位在該未修整內表面上方；以及閘極結構，包含設置在該NMOS電晶體的閘極絕緣層上方的NMOS功函數調整金屬層，其中，該NMOS功函數調整金屬層的第一部分係側向地設置在該第一對側壁間隔物的該未修整內表面之間，以及該NMOS功函數調整金屬層的第二部分係側向地設置在該第一對側壁間隔物的該已修整內表面之間；以及PMOS電晶體，包含：第二對側壁間隔物，該第二對側壁間隔物具有已修整內表面和未修整內表面，該已修整內表面係位在該未修整內表面上方；以及閘極結構，包含設置在該PMOS電晶體的閘極絕緣層上方的PMOS功函數調整金屬層，其中，該PMOS功函數調整金屬層係側向地設置在該第一對側壁間隔物的該未修整內表面之間且未延伸到由該第二對側壁間隔物的該已修整內表面所定義的側向空間中。
  23. 如申請專利範圍第22項所述之積體電路產品，其中，該第一對和第二對側壁間隔物的該已修整內表面定義具有第一寬度的第一側向空間，以及該第一對和第二對側壁間隔物的該未修整內表面定義具有第二寬度的第二側向空間，該第二側向空間設置在該第一空間和半導體基板的表面之間，其中，該第一寬度大於該第二寬度。
  24. 如申請專利範圍第22項所述之積體電路產品，其中，該PMOS功函數調整金屬層係全部設在該第二對側壁間隔物的該第二側向空間內。
  25. 如申請專利範圍第22項所述之積體電路產品，其中，對於各該第一對和第二對側壁間隔物，從該已修整內表面和該未修整內表面之間的交界上方的一點開始的該側壁間隔物的側向厚度小於該已修整內表面和該未修整內表面的該交界下方的一點的該側壁間隔物的側向厚度。
  26. 如申請專利範圍第22項所述之積體電路產品，其中，當從剖面方向來看，該第一對和第二對側壁間隔物的該已修整內表面和該未修整內表面定義階梯狀構形。
  27. 如申請專利範圍第22項所述之積體電路產品，其中，當從剖面方向來看，該第一對和第二對側壁間隔物的該已修整內表面和該未修整內表面定義錐形構形。
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