CN101908506B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置及其制造方法，其中该方法包括：提供一基底，该基底包括一第一材料；于该基底上形成至少一个栅极堆叠；于该基底中形成一或多个凹槽，其中该一或多个凹槽定义至少一个源极区域及至少一个漏极区域；以及于该一或多个凹槽中形成一袋区、包括一第二材料的一第一层膜及包括一第三材料个一第二层膜，该袋区设置于该第一层膜及该基底之间。本发明在源极/漏极区域与基底界面之间提供陡接面的袋区234，明显的改善短通道效应和/或降低漏电流。提升控制短通道效应能使半导体装置的微缩化持续进行。本发明减少于源极/漏极区域的SiGe部分中的应力松弛，以增进半导体装置的效能。本发明还降低通道掺杂度。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置的制造方法，特别涉及一种关于增进装置效能和/或增进控制短通道效应的半导体装置的制造方法。
背景技术
半导体集成电路(IC)产业已经历过快速的成长。IC材料和设计的技术进步使得IC的生产世代不停地推新，每个世代都较前个世代有更小及更复杂的电路。然而，这些进步也增加了制造IC工艺的复杂性，因此IC工艺也需要有同样的进展才能实现更先进的集成电路IC工艺。
在IC革新的过程中，功能密度(亦即每个晶片区域上互连装置的数量)已普遍地增加，然而几何尺寸(亦即在工艺中所能创造的最小元件(或线(line)))也越来越小。这些缩小尺寸的工艺通常能增加产品效能和提供较低的相关成本。晶体管(例如金属氧化物半导体场效晶体管(MOSFET))即为IC装置经历这样微缩化过程的一个例子。为了增加晶体管的效能，常将应力引至晶体管通道中以增进迁移率强化(improving mobility)。引进应力的方法可为使IC装置含有硅基底及硅锗(SiGe)源极/漏极区域。SiGe源极/漏极区域引进应力至硅通道中。一般而言，会于硅基底中形成SiGe源极/漏极区域，然后对装置进行一或多个注入工艺。已发现接着进行的注入工艺会松弛SiGe所诱导的应力。再者，于基底/SiGe源极/漏极区域界面产生的缺陷(defect)会通过增强扩散而提高短通道效应。
因此，急需一种解决上述问题的半导体装置及其制造方法。
发明内容
本发明提供一种制造半导体装置的方法，包括：提供一基底，该基底包括一第一材料；于该基底上形成至少一个栅极堆叠；于该基底中形成一或多个凹槽，其中该一或多个凹槽定义至少一个源极区域及至少一个漏极区域；以及于该一或多个凹槽中形成一袋区、包括一第二材料的一第一层膜及包括一第三材料个一第二层膜，该袋区设置于该第一层膜及该基底之间。
本发明也提供一种制造半导体装置的方法，包括：提供一基底，该基底包括至少一个栅极堆叠设置于其上；于该基底上进行一或多个注入工艺；形成一组间隙壁邻接该至少一个栅极堆叠；于该基底中形成一或多个凹槽，其中该一或多个凹槽定义至少一个源极区域及至少一个漏极区域；于该一或多个凹槽中形成一袋区，其中该袋区实质上对准该间隙壁；形成一第一层膜以部分填充该一或多个凹槽，其中该第一层膜邻接于该一或多个凹槽中的该袋区；以及形成一第二层膜于该第一层膜及于该一或多个凹槽中的该袋区上。
本发明还提供一种半导体装置，包括：一基底，具有至少一个应变通道区域设置于一源极区域及一漏极区域之间；至少一个栅极结构，设置于该至少一个应变通道区域上，该至少一个栅极结构包括一栅极堆叠及一组栅极间隙壁邻接该栅极堆叠；其中该源极区域及该漏极区域包括一介电袋区、第一层膜及第二层膜，该介电袋区设置于该第一层膜及该基底的该至少一个应变通道区域之间，该介电袋区的一顶表面实质上共平面于该第一层膜的一顶表面。
本发明在源极/漏极区域与基底界面之间提供陡接面的袋区234，其可明显的改善短通道效应和/或降低漏电流。提升控制短通道效应能使半导体装置的微缩化持续进行。再者，本发明可减少于源极/漏极区域的SiGe部分中的应力松弛，以增进半导体装置的效能。本发明还降低通道掺杂度。
附图说明
图1为一实施例的制造半导体装置的方法的流程图。
图2A至图2G为根据一实施例的方法中的半导体装置的工艺剖面图。
图3A至图3G为根据一实施例的方法中的半导体装置的工艺剖面图。
图4为一实施例的制造半导体装置的方法的流程图。
图5A至图5G为根据一实施例的方法中的半导体装置的工艺剖面图。
图6A至图6G为根据一实施例的方法中的半导体装置的工艺剖面图。
并且，上述附图中的附图标记说明如下：
200～半导体装置；210～基底；212～隔离区域；220～栅极结构；222～栅极介电层；224～栅极层；226～虚置栅极间隙壁；228～凹槽；230～袋层；232～第一层膜；233～应变通道；234～袋区；236～第二层膜；237～栅极间隙壁衬垫；238～栅极间隙壁；300～半导体装置；310～基底；312～隔离区域；320～栅极结构；322～栅极介电层；324～栅极层；326～虚置栅极间隙壁；328～凹槽；330～袋层；332～第一层膜；333～应变通道；334～袋区；336～第二层膜；337～栅极间隙壁衬垫；338～栅极间隙壁；500～半导体装置；510～基底；512～隔离区域；520～栅极结构；522～栅极介电层；524～栅极层；526～LDD区域；527～栅极间隙壁衬垫；528～栅极间隙壁；530～凹槽；532～袋层；534～第一层膜；536～袋区；538～第二层膜；600～半导体装置；610～基底；612～隔离区域；620～栅极结构；622～栅极介电层；624～栅极层；626～LDD区域；627～栅极间隙壁衬垫；628～栅极间隙壁；630～凹槽；632～袋层；634～第一层膜；635～应变通道；636～袋区；638～第二层膜
具体实施方式
本发明是有关于半导体装置的制造方法，特别是有关于增进装置效能和/或增进控制短通道效应的半导体装置的制造方法。有关各实施例的制造和使用方式是如以下所详述。然而，值得注意的是，本发明所提供的各种可应用的发明概念是依具体内文的各种变化据以实施，且在此所讨论的具体实施例仅是用来显示具体使用和制造本发明的方法，而不用以限制本发明的范围。以下是通过各种附图及例式说明本发明较佳实施例的制造过程。在本发明各种不同的各种实施例和附图中，相同的附图标记代表相同或类似的元件。此外，当一层材料层是位于另一材料层或基底之上时，其可以是直接位于其表面上或另外插入有其他中介层。
本说明利用图1至图6G说明本发明实施例的方法100、400、以及半导体装置200、300、500、600。图1为一实施例的制造半导体装置200、300的方法100的流程图。图2A至图2G、图3A至图3G为根据一实施例的方法100中的半导体装置200、300的工艺剖面图。图4为一实施例的制造半导体装置500、600的方法400的流程图。图5A至图5G、图6A至图6G为根据一实施例的方法400中的半导体装置500、600的工艺剖面图。要了解可于方法100、400之前、之中、及之后进行额外的步骤，且可置换或移除下述步骤中的其中一些以成为方法的其他实施例。还要了解可于半导体装置200、300、500、600中加入额外的元件，且可置换或移除下述元件中的其中一些以成为半导体装置200、300、500、600的其他实施例。本发明的方法100、400及半导体装置200、300、500、600提供具有增进装置效能的半导体装置。
半导体装置200、300、500、600可在先栅极工艺(gate first process)、后栅极工艺(gate late process)、或包括先栅极工艺及后栅极工艺的混合工艺中形成。在先栅极工艺中，可先形成金属栅极结构，然后可进行CMOS工艺以制造最终装置。在后栅极工艺中，首先可形成虚置(dummy)多晶栅极结构，接着可继续正规的CMOS工艺直到沉积层间介电层(interlayer dielectric；ILD)，接着可移除虚置多晶栅极结构并以金属栅极结构取代。在混合(hybrid)栅极工艺中，可先形成一类型装置的金属栅极结构，然后再形成另一类型装置的金属栅极结构。
请参考图1及图2A，方法100起始于步骤102，提供包括一或多个隔离区域212及至少一个栅极结构220的基底210。于一实施例中，基底210为包括硅的半导体基底。基底210可包括元素半导体，包括结晶、多晶和/或非结晶结构的硅或锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；其他合适的材料；和/或上述的组合。于一实施例中，合金半导体基底可具有梯度浓度的SiGe元件，其中Si与Ge的组成由在一位置的比例转变成在另一位置的另一比例。于其他实施例中，合金SiGe是形成于硅基底上。于其他实施例中，SiGe基底具有应力。再者，基底可为绝缘层上覆半导体，例如绝缘层上覆硅(SOI)或薄膜晶体管(TFT)。于一些例子中，基底可包括掺杂的外延层或埋层。于其他例子中，化合物半导体基底可具有多层结构，或硅基底可包括多层化合物半导体结构。于一些例子中，基底可包括非半导体材料，例如玻璃。
半导体装置200包括形成于半导体基底210上的至少一个隔离区域212。隔离区域212可利用隔离技术，例如局部硅氧化(LOCOS)或浅沟槽隔离(STI)，以定义与电性分隔基底210中不同的区域，如主动与被动区域。于一实施例中，可由适当工艺形成隔离区域212，如STI。举例而言，形成STI的方法可包括以一般光刻工艺图案化半导体基底；于基底中(举例而言，通过干蚀刻、湿蚀刻和/或等离子体蚀刻工艺)蚀刻沟槽；以及(举例而言，通过以化学气相沉积(CVD)工艺)将如氧化硅、氮化硅、氮氧化硅、氟掺杂硅玻璃(FSG)、低介电材料、其他类似物和/或上述的组合的介电材料填入沟槽。于一些实施例中，填满的沟槽可具有多层结构，例如以氮化硅或氧化硅填充的热氧化衬垫层。于其他实施例中，STI可利用如下的制造顺序形成：成长氧化垫层；以低压化学气相沉积法形成氮化层；利用光致抗蚀剂及掩模图案化STI开口；于基底中蚀刻沟槽；任选的成长热氧化沟槽衬垫以改善沟槽界面；以CVD氧化物填充沟槽；以化学机械研磨(CMP)工艺回蚀刻及平坦化；以及利用氮化物剥除工艺移除氮化硅。
至少一个栅极结构220设置于半导体基底210上。要了解的是，也可形成多个栅极结构220。栅极结构220可利用任何合适的工艺形成。举例而言，栅极结构220可利用一般的沉积、光刻图案化、及蚀刻工艺、和/或上述的组合的方法形成。沉积工艺可包括化学气相沉积法(CVD)、物理气相沉积法(PVD)、原子层沉积法(ALD)、高密度等离子体CVD(HPCVD)、金属有机CVD(MOCVD)、等离子体增强CVD(PECVD)、溅镀法、电镀法、旋转涂布法、其他合适的方法、和/或上述的组合。光刻图案化工艺可包括光致抗蚀剂层涂布(例如旋转涂布)、软烤(soft baking)、掩模对准、曝光、曝光后烘烤(post-exposure baking)、显影(developing the photoresist)、浸润、烘干(例如硬烤)、其他合适的工艺、和/或上述的组合。也可以例如无光罩光刻(masklessphotolithography)、电子束刻写(electron-beam writing)、离子束刻写(ion-beamwriting)及分子转印(molecular imprint)的其他合适的方法进行或取代光刻曝光工艺。蚀刻工艺可包括干蚀刻、湿蚀刻、和/或其他蚀刻方法(例如反应性离子蚀刻法(reactive ion etching))。蚀刻工艺也可为纯化学(等离子体蚀刻)、纯物理(离子束研磨(ion milling))、和/或上述的组合的方法。要了解栅极结构220可以于此所述的工艺组合形成。
于一实施例中，栅极结构220包括栅极介电层222、栅极层224、及虚置栅极间隙壁226。要了解的是栅极结构220可包括额外的层膜于栅极介电层222和/或栅极层224的上方和/或下方。举例而言，栅极结构220可包括界面层、盖层、扩散/阻障层、介电层、导电层、其他合适的层膜、和/或上述的组合。或者，半导体装置200可包括界面层、盖层、扩散/阻障层、介电层、导电层、其他合适的层膜、和/或上述的组合。于一些实施例中，半导体装置200可包括一或多个抗反射涂布层，例如顶抗反射涂布层和/或底抗反射涂布层。
栅极介电层222设置于半导体基底210上。栅极介电层222可包括任何合适的厚度及合适的材料，例如氧化硅、氮化硅、氮氧化硅、氧化铪、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属的氮氧化物、金属铝酸盐、锆硅酸盐、锆铝酸盐、HfO2、HfSiO、HfSiON、HfTaO、HfTaTiO、HfTiO、HfZrO、HfAlON、其他合适的介电材料、和/或上述的组合。栅极介电层222可还包括多层结构，其包括多个介电材料。于一些实施例中，栅极介电层222可包括二氧化硅层及高介电常数介电材料层。栅极介电层222可以包括于此所述的工艺的任何合适的工艺形成。
栅极层224设置于栅极介电层222上。栅极层224包括任何合适的厚度及合适的材料。举例而言，栅极层224可包括多晶硅；含硅材料；含锗材料；金属，例如铝、铜、钨、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴；其他适当的导电材料；其他合适的材料；和/或上述的组合。于一些实施例中，栅极层224可包括多层结构。栅极层224可以包括于此所述的工艺的任何合适的工艺形成。
栅极结构220还包括虚置栅极间隙壁226。虚置栅极间隙壁226可包括任何合适的厚度。于一实施例中，虚置栅极间隙壁226包括介于约
Figure G2009101680374D00061
至约
Figure G2009101680374D00062
的厚度。设置于栅极结构220的各个侧边上的虚置栅极间隙壁226可包括介电材料，例如氮化硅、氧化硅、碳化硅、氮氧化硅、其他合适的材料、和/或上述的组合。于一实施例中，虚置栅极间隙壁226包括氮化材料(例如氮化硅)。于一些实施例中，虚置栅极间隙壁226可包括多层结构。虚置栅极间隙壁226可以包括于此所述的工艺的任何合适的工艺形成。于一些实施例中，栅极结构220还包括虚置间隙壁衬垫(dummy spacer liner)。
请参考图1及图2B至图2G，形成一或多个源极/漏极区域，其中源极/漏极区域包括袋区。在步骤104，一或多个沟槽(trench)(或凹槽(recess))形成于基底中。一或多个凹槽定义半导体装置200的源极区域及漏极区域(统称为源极/漏极区域)。于一实施例中，如图2B中所示，一或多个凹槽228形成于至少一个栅极结构220的各个侧边。凹槽228可以任何合适的工艺形成。举例而言，凹槽228可以选择性蚀刻工艺形成。选择性蚀刻工艺可使用湿蚀刻工艺、干蚀刻工艺、或上述的组合。举例而言，湿蚀刻工艺可包括暴露于含氢氧离子的溶液(例如氢氧化铵)、去离子水、和/或其他合适的蚀刻剂溶液中。于其他例子中，形成凹槽214的步骤可包括通过一般工艺图案化半导体装置200，例如于半导体装置200上形成光致抗蚀剂层；以一般光刻工艺图案化光致抗蚀剂层；于基底210中蚀刻凹槽228。蚀刻工艺可使用一或多的蚀刻步骤，且可为干蚀刻、湿蚀刻、和/或其他蚀刻方法(例如反应性离子蚀刻法)。蚀刻工艺也可为纯化学(等离子体蚀刻)、纯物理(离子束研磨)、和/或上述的组合的方法。要了解可调变蚀刻工艺以造成不同的轮廓。
在步骤106，沿着至少一个栅极结构的侧边及一或多个凹槽的侧边形成袋层。请参考图2C，袋层230形成于邻接虚置栅极间隙壁226及凹槽228的垂直侧壁。袋层230实质上自至少一个栅极结构220的顶表面延伸至凹槽228的底表面。袋层230可以包括于此所述的工艺的任何合适的工艺形成。袋层230包括任何合适的材料。于一实施例中，袋层230包括介电材料，具体的说，包括氧化硅、氮化硅、和/或氮氧化硅。介电材料可包括氧化铪、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属的氮氧化物、金属铝酸盐、锆硅酸盐、锆铝酸盐、HfO2、HfSiO、HfSiON、HfTaO、HfTaTiO、HfTiO、HfZrO、HfAlON、其他合适的介电材料、和/或上述的组合。要了解袋层230可包括多层结构。袋层230还包括任何合适的厚度。于一实施例中，袋层230包括介于约
Figure G2009101680374D00071
至约
Figure G2009101680374D00072
的厚度。
然后，在步骤108，于一或多个凹槽上形成第一层膜，其中第一层膜至少部分填充一或多个凹槽。请参考图2C，形成第一层膜232以部分填充凹槽228。第一层膜232可以任何合适的工艺形成。于一实施例中，第一层膜232是以一或多个外延成长工艺形成。外延工艺可包括CVD沉积技术(例如气相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延、和/或其他合适的工艺。外延工艺可使用气体和/或液体前驱物，其与基底210的组成(例如硅)反应。第一层膜232包括任何合适的材料，例如外延成长的硅、SiGe、SiC、和/或上述的组合。于一实施例中，第一层膜232包括外延成长的SiGe。包括第一层膜232(亦即外延成长的SiGe)的凹槽228(其定义源极/漏极区域)到达于基底210中的应变通道(strained channel)233。应变通道可提升载子迁移率并增进半导体装置200的效能。要了解的是，于一些实施例中，可形成第一层膜232以整个填充凹槽228。于一些实施例中，第一层膜232可形成延伸至凹槽228的顶表面上，以形成提升(raised)源极/漏极结构。
请参考图1及图2D，在步骤110，自至少一个栅极结构的侧边移除袋层。更具体的说，自栅极结构220的各个侧边移除袋层230。袋层可以任何合适的工艺移除，包括于此所述的工艺。举例而言，袋层230可以选择性蚀刻工艺形成。选择性蚀刻工艺可使用一或多个湿蚀刻工艺、干蚀刻工艺、或上述的组合。于一实施例中，袋层230是以湿蚀刻工艺移除。湿蚀刻工艺可包括暴露于含氢氧离子的溶液(例如氢氧化铵)、去离子水、和/或其他合适的蚀刻剂溶液中。于一实施例中，也移除于凹槽228中的部分袋层230。移除于凹槽228中的袋层230，其中袋层230的顶表面实质上共平面于第一层膜232的顶表面。要了解的是本发明实施例并未限定袋层230移除的部分。
具有应变通道的半导体装置常包括硅基底及源极/漏极区域。源极/漏极区域包括外延成长的SiGe和/或SiC。SiGe源极/漏极区域能提升电子电洞迁移率强化。然而，在制造过程中，这些装置常暴露于一或多个注入工艺(例如形成包括轻掺杂漏极(LDD)区域和/或袋区域的各种区域的离子注入工艺)。已发现一或多个注入工艺会减缓由SiGe源极/漏极区域所诱导的应力。实质上，注入工艺可于SiGe源极/漏极区域中造成松弛，其会降低应变效果。再者，于SiGe源极/漏极区域及基底的界面的缺陷会通过增强扩散而提高短通道效应。由于这样的扩散可被热引发，因此难以控制短通道效应。
因此，于一实施例中，留下的袋层230于凹槽228(其定义源极/漏极区域)中形成袋区234。袋区234设置于第一层膜232的界面(即源极/漏极区域的外延成长的SiGe部分)及基底210(亦即硅基底)之间。因此，源极/漏极区域包括袋区234(于一实施例中，介电袋区)。如上所注意的，第一层膜232的顶表面实质上共平面于袋区234的顶表面。也应要注意，袋区234的顶表面与栅极结构220(例如栅极结构的栅极堆叠)的底表面之间的距离是控制(或维持)在目标范围内。目标范围提供袋区234的顶表面及栅极结构220的底表面之间的距离范围，其将避免漏电流并增强应变区的作用。于一实施例中，是控制袋区234的顶表面及栅极介电层222(亦即栅极结构220的栅极堆叠)的底表面之间的距离，以避免漏电流并增强应变区的作用。
实质上于源极/漏极区域与基底界面之间提供陡接面(abrupt junction)的袋区234，其可明显的改善短通道效应和/或降低漏电流。提升控制短通道效应能使半导体装置的微缩化持续进行。再者，于一实施例中，方法100可减少于源极/漏极区域的SiGe部分中的应力松弛，以增进半导体装置200的效能。本发明实施例可更降低通道掺杂度(channel doping level)。要了解的是，本发明实施例可提供一些、全部、毫无于此所述的好处。还要了解的是，于此所述的不同实施例提供不同的好处，所有的实施例并不一定需要特别的好处。
在步骤112，延伸一或多个凹槽。凹槽228是以移除栅极间隙壁226，包括位于虚置栅极间隙壁226下方的基底的一部分的方式延伸。虚置栅极间隙壁226可以任何合适的工艺移除，包括于此所述的工艺。举例而言，可利用选择性蚀刻工艺移除虚置栅极间隙壁226。上述选择性蚀刻工艺可使用一或多个湿蚀刻工艺、干蚀刻工艺或上述的组合。于一实施例中，虚置栅极间隙壁226是以湿蚀刻工艺移除。湿蚀刻工艺可包括暴露于含氢氧离子的溶液(例如氢氧化铵)、去离子水、和/或其他合适的蚀刻剂溶液中。也移除基底210其位于虚置栅极间隙壁226下方的部分以延伸凹槽228，如图2E中所示。可利用移除虚置栅极间隙壁226的工艺移除部分基底210。要了解的是，可利用同步或独立的工艺移除袋层230、虚置栅极间隙壁226、和/或位于虚置栅极间隙壁226下方的部分基底210。
在步骤114，然后于一或多个凹槽上形成第二层膜。请参考图2F，形成第二层膜236以部分填充凹槽228，其中第二层膜236填充凹槽延伸部(recessextension)。于一些实施例中，可形成第二层膜236以整个填充凹槽228。于一些实施例中，第二层膜236可形成延伸至凹槽228的顶表面上，以形成提升源极/漏极结构。第二层膜236可以任何合适的工艺形成。于一实施例中，第二层膜236是以外延成长法形成。外延工艺可包括CVD沉积技术(例如气相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延、和/或其他合适的工艺。外延工艺可使用气体和/或液体前驱物，其与基底210的组成(例如硅)反应。第二层膜236包括任何合适的材料，例如外延成长的硅、SiGe、SiC、和/或上述的组合。于一实施例中，第二层膜236包括外延成长的SiGe。第二层膜236包括任何合适的厚度。举例而言，第二层膜236可包括介于约
Figure G2009101680374D00101
Figure G2009101680374D00102
及约
Figure G2009101680374D00103
的厚度。
于一实施例中，外延成长的第一层膜232及第二层膜236可在外延成长中同步掺杂(in-situ doped)或不掺杂。举例而言，于一实施例中，第一层膜232包括未掺杂的外延成长的SiGe，且第二层膜236包括同步掺杂的外延成长的SiGe。当第一层膜232和/或第二层膜236未掺杂时，要了解的是未掺杂的层膜可于后来的工艺掺杂。未掺杂的层膜可以一或多个各种注入工艺掺杂。各种注入工艺可包括一般的离子注入工艺、等离子体浸置离子注入(plasmaimmersion ion implantation，PIII)工艺、气态和/或固态源扩散工艺、其他合适的工艺、和/或上述的组合。第一层膜232和/或第二层膜236可还暴露于退火工艺中，例如快热退火工艺。各种注入和/或退火工艺可在制造半导体装置200的过程中的任何适当时候进行。
请参考图1及图2G，在步骤116，于基底210上形成一或多个栅极间隙壁。也可形成一或多个栅极间隙壁衬垫。于一实施例中，栅极间隙壁衬垫237及栅极间隙壁238是设置于栅极结构220的栅极介电层222/栅极层224的各个侧边上(例如，沿着栅极结构220的栅极介电层222/栅极层224的侧壁)。栅极间隙壁衬垫237可包括任何合适的材料，并可以任何合适的工艺形成。举例而言，栅极间隙壁衬垫237可包括间隙壁氧化物。栅极间隙壁238可包括介电材料，例如氮化硅、氧化硅、碳化硅、氮氧化硅、其他合适的材料、和/或上述的组合。于一实施例中，栅极间隙壁238包括氮化硅。栅极间隙壁238可以任何合适的工艺形成。于一实施例中，栅极间隙壁238的形成方式可为毯覆性的沉积介电层于半导体装置200上，然后进行非等向性蚀刻以移除介电层，以形成如图2G中所示的栅极间隙壁238。于一些实施例中，栅极间隙壁衬垫237和/或栅极间隙壁238可包括多层结构。于一些实施例中，可部分或整个省略栅极间隙壁衬垫237和/或栅极间隙壁238。
图3A至图3G为根据图1的方法的另一实施例的半导体装置300的工艺剖面图。半导体装置300相似于半导体装置200。请参考图3A，在步骤102，提供包括一或多个隔离区域312及至少一个栅极结构320的基底310。至少一个栅极结构320包括栅极堆叠(亦即栅极介电层322及栅极层324)及虚置栅极间隙壁326。基底310；隔离区域312；包括栅极介电层322、栅极层324、及虚置栅极间隙壁326的栅极结构320可相似于图2A中所述的基底210；隔离区域212；包括栅极介电层222、栅极层224、及虚置栅极间隙壁226的栅极结构220。
请参考图1及图3B至图3G，形成一或多个源极/漏极区域，其中源极/漏极区域包括袋区。在步骤104，一或多个沟槽(或凹槽)形成于基底中。一或多个凹槽定义半导体装置300的源极区域及漏极区域(统称为源极/漏极区域)。于一实施例中，如图3B中所示，一或多个凹槽328形成于至少一个栅极结构320的各个侧边。凹槽328可以任何合适的工艺形成，且可相似于图2B中所述的凹槽228。于一实施例中，凹槽328为等向凹槽，其是以一或多个等向蚀刻工艺形成。等向蚀刻工艺形成凹槽328，其延伸至栅极结构320下方，更具体的说，于一实施例中，延伸至虚置栅极间隙壁326下方。要了解的是，等向凹槽328可延伸至栅极结构320下方的任何距离。再者，凹槽328包括任何合适的轮廓。如图3B中所示，凹槽228的至少一个垂直侧壁包括弯曲轮廓。
在步骤106，沿着至少一个栅极结构的侧边及一或多个凹槽的侧边形成袋层。请参考图3C，袋层330形成于邻接虚置栅极间隙壁326及凹槽328的垂直、弯曲侧壁。然后，在步骤108，于一或多个凹槽上形成第一层膜，其中第一层膜至少部分填充一或多个凹槽。更具体的说，形成第一层膜332以部分填充凹槽328。袋层330及第一层膜332相似于图2C中所示的袋层230及第一层膜232。于一实施例中，第一层膜332包括外延成长的SiGe。包括第一层膜332(亦即外延成长的SiGe)的凹槽328(其定义源极/漏极区域)到达于基底310中的应变通道333。应变通道可提升载子迁移率并增进半导体装置300的效能。应要注意的是，于一实施例中，等向凹槽328增加于凹槽328中的外延成长的SiGe其体积，具体的说，于凹槽328中的第一层膜332的体积。具有第一层膜332的等向凹槽328可提升基底310中的应变通道效应，进而增进半导体装置300的效能。
请参考图1及图3D，在步骤110，自至少一个栅极结构的侧边移除袋层。更具体的说，自栅极结构320的各个侧边移除袋层330。袋层330可以任何合适的工艺移除，包括于此所述的工艺。于一实施例中，也移除于凹槽328中的部分袋层330。移除于凹槽328中的袋层330，其中袋层330的顶表面实质上共平面于第一层膜332的顶表面。留下的袋层330于凹槽328(其定义源极/漏极区域)中形成袋区334。袋区334设置于第一层膜332(亦即源极/漏极区域的外延成长的SiGe部分)的界面及基底310(亦即硅基底)之间。因此，源极/漏极区域包括袋区334(于一实施例中，介电袋区)。
如上所注意的，第一层膜332的顶表面实质上共平面于袋区334的顶表面。也应要注意，袋区334的顶表面与栅极结构320(例如栅极结构的栅极堆叠)的底表面之间的距离是控制(或维持)在目标范围内。目标范围提供袋区334的顶表面及栅极结构320的底表面之间的距离范围，其将避免漏电流并增强应变区域的作用。于一实施例中，是控制袋区334的顶表面及栅极介电层322(亦即栅极结构320的栅极堆叠层)的底表面之间的距离，以避免漏电流并增强应变区域的作用。
实质上于源极/漏极区域与基底界面之间提供陡接面的袋区334，其可明显的改善短通道效应和/或降低漏电流。提升控制短通道效应的能使半导体装置的微缩化持续进行。再者，于一实施例中，方法100可减少于源极/漏极区域的SiGe部分中的应力松弛，和/或降低通道掺杂度，以增进半导体装置300的效能。要了解的是，本发明实施例可提供一些、全部、毫无于此所述的好处。还要了解的是，于此所述的不同实施例提供不同的好处，所有的实施例并不一定需要特别的好处。
在步骤112，延伸一或多个凹槽。凹槽328是以移除虚置栅极间隙壁326，包括位于虚置栅极间隙壁326下方的基底310的一部分的方式延伸。可以任何合适的工艺移除虚置栅极间隙壁326，包括于此所述的工艺。也移除基底310其位于虚置栅极间隙壁326下方的部分以延伸凹槽328，如图3E中所示。可利用移除虚置栅极间隙壁326的工艺移除部分基底310。要了解的是，可利用同步或独立的工艺移除袋层330、虚置栅极间隙壁326、和/或位于虚置栅极间隙壁326下方的部分基底310。
在步骤114，然后于一或多个凹槽上形成第二层膜。请参考图3F，形成第二层膜336以部分填充凹槽328，其中第二层膜336填充凹槽延伸部。于一些实施例中，可形成第二层膜336以整个填充凹槽328。于一些实施例中，第二层膜336可形成延伸至凹槽328的顶表面上，以形成提升源极/漏极结构。第二层膜336相似于参照图2F所描述的第二层膜236，且于一实施例中，第二层膜336包括外延成长的SiGe。请参考图1及图3G，在步骤116，于基底310上形成一或多个栅极间隙壁。也可形成一或多个栅极间隙壁衬垫。于一实施例中，栅极间隙壁衬垫337及栅极间隙壁338是设置于栅极结构320的栅极堆叠(亦即栅极介电层322/栅极层324)的各个侧边上。栅极间隙壁衬垫337及栅极间隙壁338相似于图2G中所述的栅极间隙壁衬垫237及栅极间隙壁238。
半导体装置200、300包括于源极/漏极区域及基底界面之间提供陡接面的袋区234、334，其能够更好的控制短通道效应。再者，方法100可避免半导体装置200、300暴露于一或多个注入工艺中，例如LDD注入及袋区注入工艺，其常会造成源极/漏极区域松弛。要了解半导体装置200、300可进行另外的CMOS或MOS技术工艺以形成各种公知元件。举例而言，于一些实施例中，源极/漏极区域可暴露于注入工艺以形成深源极/漏极区域。于一些实施例中，源极/漏极区域包括第一层膜232、332、袋区234、334、及第二层膜236、336，且/或栅极结构220、320可包括具有任何合适的组成的硅化区域。又于另一例子中，各种接触窗/介层窗及多层内连元件(例如金属层及层间介电层)可形成于基底210、310上，且配置连接于半导体装置200、300的各种元件或结构。
请参考图4及图5A，方法400起始于步骤402，提供包括一或多个隔离区域512及至少一个栅极结构520的基底510。于一实施例中，基底510为包括硅的半导体基底。基底510可包括元素半导体，包括结晶、多晶和/或非结晶结构的硅或锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；其他合适的材料；和/或上述的组合。于一实施例中，合金半导体基底可具有梯度浓度的SiGe元件，其中Si与Ge的组成由在一位置的比例转变成在另一位置的另一比例。于其他实施例中，合金SiGe是形成于硅基底上。于其他实施例中，SiGe基底具有应力。再者，基底可为绝缘层上覆半导体，例如绝缘层上覆硅(SOI)或薄膜晶体管(TFT)。于一些例子中，基底可包括掺杂的外延层或埋层。于其他例子中，化合物半导体基底可具有多层结构，或硅基底可包括多层化合物半导体结构。于一些例子中，基底可包括非半导体材料，例如玻璃。
半导体装置500包括形成于半导体基底510上的至少一个隔离区域512。隔离区域512可利用隔离技术，例如局部硅氧化(LOCOS)或浅沟槽隔离(STI)以定义与电性分隔基底中不同的区域，例如主动与被动区域。在一实施例中，隔离区域512包括STI。隔离区域512，且于一实施例中，STI，可以任何合适的工艺形成。举例而言，形成STI的方法可包括以一般光刻工艺图案化半导体基板；于基底中(举例而言，通过干蚀刻、湿蚀刻和/或等离子体蚀刻工艺)蚀刻沟槽；以及(举例而言，通过以化学气相沉积工艺)将如氧化硅、氮化硅、氮氧化硅、氟掺杂硅玻璃(FSG)、低介电材料、其他类似物和/或上述的组合的介电材料填入沟槽。于一些实施例中，填满的沟槽可具有多层结构，例如以氮化硅或氧化硅填充的热氧化衬垫层。于其他实施例中，STI可利用如下的制造顺序形成：成长氧化垫层；以低压化学气相沉积法形成氮化层；利用光致抗蚀剂及掩模图案化STI开口；于基底中蚀刻沟槽；任选的成长热氧化沟槽衬垫以改善沟槽界面；以CVD氧化物填充沟槽；以化学机械研磨(CMP)工艺回蚀刻及平坦化；以及利用氮化物剥除工艺移除氮化硅。
至少一个栅极结构520设置于半导体基底510上。要了解的是也可形成多个栅极结构520。栅极结构520可利用任何合适的工艺形成。举例而言，栅极结构可利用一般的沉积、光刻图案化、蚀刻工艺、和/或上述的组合的方法形成。沉积工艺可包括化学气相沉积法、物理气相沉积法、原子层沉积法、高密度等离子体、金属有机CVD、等离子体增强CVD、溅镀法、电镀法、旋转涂布法、其他合适的方法、和/或上述的组合。光刻工艺的例子可包括光致抗蚀剂层涂布(例如旋转涂布)、软烤、掩模对准、曝光、曝光后烘烤、显影、浸润、烘干(例如硬烤)、其他合适的工艺、和/或上述的组合。也可以例如无光罩光刻、电子束刻写、离子束刻写及分子转印的其他合适的方法进行或取代光刻曝光工艺。蚀刻工艺可包括干蚀刻、湿蚀刻、和/或其他蚀刻方法(例如反应性离子蚀刻法)。蚀刻工艺也可为纯化学(等离子体蚀刻)、纯物理(离子束研磨)、和/或上述的组合的方法。要了解栅极结构520可以于此所述的工艺组合形成。
于一实施例中，栅极结构520包括含有栅极介电层522及栅极层524的栅极堆叠。要了解的是栅极堆叠可包括额外层于栅极介电层522和/或栅极层524的上方和/或下方。举例而言，栅极堆叠可包括界面层、盖层、扩散/阻障层、介电层、导电层、其他合适的层膜、和/或上述的组合。或者，半导体装置500可包括界面层、盖层、扩散/阻障层、介电层、导电层、其他合适的层膜、和/或上述的组合。于一些实施例中，半导体装置500可包括一或多个抗反射涂布层，例如顶抗反射涂布层和/或底抗反射涂布层。
栅极介电层522设置于半导体基底510上。栅极介电层522可包括任何合适的厚度及合适的材料，例如氧化硅、氮化硅、氮氧化硅、氧化铪、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属的氮氧化物、金属铝酸盐、锆硅酸盐、锆铝酸盐、HfO2、HfSiO、HfSiON、HfTaO、HfTaTiO、HfTiO、HfZrO、HfAlON、其他合适的介电材料、和/或上述的组合。栅极介电层522可还包括多层结构，其包括多个介电材料。于一些实施例中，栅极介电层522可包括二氧化硅层及高介电常数介电材料层。栅极介电层522可以包括于此所述的工艺的任何合适的工艺形成。
栅极层524设置于栅极介电层522上。栅极层524包括任何合适的厚度及合适的材料。举例而言，栅极层524可包括多晶硅；含硅材料；含锗材料；金属，例如铝、铜、钨、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴；其他适当的导电材料；其他合适的材料；和/或上述的组合。于一些实施例中，栅极层524可包括多层结构。栅极层524可以包括于此所述的工艺的任何合适的工艺形成。
在步骤404，对基底510进行各种注入工艺。各种注入工艺可形成各种掺杂区域。掺杂区域可为掺杂的n型和/或p型。掺杂区域可包括各种掺杂轮廓，且可以多个离子注入工艺形成，例如LDD注入工艺及源极/漏极注入工艺。于一实施例中，请参考图5B，LDD区域526是利用一个或多个离子注入工艺形成。至少一个栅极结构520可用作注入掩模。LDD区域526实质上对准于栅极堆叠的边缘。此外，各种注入工艺可包括一或多个环(halo)/袋注入工艺。可使用环/袋注入工艺消除短通道效应。
请参考图4及图5C，在步骤406，于基底510上形成一或多个栅极间隙壁。于一些实施例中，也可于基底510上形成一或多个栅极间隙壁衬垫。于一实施例中，栅极间隙壁衬垫437及栅极间隙壁528是设置于栅极结构520的栅极堆叠(亦即栅极介电层522/栅极层524)的各个侧边上(例如，沿着栅极结构520的栅极介电层522及栅极层524的侧壁)。栅极间隙壁衬垫427可包括任何合适的材料，并可以任何合适的工艺形成。举例而言，栅极间隙壁衬垫427可包括间隙壁氧化物。栅极间隙壁528可包括介电材料，例如氮化硅、氧化硅、碳化硅、氮氧化硅、其他合适的材料、和/或上述的组合。栅极间隙壁528可以任何合适的工艺形成。于一实施例中，栅极间隙壁528的形成方式可为毯覆性的沉积介电层于半导体装置500上，然后进行非等向性蚀刻以移除介电层，以形成如图5C中所示的栅极间隙壁528。于一些实施例中，栅极间隙壁衬垫427和/或栅极间隙壁528可包括多层结构。于其他实施例中，可部分或整个省略栅极间隙壁衬垫427和/或栅极间隙壁528。
请参考图5D至图5G，形成一或多个源极/漏极区域，其中源极/漏极区域包括袋区。在步骤408，一或多个沟槽和/或凹槽形成于基底中。于一实施例中，如图5D中所示，一或多个凹槽530形成于至少一个栅极结构520的各个侧边。凹槽530实质上对准于栅极结构520的栅极间隙壁528。凹槽530可以任何合适的工艺形成。举例而言，凹槽530可以选择性蚀刻工艺移除。选择性蚀刻工艺可使用一或多个湿蚀刻工艺、干蚀刻工艺、和/或上述的组合。湿蚀刻工艺可包括暴露于含氢氧离子的溶液(例如氢氧化铵)、去离子水、和/或其他合适的蚀刻剂溶液中。于其他例子中，形成凹槽530的步骤可包括通过一般工艺图案化半导体装置500，例如于半导体装置500上形成光致抗蚀剂层；以一般光刻工艺图案化光致抗蚀剂层；以及于基底510中蚀刻凹槽530。蚀刻工艺可使用一或多的蚀刻步骤，且可为干蚀刻、湿蚀刻、和/或其他蚀刻方法(例如反应性离子蚀刻法)。蚀刻工艺也可为纯化学(等离子体蚀刻)、纯物理(离子束研磨)、和/或上述的组合的方法。要了解可调变蚀刻工艺以造成不同的轮廓。
在步骤410，沿着至少一个栅极结构的侧边及一或多个凹槽的侧边形成袋层。请参考图5E，袋层532形成于邻接虚置栅极间隙壁528及凹槽530的垂直侧壁。袋层532实质上自至少一个栅极结构520的顶表面延伸至凹槽530的底表面。袋层532可以包括于此所述的工艺的任何合适的工艺形成。袋层532包括任何合适的材料。于一实施例中，袋层532包括介电材料，具体而言，包括氧化硅、氮化硅、和/或氮氧化硅。介电材料可包括氧化铪、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属的氮氧化物、金属铝酸盐、锆硅酸盐、锆铝酸盐、HfO2、HfSiO、HfSiON、HfTaO、HfTaTiO、HfTiO、HfZrO、HfAlON、其他合适的介电材料、和/或上述的组合。要了解袋层532可包括多层结构。袋层532还包括任何合适的厚度。于一实施例中，袋层532包括介于约
Figure G2009101680374D00171
至约
Figure G2009101680374D00172
的厚度。
然后，在步骤412，于一或多个凹槽上形成第一层膜，其中第一层膜至少部分填充一或多个凹槽。请参考图5F，第一层膜534部分填充凹槽530。第一层膜534是以任何合适的工艺形成。于一实施例中，第一层膜534是以一或多个外延成长工艺形成。外延工艺可包括CVD沉积技术(例如气相外延和/或超高真空CVD)、分子束外延、和/或其他合适的工艺)。外延工艺可使用气体和/或液体前驱物，其与基底510的组成(例如硅)反应。第一层膜534包括任何合适的材料，例如外延成长的硅、SiGe、SiC、和/或上述的组合。于一实施例中，第一层膜534包括外延成长的SiGe。包括第一层膜534(亦即外延成长的SiGe)的凹槽530(其定义源极/漏极区域)到达于基底510中的应变通道435。应变通道可提升载子迁移率并增进半导体装置500的效能。要了解的是，于一些实施例中，可形成第一层膜534以整个填充凹槽530。于一些实施例中，第一层膜534可形成延伸至凹槽530的顶表面上，以形成提升源极/漏极结构。
请参考图5F，在步骤414，自至少一个栅极结构的侧边移除袋层。更具体的说，自栅极结构520的各个侧边移除袋层532。袋层532可以任何合适的工艺移除，包括于此所述的工艺。举例而言，袋层532可以选择性蚀刻工艺移除。选择性蚀刻工艺可使用一或多个湿蚀刻工艺、干蚀刻工艺、或上述的组合。于一实施例中，袋层532是以湿蚀刻工艺移除。湿蚀刻工艺可包括暴露于含氢氧离子的溶液(例如氢氧化铵)、去离子水、和/或其他合适的蚀刻剂溶液。于一实施例中，也移除于凹槽530中的部分袋层532。移除于凹槽530中的袋层532，其中袋层532的顶表面实质上共平面于第一层膜534的顶表面。要了解的是本发明实施例并未限定袋层532移除的部分。
如上所述，具有应变通道的半导体装置常包括硅基底以及包括外延成长的SiGe和/或SiC的源极/漏极区域。这些一般的装置常表现出较差的装置效能，其是由于一或多的注入工艺降低由源极/漏极区域所诱导的应力，和/或提高短通道效应所造成。因此，于一实施例中，留下的袋层532于凹槽530(其定义源极/漏极区域)中形成袋区536。袋区536设置于第一层膜534(亦即源极/漏极区域的外延成长的SiGe部分)的界面及基底510(亦即硅基底)之间。因此，源极/漏极区域包括袋区536(于一实施例中，介电袋区)。如上所注意的，第一层膜534的顶表面实质上共平面于袋区536的顶表面。也应要注意，袋区536的顶表面与栅极结构520(例如栅极结构的栅极堆叠)的底表面之间的距离是控制(或维持)在目标范围内。目标范围提供袋区536的顶表面及栅极结构520的底表面之间的距离范围，其将避免漏电流并增强应变区的作用。于一实施例中，是控制袋区536的顶表面及栅极介电层522(亦即栅极结构520的栅极堆叠层)的底表面之间的距离，以避免漏电流并增强应变区的作用。
实质上于源极/漏极区域与基底界面之间提供陡接面的袋区536，其可明显的改善短通道效应和/或降低漏电流。提升控制短通道效应能使半导体装置的微缩化持续进行。再者，于一实施例中，方法400可减少于源极/漏极区域的SiGe部分中的应力松弛，以增进半导体装置500的效能。要了解的是，本发明实施例可提供一些、全部、毫无于此所述的好处。还要了解的是，于此所述的不同实施例提供不同的好处，所有的实施例并不一定需要特别的好处。
在步骤416，于一或多个凹槽上形成第二层膜。请参考图5G，形成第二层膜538以部分填充凹槽530，具体的说，第二层膜538形成于在凹槽530中的第一层膜534及袋区536上。于一实施例中，可形成第二层膜538以整个填充凹槽530。于一些实施例中，第二层膜538可形成延伸至凹槽530的顶表面上，以形成提升源极/漏极结构。第二层膜538是以任何合适的工艺形成。于一实施例中，第二层膜538是以外延成长法形成。外延工艺可包括CVD沉积技术(例如气相外延和/或超高真空CVD)、分子束外延、和/或其他合适的工艺)。外延工艺可使用气体和/或液体前驱物，其与基底510的组成(例如硅)反应。第二层膜538包括任何合适的材料，例如外延成长的硅、SiGe、SiC和/或上述的组合。于一实施例中，第二层膜536包括外延成长的SiGe。
于一实施例中，外延成长的第一层膜534及第二层膜538可在外延成长中同步掺杂(in-situ doped)或不掺杂。举例而言，于一实施例中，第一层膜534包括未掺杂的外延成长的SiGe，且第二层膜538包括同步掺杂的外延成长的SiGe。当第一层膜534和/或第二层膜538未掺杂时，要了解的是未掺杂的层膜可于后来的工艺掺杂。未掺杂的层膜可以一或多个各种注入工艺掺杂。各种注入工艺可包括一般的离子注入工艺、等离子体浸置离子注入工艺、气态和/或固态源扩散工艺、其他合适的工艺、和/或上述的组合。第一层膜534和/或第二层膜538可还暴露于退火工艺中，例如快热退火工艺。各种注入和/或退火工艺可在制造半导体装置500过程中的任何适当时候进行。
图6A至图6G为根据图4的方法的另一实施例的半导体装置600的工艺剖面图。半导体装置600相似于半导体装置500。请参考图6A，在步骤402，提供包括一或多个隔离区域612及至少一个栅极结构620的基底610。至少一个栅极结构620包括栅极堆叠(亦即栅极介电层622及栅极层624)。基底610；隔离区域612；包括栅极介电层622及栅极层624的栅极结构620可相似于图5A中所述的基底510；隔离区域512；包括栅极介电层522及栅极层524的栅极结构520。
请参考图5A至图5G及图6B至图6C，在步骤404于基底610上进行各种注入工艺，并在步骤406于基底610上形成一或多个栅极间隙壁。于一实施例中，请参考图6B，利用一或多个注入工艺形成轻掺杂漏极(LDD)区域626，且栅极间隙壁衬垫627及栅极间隙壁628设置于栅极结构620的栅极堆叠(亦即栅极介电层622/栅极层624)的各个侧边上(例如，沿着栅极结构620的栅极介电层622及栅极层624的侧壁)。LDD区域626、栅极间隙壁衬垫627及栅极间隙壁628相似于在图5B至图5C中所述的LDD区域526、栅极间隙壁衬垫527及栅极间隙壁528。
请参考图6D至图6G，形成一或多个源极/漏极区域，其中源极/漏极区域包括袋区。在步骤408，一或多个沟槽和/或凹槽形成于基底中。一或多个凹槽定义半导体装置600的源极区域及漏极区域(统称为源极/漏极区域)。举例而言，如图6D中所示，一或多个凹槽630形成于至少一个栅极结构620的各个侧边。凹槽630可以任何合适的工艺形成，且可相似于图5D中所述的凹槽530。于一实施例中，凹槽630是利用一或多个等向蚀刻工艺所形成的等向凹槽。等向蚀刻工艺形成凹槽630，其延伸至栅极结构620下方，更具体的说，于一实施例中，延伸至栅极间隙壁628及LDD区域626下方。要了解的是，等向凹槽630可延伸至栅极结构620下方的任何距离。再者，凹槽630包括任何合适的轮廓。如图6D中所示，凹槽630的至少一个垂直侧壁包括弯曲轮廓。
在步骤410，沿着至少一个栅极结构的侧边及一或多个凹槽的侧边形成袋层。请参考图6E，袋层632形成于邻接栅极间隙壁628及凹槽630的垂直、弯曲侧壁。然后，在步骤412，于一或多个凹槽上形成第一层膜，其中第一层膜至少部分填充一或多个凹槽。请参考图6F，形成第一层膜634以部分填充凹槽630。袋层632及第一层膜634相似于图5E至图5F中所示的袋层532及第一层膜534。举例而言，袋层632包括介电材料，第一层膜634包括外延成长的SiGe。包括第一层膜634(亦即外延成长的SiGe)的凹槽630(其定义源极/漏极区域)到达于基底610中的应变通道635。应变通道可提升载子迁移率并增进半导体装置600的效能。应要注意的是，于一实施例中，等向凹槽630增加于凹槽630中的外延成长的SiGe其体积，具体的说，于凹槽630中的第一层膜634的体积。具有第一层膜634的等向凹槽630可提升基底610中的应变通道效应，进而增进半导体装置600的效能。
请参考图6F，在步骤414，自至少一个栅极结构的侧边移除袋层。更具体的说，自栅极结构620的各个侧边移除袋层632。于一实施例中，也移除于凹槽630中的部分袋层634。移除于凹槽630中的袋层632，其中袋层632的顶表面实质上共平面于第一层膜634的顶表面。袋层632可以任何合适的工艺移除，包括于此所述的工艺，例如于参照图5F所说明的工艺以及移除袋层532。留下的袋层632于凹槽630(其定义源极/漏极区域)中形成袋区636。袋区636设置于第一层膜634(亦即源极/漏极区域的外延成长的SiGe部分)的界面及基底610(亦即硅基底)之间。因此，源极/漏极区域包括袋区636(于一实施例中，介电袋区)。
如上所注意的，第一层膜634的顶表面实质上共平面于袋区636的顶表面。也应要注意，袋区636的顶表面与栅极结构620(例如栅极结构的栅极堆叠)的底表面之间的距离是控制(或维持)在目标范围内。目标范围提供袋区636的顶表面及栅极结构620的底表面之间的距离范围，其将避免漏电流并增强应变区域的作用。于一实施例中，是控制袋区636的顶表面及栅极介电层622(亦即栅极结构620的栅极堆叠层)的底表面之间的距离，以避免漏电流并增强应变区域的作用。
实质上于源极/漏极区域与基底界面之间提供陡接面的袋区636，其可明显的改善短通道效应和/或降低漏电流。提升控制短通道效应能使半导体装置的微缩化持续进行。再者，于一实施例中，方法400可减少于源极/漏极区域的SiGe部分中的应力松弛，和/或降低通道掺杂度，以增进半导体装置600的效能。要了解的是，本发明实施例可提供一些、全部、毫无于此所述的好处。还要了解的是，于此所述的不同实施例提供不同的好处，所有的实施例并不一定需要特别的好处。
在步骤416，于一或多个凹槽上形成第二层膜。请参考图6G，形成第二层膜638以部分填充凹槽630，具体的说，形成第二层膜638于在凹槽630中的第一层膜634及袋区636上。于一些实施例中，可形成第二层膜538以整个填充凹槽530。于一些实施例中，第二层膜538可形成延伸至凹槽530的顶表面上，以形成提升源极/漏极结构。第二层膜638相似于参照图5G所说明的第二层膜538，且于一实施例中，第二层膜638包括外延成长的SiGe。
半导体装置500、600包括于源极/漏极区域及基底界面之间提供陡接面的袋区536、636，能够更好的控制短通道效应。再者，方法400可避免半导体装置500、600的深源极/漏极区域暴露于一或多个离子注入工艺中，例如形成LDD区域和/或袋区注入区域的离子注入工艺。要了解半导体装置500、600可进行另外的CMOS或MOS技术工艺以形成各种公知元件。举例而言，于一些实施例中，源极/漏极区域可暴露于注入工艺以形成深源极/漏极区域。于一些实施例中，源极/漏极区域包括第一层膜534、634、袋区536、636及第二层膜538、538，且/或栅极结构520、620可包括具有任何合适的组成的硅化区域。又于另一例子中，各种接触窗/介层窗及多层内连元件(例如金属层及层间介电层)可形成于基底510、610上，且配置连接于半导体装置500、600的各种元件或结构。
虽然本发明已以较佳实施例公开如上，然而其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。

Claims (13)

1.一种制造半导体装置的方法，包括：
提供一基底，该基底包括一第一材料；
于该基底上形成至少一个栅极堆叠；
于该基底中形成一或多个凹槽，其中该一或多个凹槽定义至少一个源极区域及至少一个漏极区域；以及
于该一或多个凹槽中形成一袋区、包括一第二材料的一第一层膜及包括一第三材料的一第二层膜，该袋区设置于该第一层膜及该基底之间，
其中于该一或多个凹槽中形成该袋区、包括一第二材料的该第一层膜及包括一第三材料的该第二层膜包括：
形成一第一组间隙壁邻接该至少一个栅极堆叠；
形成一袋层于该第一组间隙壁及于该基底中的该一或多个凹槽的一侧边上；
形成该第一层膜于该基底上以部分填充该一或多个凹槽；
自该第一组间隙壁上移除该袋层，其中该留下的袋层于该一或多个凹槽中形成该袋区，且该袋区的一顶表面共平面于该第一层膜的一顶表面；
移除包括位于该第一组间隙壁下方的该基底的一部分的该第一组间隙壁，其中该基底的该移除部分形成该一或多个凹槽的一延伸部；以及
于该一或多个凹槽中的该第一层膜上形成该第二层膜以填充该一或多个凹槽，包括该一或多个凹槽的该延伸部。
2.如权利要求1所述的制造半导体装置的方法，其中形成该袋区包括控制该袋区的一顶表面及该栅极堆叠的一底表面之间的一距离。
3.如权利要求1所述的制造半导体装置的方法，其中于该一或多个凹槽中形成该袋区、包括一第二材料的该第一层膜及包括一第三材料的该第二层膜还包括：
形成一第二组间隙壁邻接该至少一个栅极堆叠。
4.如权利要求3所述的制造半导体装置的方法，其中形成该第一层膜及形成该第二层膜分别包括进行一选择性外延成长工艺。
5.一种制造半导体装置的方法，包括：
提供一基底，该基底包括至少一个栅极堆叠设置于其上；
于该基底上进行一或多个注入工艺；
形成一组间隙壁邻接该至少一个栅极堆叠；
于该基底中形成一或多个凹槽，其中该一或多个凹槽定义至少一个源极区域及至少一个漏极区域；
于该一或多个凹槽中形成一袋区，其中该袋区对准该间隙壁；
形成一第一层膜以部分填充该一或多个凹槽，其中该第一层膜邻接于该一或多个凹槽中的该袋区；以及
形成一第二层膜于该第一层膜及于该一或多个凹槽中的该袋区上，
其中于该一或多个凹槽中形成该袋区包括：
在形成该第一层膜以部分填充该一或多个凹槽前，沉积一介电层于邻接该至少一个栅极堆叠的该组间隙壁及该一或多个凹槽的一侧边上；
在形成该第一层膜以部分填充该一或多个凹槽后，自邻接该至少一个栅极堆叠的该组间隙壁上移除该介电层；以及
自该一或多个凹槽移除该介电层的一部分，使于该一或多个凹槽中的该第一层膜的一顶表面与该介电层为共平面。
6.如权利要求5所述的制造半导体装置的方法，其中于该基底上进行该一或多个注入工艺包括形成轻掺杂漏极区域、袋注入区域或上述的组合。
7.如权利要求5所述的制造半导体装置的方法，其中形成该袋区及该第一层膜包括形成该袋区的一顶表面共平面于该第一层膜的一顶表面。
8.如权利要求5所述的制造半导体装置的方法，其中形成该袋区包括控制该袋区的一顶表面与该栅极堆叠的一底表面之间的一距离。
9.如权利要求5所述的制造半导体装置的方法，其中形成该第一层膜及形成该第二层膜各自包括进行一选择性外延成长工艺。
10.一种半导体装置，包括：
一基底，具有至少一个应变通道区域设置于一源极区域及一漏极区域之间；
至少一个栅极结构，设置于该至少一个应变通道区域上，该至少一个栅极结构包括一栅极堆叠及一组栅极间隙壁邻接该栅极堆叠；
其中该源极区域及该漏极区域包括一介电袋区、第一层膜及第二层膜，该介电袋区设置于该第一层膜及该基底的该至少一个应变通道区域之间，该介电袋区的一顶表面共平面于该第一层膜的一顶表面，
其中，通过以下方式形成该介电袋区、该第一层膜及该第二层膜：
形成一袋层于该第一组间隙壁及于该基底中的该一或多个凹槽的一侧边上；
形成该第一层膜于该基底上以部分填充该一或多个凹槽；
自该第一组间隙壁上移除该介电袋层，其中留下的该介电袋层于该一或多个凹槽中形成该介电袋区，且该介电袋区的一顶表面共平面于该第一层膜的一顶表面；
移除包括位于该第一组间隙壁下方的该基底的一部分的该第一组间隙壁，其中该基底的该移除部分形成该一或多个凹槽的一延伸部；以及
于该一或多个凹槽中的该第一层膜上形成该第二层膜以填充该一或多个凹槽，包括该一或多个凹槽的该延伸部。
11.如权利要求10所述的半导体装置，其中该源极区域及该漏极区域的该介电袋区对准于该至少一个栅极结构的该栅极间隙壁。
12.如权利要求11所述的半导体装置，其中该第二层膜对准该至少一个栅极结构的该栅极间隙壁。
13.如权利要求10所述的半导体装置，其中该第二层膜延伸于该至少一个栅极结构的该间隙壁下方，对准于该至少一个栅极结构的该栅极堆叠。
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