CN101060121A - 半导体结构及其制作方法 - Google Patents

Abstract

一种半导体结构，包括基底、第一导电型的第一金属氧化物半导体晶体管与第二导电型的第二金属氧化物半导体晶体管。基底中具有第一导电型的第一井区与第二导电型的第二井区。第一金属氧化物半导体晶体管配置于第二井区上，包括配置于第二井区上的栅极结构，以及第一导电型的应变层，其配置于栅极结构两侧的第二井区中的开口中。其中，应变层于邻近开口底部的部分的晶格常数与基底的晶格常数之间的差异小于其远离开口底部的部分的晶格常数与基底的晶格常数之间的差异。第二金属氧化物半导体晶体管配置于第一井区上。

Description

半导体结构及其制作方法

技术领域

本发明涉及一种半导体结构及其制作方法，尤其涉及以掺杂的应变层作为源/漏极的一种半导体结构及其制作方法。

背景技术

金属氧化物半导体晶体管是目前超大规模集成电路(VLSI circuit)中极为重要的元件。其应用的范围非常的广泛，举凡微处理器、半导体存储元件、功率元件等等，均可以金属氧化物半导体晶体管作为其基本的构成单元。

在一般的纳米级工艺中，为了增加金属氧化物半导体晶体管的元件效能，会先于栅极结构两侧的基底中形成开口，然后将会产生应变的半导体材料(如SiGe)填入开口中以作为源/漏极，来提高电子或空穴在沟道中的迁移率(mobility)。

图1A～1B为现有一种金属氧化物半导体晶体管的制作流程剖面图。首先，请参照图1A，提供基底100。基底100中已形成有井区101。然后，利用一般熟知的技术于井区101上形成栅极结构102，其包括依序形成于基底100上的栅介电层104与栅极106。接着，于栅极结构102的侧壁上形成间隙壁108。随后，以栅极结构102与间隙壁108为掩模进行蚀刻工艺，移除部分基底100而形成开口110。

接着，请参照图1B，于开口110中形成应变层112以作为源/漏极，并使应变层112的表面高于基底100的表面，其高出部分标号为113。之后，于栅极结构102与应变层112上形成自对准金属硅化物层114。

由于应变层112的表面高于基底100的表面，因此可以减少或消除金属硅化物层114所产生的应力影响。此外，为了提高应变层112所受的应力，以P型金属氧化物半导体晶体管为例，可在开口110中填入锗浓度大于20％的硅锗合金层，或将硅锗合金层的厚度增加，亦即形成深度较深的开口110。

然而，硅锗合金层的厚度会与锗的浓度成反比，也就是说，锗的浓度愈高，则硅锗合金层的厚度愈薄。此外，锗的浓度愈高，硅锗合金层的晶格常数也会愈大，使得硅锗合金层与基底的晶格尺寸差异愈大，而容易在硅锗合金层与基底的结之间产生缺陷，进而影响元件效能。另外，在进行自对准金属硅化物工艺时，锗也会进入金属硅化物层中而降低其品质。

发明内容

本发明的目的是提供一种半导体结构，其利用晶格常数不一致的应变层作为源/漏极，以避免因应变层与基底的晶格大小相差过多，而在应变层与基底的结产生缺陷。

本发明的半导体结构包括一基底、第一导电型的第一金属氧化物半导体晶体管与第二导电型的第二金属氧化物半导体晶体管。基底中有第一导电型的第一井区与第二导电型的第二井区，其中第一金属氧化物半导体晶体管配置于第二井区上，且第二金属氧化物半导体晶体管配置于第一井区上。第一金属氧化物半导体晶体管包括第一栅极结构与第一导电型的第一应变层。其中，第一栅极结构配置于第二井区上，且其两侧的第二井区中具有第一开口。第一应变层配置于第一开口中，此第一应变层于邻近第一开口底部的部分的晶格常数与基底的晶格常数之间的差异小于其远离第一开口底部的部分的晶格常数与基底的晶格常数之间的差异。

在本发明的优选实施例中，前述第一应变层的晶格常数呈梯度分布。

在一些实施例中，上述第一导电型为P型，且第一应变层于邻近第一开口底部的部分的晶格常数小于远离第一开口底部的部分的晶格常数。此种第一应变层的材料例如为硅锗合金。

在另一些实施例中，上述第一导电型为N型，且第一应变层于邻近第一开口底部的部分的晶格常数大于远离第一开口底部的部分的晶格常数。此种第一应变层的材料例如为碳化硅。

在本发明一实施例中，上述第二金属氧化物半导体晶体管包括配置于第一井区上的第二栅极结构，以及第二导电型的源/漏极区，其配置于第二栅极结构两侧的第一井区中。此时前述半导体结构可还包括配置于第一应变层上的硅层，以及一金属硅化物层，其配置于前述硅层、源/漏极区、第一栅极结构与第二栅极结构上。

在另一实施例中，上述第二金属氧化物半导体晶体管包括配置于第一井区上的第二栅极结构，以及第二导电型的源/漏极区，配置于第二栅极结构两侧的第一井区中的第二开口的侧壁与下方。此时前述半导体结构可还包括配置于第一应变层上的硅层，以及一金属硅化物层，其配置于前述硅层、源/漏极区、第一栅极结构与第二栅极结构上。

在又一实施例中，上述第二金属氧化物半导体晶体管包括配置于第一井区上的第二栅极结构，以及第二导电型的第二应变层，其配置于第二栅极结构两侧第一井区中的第二开口中。此第二应变层于邻近第二开口底部的部分的晶格常数与基底的晶格常数之间的差异优选是小于其远离第二开口底部的部分的晶格常数与基底的晶格常数之间的差异。当前述第一导电型为P型、第二导电型为N型时，第一应变层于邻近第一开口底部的部分的晶格常数小于其远离第一开口底部的部分的晶格常数，且第二应变层于邻近第二开口底部的部分的晶格常数大于其远离第二开口底部的部分的晶格常数。当第一导电型为N型、第二导电型为P型时，第一应变层于邻近第一开口底部的部分的晶格常数大于其远离第一开口底部的部分的晶格常数，且第二应变层于邻近第二开口底部的部分的晶格常数小于其远离第二开口底部的部分的晶格常数。另外，第二应变层的晶格常数例如是呈梯度分布。此实施例的半导体结构可还包括配置于第一、第二应变层上的硅层，以及一金属硅化物层，其配置于硅层与前述第一、第二栅极结构上。

本发明的半导体结构制作方法如下。首先提供一基底，其中已形成第一导电型的第一井区与第二导电型的第二井区，再于第二井区上形成第一栅极结构，然后移除第一栅极结构两侧的部分基底以形成第一开口。接着，提供第一混合气体以进行外延工艺，于第一开口中形成含有硅及第一IV族元素的第一应变层，其中第一混合气体包括含硅的第一气体与含第一IV族元素的第二气体，且第一混合气体中的第二气体的含量随时间而增加。之后，于第一井区上形成第二导电型的金属氧化物半导体晶体管。

在一些实施例中，前述第一导电型为P型，且第一IV族元素的原子径大于硅的原子径，以使第一应变层成为压应变层。

在一些实施例中，前述第一导电型为N型，且第一IV族元素为原子径小于硅原子径的碳，以使第一应变层成为张应变层。

在一实施例中，上述第一混合气体可还包括第一掺杂气体，使第一应变层可直接形成为第一导电型的膜层。第一井区上的金属氧化物半导体晶体管的形成方法，例如是先于第一井区上形成第二栅极结构，再于第二栅极结构两侧的第一井区中形成第二导电型的源/漏极区。此时，上述半导体结构制作方法还可包括于第一应变层上形成硅层，再于此硅层、第一栅极结构、第二栅极结构与源/漏极区上形成金属硅化物层等步骤。

在另一实施例中，前述金属氧化物半导体晶体管的形成方法可如下。首先于第一井区上形成第二栅极结构，再于第二栅极结构两侧的第一井区中形成第二开口，然后于第二开口侧壁与下方的第一井区中形成一源/漏极区。此时，上述半导体结构制作方法还可包括于第一应变层上形成硅层，再于此硅层、源/漏极区、第一栅极结构与第二栅极结构上形成金属硅化物层等步骤。

在又一实施例中，前述金属氧化物半导体晶体管的形成方法可如下。首先于第一井区上形成第二栅极结构，再移除第二栅极结构两侧的部分基底以形成第二开口，再提供第二混合气体以进行外延工艺，以于第二开口中形成含有硅及第二IV族元素的第二应变层。其中，第二混合气体包括前述第一气体与含第二IV族元素的第三气体，且第二混合气体中的第三气体的含量随时间而增加。当第一导电型为P型、第二导电型为N型时，第一IV族元素的原子径大于硅的原子径，且第二IV族元素为原子径小于硅原子径的碳；而当第一导电型为N型、第二导电型为P型时，第一IV族元素为原子径小于硅原子径的碳，且第二IV族元素的原子径大于硅的原子径。另外，上述第二混合气体可还包括第二掺杂气体，使得第二应变层可以直接形成为第二导电型的膜层。在此实施例中，前述半导体结构的制作方法可还包括于第一、第二应变层上形成硅层，再于此硅层及第一与第二栅极结构上形成金属硅化物层的步骤。

本发明在形成作为金属氧化物半导体晶体管的源/漏极的应变层的外延工艺中，令所通入的非硅IV族元素来源气体与硅来源气体的比例随时间而增加，以使所形成的应变层于邻近开口底部的部分的晶格常数与基底的晶格常数之间的差异小于其远离开口底部的部分的晶格常数与基底的晶格常数之间的差异，因此避免了现有因邻近开口底部的应变层的晶格尺寸与基底的晶格尺寸之间差异过大，而在应变层与基底的结产生缺陷的问题。此外，本发明先于应变层上形成硅层，再于硅层上形成金属硅化物层，故可避免应变层中的非硅IV族元素进入金属硅化物层而降低其品质。

为让本发明的上述和其它目的、特征和优点能更明显易懂，以下配合附图以及优选实施例，以更详细地说明本发明。

附图说明

图1A～1B为现有一种金属氧化物半导体晶体管的制作流程剖面图；

图2为本发明一实施例的半导体结构的剖面示意图；

图3A～3C为金属氧化物半导体晶体管202的制作流程剖面图；

图4为本发明另一实施例的半导体结构的剖面示意图；

图5为本发明又一实施例的半导体结构的剖面示意图。

简单符号说明

100、200：基底

206：隔离结构

102、212、218：栅极结构

104、212b、218b：栅介电层

106、212a、218a：栅极

108、212c、218c：间隙壁

110、214、220、231：开口

114、226：金属硅化物层

202、204、204’、204”：金属氧化物半导体晶体管

101、208、210：井区

211、217、223：掺杂区

112、216、222：应变层

219、225：源/漏极延伸区

224a、224b：硅层

227、229：源/漏极区

228a、228b：蚀刻终止层

具体实施方式

在以下的各个实施例中，相同的构件将给予相同的附图标记，且各个实施例中的半导体结构将搭配其制作方法来对本发明做说明。

图2为本发明一实施例的半导体结构的剖面示意图。此半导体结构包括基底200、第一导电型的金属氧化物半导体晶体管202、第二导电型的金属氧化物半导体晶体管204以及隔离结构206。基底200中具有第一导电型的井区208与第二导电型的井区210。金属氧化物半导体晶体管202配置于井区210上，包括栅极结构212与第一导电型的应变层216，其中栅极结构212包括配置于基底200上的栅极212a、栅极212a与基底200之间的栅介电层212b，以及栅极212a与栅介电层212b侧壁上的间隙壁212c。栅极结构212配置于井区210上，且其两侧的井区210中具有开口214。栅极212a的材料例如为多晶硅或金属，栅介电层212b的材料例如为氧化硅、氮化硅或氮氧化硅，间隙壁212c的材料则例如为氮化硅。

第一导电型的应变层216配置于开口214中以作为金属氧化物半导体晶体管202的源/漏极区的一部分，此应变层216于邻近开口214底部的部分的晶格常数与基底200的晶格常数之间的差异小于其远离开口214底部的部分的晶格常数与基底200的晶格常数之间的差异，且其晶格常数例如呈梯度分布。当第一导电型为P型时，应变层216为压应变层，其于邻近开口214底部的部分的晶格常数大于等于基底200的晶格常数，且小于其远离开口214底部的部分的晶格常数。当第一导电型为N型时，应变层216为张应变层，其于邻近开口214底部的部分的晶格常数小于等于基底200的晶格常数，且大于其远离开口214底部的部分的晶格常数。此外，金属氧化物半导体晶体管202还包括第一导电型的掺杂区217以及第一导电型的源/漏极延伸区219。掺杂区217配置于开口区214下方及周围，作为金属氧化物半导体晶体管202的源/漏极区的另一部分。源/漏极延伸区219配置于间隙壁212c下方的井区210中。

金属氧化物半导体晶体管204配置于井区208上。隔离结构206配置于基底200中以定义出元件的有源区，其例如为浅沟槽隔离(shallow trenchisolation，STI)结构或其它型式的元件隔离结构。在本实施例中，金属氧化物半导体晶体管204包括栅极结构218与第二导电型的应变层222。栅极结构218配置于井区208上，且其两侧的井区208中具有开口220。栅极结构218包括配置于基底200上的栅极218a、栅极218a与基底200之间的栅介电层218b，以及栅极218a与栅介电层218b侧壁上的间隙壁218c。栅极218a的材料例如为多晶硅或金属，栅介电层218b的材料例如为氧化硅、氮化硅或氮氧化硅，间隙壁218c的材料例如为氮化硅。

应变层222配置于开口220中以作为金属氧化物半导体晶体管204的源/漏极区的一部分。同样地，应变层222于邻近开口220底部的部分的晶格常数与基底200的晶格常数之间的差异小于其远离开口220底部的部分的晶格常数与基底200的晶格常数之间的差异，且晶格常数例如呈梯度分布。不过，应变层222的晶格常数变化趋势与应变层216相反。亦即，当第一导电型为P型(即第二导电型为N型)、应变层216为压应变层时，应变层222为张应变层，其于邻近开口220底部的部分的晶格常数小于等于基底200的晶格常数，且大于其远离开口220底部的部分的晶格常数。当第一导电型为N型(即第二导电型为P型)、应变层216为张应变层时，应变层222为压应变层，其于邻近开口220底部的部分的晶格常数大于等于基底200的晶格常数，且小于其远离开口220底部的部分的晶格常数。此外，金属氧化物半导体晶体管204还包括第二导电型的掺杂区223以及第二导电型的源/漏极延伸区225，其中掺杂区223配置于开口区220下方及侧壁，作为金属氧化物半导体晶体管204的源/漏极区的另一部分。源/漏极延伸区225配置于间隙壁218c下方的井区208中。

特别一提的是，在本实施例中，当第一导电型为P型、第二导电型为N型时，具压应变的应变层216的材料例如为晶格常数大于纯硅的硅锗合金，而具张应变的应变层222的材料例如为晶格常数小于纯硅的碳化硅。反之，当第一导电型为N型、第二导电型为P型时，应变层216的材料例如为碳化硅，而应变层222的材料例如为硅锗合金。

此外，由于应变层216/222于邻近开口214/220底部的部分的晶格常数与基底200的晶格常数之间的差异小于远离开口214/220底部的部分的晶格常数与基底200的晶格常数之间的差异，因此开口214/220底部的应变层216/222与基底200的结较不会因为晶格尺寸差异过大而产生缺陷，进而影响元件效能。

另外，本发明的半导体结构还可以于应变层216与222上配置对应导电型的硅层224a与224b，并于硅层224a、224b与栅极结构212、218上配置金属硅化物层226。硅层224a、224b的厚度例如是介于100～500之间。金属硅化物层226的材料例如为硅化钨、硅化钛、硅化钴、硅化钼、硅化镍、硅化钯或硅化铂。再者，还可以于基底200表面上配置接触窗蚀刻终止层228a与228b。接触窗蚀刻终止层228a与228b的材料如为氮化硅。接触窗蚀刻终止层228a与228b还可以作为对金属氧化物半导体晶体管202、204提供压缩应力或拉伸应力的应力层，以进一步提高金属氧化物半导体晶体管202、204的效能。

以下将说明图2中的半导体结构的制作流程的一例，由于此半导体结构左右两半结构相似，故以下先说明其左半边结构的工艺。

图3A～3C绘示金属氧化物半导体晶体管202的制作流程剖面图。首先，请参照图3A，提供基底200，基底200中已形成第一导电型的井区(未绘示)、第二导电型的井区210与隔离结构206，其中隔离结构206定义出元件的有源区。第一导电型的井区与第二导电型的井区210的形成方法例如是分别对基底200进行第一导电型与第二导电型的离子注入工艺。隔离结构206的形成方法例如是浅沟槽隔离结构工艺。接着，于井区210上形成栅极212a与栅介电层212b，其方法例如是先于基底上依序形成栅介电材料层与栅极材料层，再以光刻蚀刻法依序图案化栅极材料层与栅介电材料层。

请继续参照图3A，于栅极212a两侧的井区210中形成第一导电型的掺杂区211，其例如是以栅极212a为掩模进行离子注入工艺，将第一导电型的掺杂物注入基底200中而形成。接着，再于栅极212a与栅介电层212b的侧壁上形成间隙壁212c。此处栅极212a、栅介电层212b与间隙壁212c合称为栅极结构212。

然后，请参照图3B，移除栅极结构212两侧的部分基底200以形成开口214，此时掺杂区211有部分被移除，而形成源/漏极延伸区219。开口214的形成方法例如是先于基底200上形成图案化光致抗蚀剂层(未绘示)，此图案化光致抗蚀剂层暴露出栅极结构212与预定形成开口214的区域。然后，以栅极结构212与图案化光致抗蚀剂层为掩模进行蚀刻工艺，以移除部分的基底200。上述的蚀刻工艺可以是各向同性蚀刻工艺、各向异性蚀刻工艺或斜向(tilted)蚀刻工艺。开口214的深度例如是介于100～1000之间，优选是介于300～500之间。

随后，请参照图3C，以栅极结构212为掩模进行离子注入工艺，将第一导电型的掺杂物注入开口214下方及侧壁的基底200中，以形成掺杂区217，其是作为金属氧化物半导体晶体管202的源/漏极区的一部分。特别一提的是，上述的离子注入工艺也可以改在形成开口214之前进行，然后再移除部分基底200以形成开口214与掺杂区217，但开口214的深度必须小于离子注入的深度。

请继续参照图3C，提供第一混合气体以进行外延工艺，于开口214中形成应变层216，其中第一混合气体包括含硅的第一气体与含第一IV族元素的第二气体，且第一混合气体中的第二气体的含量随时间而增加。上述外延工艺例如为选择性外延生长工艺，而第一气体例如为硅甲烷或二硅乙烷。此外，第一混合气体优选还包括第一掺杂气体，以使应变层216直接形成为第一导电型的膜层，作为金属氧化物半导体晶体管202的源/漏极区的另一部分。当第一导电型为P型时，为产生较大的晶格常数以形成具压应变的应变层216，所选用的第一IV族元素为原子径大于硅原子径者，例如是锗。第一导电型为N型时，为产生较小的晶格常数以形成具张应变的应变层216，所选用的第一IV族元素为原子径小于硅原子径的碳。

另外，金属氧化物半导体晶体管204的制作方法与金属氧化物半导体晶体管202的制作方法大致相同，差异在于金属氧化物半导体晶体管202为第一导电型，而金属氧化物半导体晶体管204为第二导电型，且形成应变层222所使用的为包括第一气体与含第二IV族元素的第三气体的第二混合气体。当然，第二混合气体也可以还包括第二掺杂气体，以使应变层222直接形成为第二导电型的膜层，作为金属氧化物半导体晶体管204的源/漏极区的一部分。为分别形成PMOS所需的压应变层与NMOS所需的张应变层，当第一导电型为P型、第二导电型为N型时，第一IV族元素的原子径大于硅原子径，以得较大的晶格常数，而第二IV族元素为原子径小于硅原子径的碳，以得较小的晶格常数。反之，当第一导电型为N型、第二导电型为P型时，第一IV族元素为原子径小于硅原子径的碳，而第二IV族元素的原子径大于硅原子径。

特别一提的是，当上述第一导电型为P型、第二导电型为N型时，第二气体例如为锗烷，且在外延工艺中第一混合气体中的第二气体的含量例如是随时间由0增加至40％，而第一掺杂气体例如为乙硼烷。第三气体例如为甲烷或乙烷，且在外延工艺中第二混合气体中的第三气体的含量例如是随时间由0增加至20％，而第二掺杂气体例如为磷化氢。

反之，当上述第一导电型为N型、第二导电型为P型时，第二气体例如为甲烷或乙烷，且在外延工艺中第一混合气体中的第二气体的含量例如是随时间由0增加至20％，而第一掺杂气体例如为磷化氢。第三气体例如为锗烷，且在外延工艺中第二混合气体中的第三气体的含量例如是随时间由0增加至40％，而第二掺杂气体例如为乙硼烷。

值得一提的是，上述金属氧化物半导体晶体管202、204并不限于分开制作，亦可将上述金属氧化物半导体晶体管202的制作过程与金属氧化物半导体晶体管204的制作过程整合，以简化工艺步骤。

在形成金属氧化物半导体晶体管202(或204)之后，还可以选择性地于应变层216(或222)上形成硅层224a(或224b)，如图2所示。硅层224a(或224b)的形成方法例如是在外延工艺中，于形成应变层216(或222)之后，停止供应第二(或第三)气体，而继续供应含硅的第一气体及第一(或第二)掺杂气体，直到硅层224a(或224b)形成至所需厚度。在形成硅层224a与224b之后，还可以选择性地于硅层224a、224b与栅极结构212、218上形成金属硅化物层226，如图2所示。金属硅化物层226的形成方法例如为自对准金属硅化物(self-align silicide，salicide)工艺。在形成金属硅化物层226之后，还可于基底200上形成接触窗蚀刻终止层228，如图2所示。接触窗蚀刻终止层228的形成方法例如为化学气相沉积法。

在上述CMOS结构中，除了可将同样形成晶格常数不一致的应变层的第一导电型金属氧化物半导体晶体管202与第二导电型金属氧化物半导体晶体管204搭配之外，还可将第一导电型金属氧化物半导体晶体管202与其它结构的第二导电型金属氧化物半导体晶体管搭配。

图4为本发明另一实施例的半导体结构的剖面示意图。在本实施例中，与第一导电型金属氧化物半导体晶体管202搭配的第二导电型金属氧化物半导体晶体管204’配置于井区208上，包括前述的栅极结构218与第二导电型的源/漏极区227，其中源/漏极区227配置于栅极结构218两侧的井区208中。金属氧化物半导体晶体管204’还包括第二导电型的源/漏极延伸区225，其配置于间隙壁218c下方的井区208中。

同样地，本实施例的半导体结构也可以于应变层216上配置硅层224，并于硅层224、栅极结构212、218与源/漏极区227上配置金属硅化物层226。其中，硅层224的厚度与金属硅化物层226的材料例如为前述者。再者，还可以于金属硅化物层226上方配置接触窗蚀刻终止层228a与228b，其材料例如为氮化硅。

关于金属氧化物半导体晶体管202的形成方法已于先前的实施例做描述，于此不再另做说明。在本实施例中，金属氧化物半导体晶体管204’的形成方法例如是先于井区208上形成栅极结构218，再于栅极结构218两侧的井区208中形成第二导电型的源/漏极区227，其方法例如是离子注入法。

图5为本发明又一实施例的半导体结构的剖面示意图。在本实施例中，与第一导电型金属氧化物半导体晶体管202搭配的第二导电型金属氧化物半导体晶体管204”亦配置于井区208上，包括前述的栅极结构218与第二导电型的源/漏极区229，其中源/漏极区229配置于开口231下方及侧壁的井区208中。金属氧化物半导体晶体管204”还包括第二导电型的源/漏极延伸区225，其配置于间隙壁218c下方的井区208中。

同样地，本发明的半导体结构也可以于应变层216上配置硅层224，并于硅层224、栅极结构212、218与源漏极区229上配置金属硅化物层226，其中硅层224的厚度与金属硅化物层226的材料例如为前述者。再者，还可以于金属硅化物层226上方配置接触窗蚀刻终止层228a与228b，其中接触窗蚀刻终止层228b的厚度至少足以填满开口231，以对金属氧化物半导体晶体管204”的沟道区提供足够的应力而提高其载流子迁移率。接触窗蚀刻终止层228a与228b的材料例如为氮化硅。

关于金属氧化物半导体晶体管202的形成方法已于先前的实施例做描述，于此不再另做说明。在本实施例中，金属氧化物半导体晶体管204”的形成方法例如是：先于并区208上形成栅极结构218，再移除栅极结构218两侧的部分基底200，以形成开口231。然后，于开口231下方及侧壁的井区208中形成第二导电型的源/漏极区229，其方法例如是离子注入法。

值得一提的是，上述金属氧化物半导体晶体管204’或204”同样不限于与金属氧化物半导体晶体管202分开制作，亦可将金属氧化物半导体晶体管202的制作方法与金属氧化物半导体晶体管204’或204”的制作方法整合，以简化工艺步骤。

特别一提的是，在本发明的再一实施例中，还可以将金属氧化物半导体晶体管202与另一个与金属氧化物半导体晶体管202具有相似结构但不同导电型态的金属氧化物半导体晶体管(未绘示)搭配。二者的差异在于：金属氧化物半导体晶体管202中具有前述晶格常数不一致的应变层216，其晶格常数例如呈梯度分布；而此金属氧化物半导体晶体管中的应变层的晶格常数为定值。

综上所述，本发明在形成作为金属氧化物半导体晶体管的源/漏极的应变层的外延工艺中，令外延用混合气体中含有非硅IV族元素的气体的含量随时间而增加，以使所形成的应变层于邻近开口底部的部分的晶格常数与基底的晶格常数之间的差异小于其远离开口底部的部分的晶格常数与基底的晶格常数之间的差异，而可避免因晶格尺寸差异过大造成应变层与基底之间的结产生影响元件效能的缺陷。

此外，本发明先于应变层上形成硅层，再于硅层上形成金属硅化物层，可避免前述非硅IV族元素在自对准金属硅化物工艺中进入金属硅化物层而降低其品质。

虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围的前提下，可作些许的更动与润饰，因此本发明的保护范围应当以所附权利要求所界定者为准。

Claims (25)

1、一种半导体结构，包括：

基底，其中具有第一导电型的第一井区与第二导电型的第二井区；

第一导电型的第一金属氧化物半导体晶体管，配置于该第二井区上，该第一金属氧化物半导体晶体管包括：

第一栅极结构，配置于该第二井区上，该第一栅极结构两侧的该第二井区中具有第一开口；以及

第一导电型的第一应变层，配置于该第一开口中，该第一应变层于邻近该第一开口底部的部分的晶格常数与该基底的晶格常数之间的差异小于其远离该第一开口底部的部分的晶格常数与该基底的晶格常数之间的差异；以及

第二导电型的第二金属氧化物半导体晶体管，配置于该第一井区上。

2、如权利要求1所述的半导体结构，其中该第一应变层的晶格常数呈梯度分布。

3、如权利要求1所述的半导体结构，其中该第一导电型为P型，且该第一应变层于邻近该第一开口底部的部分的晶格常数小于其远离该第一开口底部的部分的晶格常数。

4、如权利要求3所述的半导体结构，其中该第一应变层的材料包括硅锗合金。

5、如权利要求1所述的半导体结构，其中该第一导电型为N型，且该第一应变层于邻近该第一开口底部的部分的晶格常数大于其远离该第一开口底部的部分的晶格常数。

6、如权利要求5所述的半导体结构，其中该第一应变层的材料包括碳化硅。

7、如权利要求1所述的半导体结构，其中该第二金属氧化物半导体晶体管包括：

第二栅极结构，配置于该第一井区上；以及

第二导电型的源/漏极区，配置于该第二栅极结构两侧的该第一井区中。

8、如权利要求7所述的半导体结构，还包括：

硅层，配置于该第一应变层上；以及

金属硅化物层，配置于该硅层、该源/漏极区、该第一栅极结构与该第二栅极结构上。

9、如权利要求1所述的半导体结构，其中该第二金属氧化物半导体晶体管包括：

第二栅极结构，配置于该第一井区上；以及

第二导电型的源/漏极区，配置于该第二栅极结构两侧的该第一井区中的第二开口的侧壁与下方。

10、如权利要求9所述的半导体结构，还包括：

硅层，配置于该第一应变层上；以及

金属硅化物层，配置于该硅层、该源/漏极区、该第一栅极结构与该第二栅极结构上。

11、如权利要求1所述的半导体结构，其中该第二金属氧化物半导体晶体管包括：

第二栅极结构，配置于该第一井区上；以及

第二导电型的第二应变层，配置于该第二栅极结构两侧的该第一井区中的第二开口中。

12、如权利要求11所述的半导体结构，其中

该第二应变层于邻近该第二开口底部的部分的晶格常数与该基底的晶格常数之间的差异小于其远离该第二开口底部的部分的晶格常数与该基底的晶格常数之间的差异；

当该第一导电型为P型、该第二导电型为N型时，该第一应变层于邻近该第一开口底部的部分的晶格常数小于其远离该第一开口底部的部分的晶格常数，且该第二应变层于邻近该第二开口底部的部分的晶格常数大于其远离该第二开口底部的部分的晶格常数；并且

当该第一导电型为N型、该第二导电型为P型时，该第一应变层于邻近该第一开口底部的部分的晶格常数大于其远离该第一开口底部的部分的晶格常数，且该第二应变层于邻近该第二开口底部的部分的晶格常数小于其远离该第二开口底部的部分的晶格常数。

13、如权利要求12所述的半导体结构，其中该第二应变层的晶格常数呈梯度分布。

14、如权利要求11所述的半导体结构，还包括：

硅层，配置于该第一应变层与该第二应变层上。

金属硅化物层，配置于该硅层、该第一栅极结构与该第二栅极结构上。

15、一种半导体结构的制作方法，包括：

提供基底，其中已形成第一导电型的第一井区与第二导电型的第二井区；

于该第二井区上形成第一栅极结构；

移除该第一栅极结构两侧的部分该基底以形成第一开口；

提供第一混合气体以进行外延工艺，于该第一开口中形成含有硅及第一IV族元素的第一应变层，其中该第一混合气体包括含硅的第一气体与含该第一IV族元素的第二气体，且该第一混合气体中的该第二气体的含量随时间而增加；以及

于该第一井区上形成第二导电型的金属氧化物半导体晶体管。

16、如权利要求15所述的半导体结构的制作方法，其中该第一导电型为P型，且该第一IV族元素的原子径大于硅的原子径。

17、如权利要求15所述的半导体结构的制作方法，其中该第一导电型为N型，且该第一IV族元素为碳。

18、如权利要求15所述的半导体结构的制作方法，其中该第一混合气体还包括第一掺杂气体，使得该第一应变层直接形成为第一导电型的膜层。

19、如权利要求18所述的半导体结构的制作方法，其中该金属氧化物半导体晶体管的形成方法包括：

于该第一井区上形成第二栅极结构；以及

于该第二栅极结构两侧的该第一井区中形成第二导电型的源/漏极区。

20、如权利要求19所述的半导体结构的制作方法，还包括：

于该第一应变层上形成硅层；以及

于该硅层、该第一栅极结构、该第二栅极结构与该源/漏极区上形成金属硅化物层。

21、如权利要求18所述的半导体结构的制作方法，其中该金属氧化物半导体晶体管的形成方法包括：

于该第一井区上形成第二栅极结构；

于该第二栅极结构两侧的该第一井区中形成第二开口；以及

于该第二开口侧壁与下方的该第一井区中形成源/漏极区。

22、如权利要求21所述的半导体结构的制作方法，还包括：

于该第一应变层上形成硅层；以及

于该硅层、该源/漏极区、该第一栅极结构与该第二栅极结构上形成金属硅化物层。

23、如权利要求18所述的半导体结构的制作方法，其中该金属氧化物半导体晶体管的形成方法包括：

于该第一井区上形成第二栅极结构；

移除该第二栅极结构两侧的部分该基底以形成第二开口；以及

提供第二混合气体以进行外延工艺，于该第二开口中形成含有硅及第二IV族元素的第二应变层，其中该第二混合气体包括该第一气体与含该第二IV族元素的第三气体，且该第二混合气体中的该第三气体的含量随时间而增加，

其中，当该第一导电型为P型、该第二导电型为N型时，该第一IV族元素的原子径大于硅的原子径，且该第二IV族元素为碳；而当该第一导电型为N型、该第二导电型为P型时，该第一IV族元素为碳，且该第二IV族元素的原子径大于硅的原子径。

24、如权利要求23所述的半导体结构的制作方法，其中该第二混合气体还包括第二掺杂气体，使得该第二应变层直接形成为第二导电型的膜层。

25、如权利要求24所述的半导体结构的制作方法，还包括：

于该第一应变层与该第二应变层上形成硅层；以及

于该硅层、该第一栅极结构与该第二栅极结构上形成金属硅化物层。

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