CN1941329A - 用于cmos技术的应变感应迁移率增强纳米器件及工艺 - Google Patents

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Abstract

本发明公开了一种CMOS半导体集成电路器件。该CMOS器件包括NMOS器件，其中NMOS器件包括栅极区、源极区、漏极区以及在源极区和漏极区之间形成的NMOS沟道区。在源极区和漏极区中形成碳化硅材料。碳化硅材料使沟道区处于拉伸模式。CMOS器件还具有PMOS器件，其中PMOS器件包括栅极区、源极区和漏极区。PMOS器件具有在源极区和漏极区之间形成的PMOS沟道区。在源极区和漏极区中形成硅锗材料。硅锗材料使沟道区处于压缩模式。

Description

用于CMOS技术的应变感应迁移率增强纳米器件及工艺
技术领域
本发明一般地涉及集成电路以及用于制造半导体器件的集成电路加工方法。更具体地说，本发明提供了一种使用应变硅结构制造MOS器件用于高级CMOS集成电路器件的方法与结构。但是应当认识到，本发明具有更广阔的应用范围。
背景技术
集成电路已经从单个硅晶片上制备的少数互连器件发展成为数以百万计的器件。当前集成电路提供的性能和复杂度远远超出了最初的预想。为了在复杂度和电路密度(即，在给定的芯片面积上能够封装的器件数目)方面获得进步，最小器件的特征尺寸(又被称为器件“几何图形”)伴随每一代集成电路的发展而变得更小。
日益增加的电路密度不仅提高了集成电路的性能和复杂度，也降低了消费者的成本。集成电路或芯片制造设备可能要花费数亿甚至数十亿美元。每个制造设备具有一定的晶圆产量。每个晶圆上具有一定数量的集成电路。因此，通过将集成电路的个体器件制备得更小，可以在每个晶圆上制备更多器件，这增加了制造设备的产出。把器件制备得更小非常有挑战性，因为IC制造中使用的每道工艺都有极限。换句话说，给定的工艺通常只能向下达到某个特征尺寸，之后要么需要改变工艺要么需要改变器件的布图设计。此外，随着器件需要越来越快的设计，某些现有工艺和材料存在工艺限制。
这种工艺的示例是制造MOS器件。这种器件现在变得越来越小，并且开关速度越来越快。尽管已经有了显著的进步，但是这种器件仍旧存在很多限制。仅仅作为示例，这些器件必须变得越来越小，同时仍能提供用于开关的清楚信号，而这随着器件变小变得愈发困难。换句话说，开关电源变得与无用的噪声相同的数量级。此外，这些器件通常难于制造，并且一般需要复杂的制造工艺与结构。在本说明书尤其下文中将描述这些以及其它的限制。
从上文可以看出，需要一种用于加工半导体器件的改进技术。
发明内容
根据本发明，提供了用于制造半导体器件的集成电路加工技术。更具体地说，本发明提供了一种使用应变硅结构制造MOS器件用于高级CMOS集成电路器件的方法与结构。但是应当认识到，本发明具有更广阔的应用范围。
在具体实施例中，本发明提供了一种用于形成CMOS半导体集成电路器件的方法。该方法包括提供半导体衬底(例如，硅晶圆、绝缘体上硅)。该方法包括在半导体衬底上形成电介质层(例如，栅极氧化物或氮化物)，以及在电介质层上形成栅极层(例如，多晶硅、金属)。该方法包括对栅极层图案化以形成具有边缘(例如，多个侧面或边)的栅极结构，以及在栅极结构上形成电介质层或电介质多层来保护具有边缘的栅极结构。电介质层具有小于100纳米的厚度。该方法包括使用电介质层作为保护层刻蚀邻近栅极结构的源极区和漏极区，以及将硅锗材料沉积到源极区和漏极区中，以填充所刻蚀的源极区和所刻蚀的漏极区。该方法优选地由形成在源极区和漏极区中的至少所述硅锗材料来使源极区和漏极区之间的沟道区产生压缩应变。
在另一具体实施例中，该方法提供了一种CMOS半导体集成电路器件。CMOS器件包括NMOS器件，其中NMOS器件包括栅极区、源极区、漏极区以及在源极区和漏极区之间形成的NMOS沟道区。在源极区和漏极区中形成碳化硅材料。碳化硅材料使沟道区处于拉伸模式。CMOS器件还具有PMOS器件，其中PMOS器件包括栅极区、源极区和漏极区。PMOS器件具有在源极区和漏极区之间形成的PMOS沟道区。在源极区和漏极区中形成硅锗材料。硅锗材料使沟道区处于压缩模式。
在另一具体实施例中，本发明提供了一种用于形成CMOS集成电路器件的方法。该方法包括提供半导体衬底(例如，硅晶圆、绝缘体上硅)。该方法包括在半导体衬底上形成栅极层，以及对栅极层图案化以形成具有边缘的NMOS栅极结构和具有边缘的PMOS栅极结构。该方法包括在NMOS栅极结构和PMOS栅极结构上分别形成电介质层来保护具有边缘的NMOS栅极结构和具有边缘的PMOS栅极结构。该方法优选地使用电介质层作为保护层同时刻蚀邻近NMOS栅极结构的第一源极区和第一漏极区并刻蚀邻近PMOS栅极结构的第二源极区和第二漏极区。该方法将硅锗材料沉积到第一源极区和第一漏极区中以使PMOS栅极结构的第一源极区和第一漏极区之间的沟道区处于压缩应变。该方法还将碳化硅材料沉积到第二源极区和第二漏极区中以使NMOS栅极结构的第二源极区和第二漏极区之间的沟道区处于拉伸应变。
在又一实施例中，本发明提供了一种PMOS集成电路器件。该器件具有半导体衬底，半导体衬底包括表面区和形成在半导体衬底内部的隔离区。栅极电介质层被形成在半导体衬底的表面区之上。PMOS栅极层被形成在表面区的一部分之上。PMOS栅极层包括第一边缘和第二边缘。器件具有在第一边缘附近之中形成的第一轻掺杂区和在第二边缘附近之中形成的第二轻掺杂区。该器件还具有在第一边缘和第一轻掺杂区的一部分之上形成的第一侧壁隔离物以及在第二边缘和第二轻掺杂区的一部分之上形成的第二侧壁隔离物。所形成的半导体衬底的第一刻蚀区邻近第一侧壁隔离物，所形成的半导体衬底的第二刻蚀区邻近第二侧壁隔离物。该器件具有在第一刻蚀区中形成的第一硅锗材料以形成第一源/漏极区，还具有在第二刻蚀区中形成的第二硅锗材料以形成第二源/漏极区。PMOS沟道区在第一硅锗材料和第二硅锗材料之间形成。第一硅锗材料优选地包括高度高于表面区的第一表面，第二硅锗材料包括高度高于表面区的第二表面。根据具体实施例，PMOS沟道区优选地具有压缩应变的特性。
通过本发明，实现了许多优于传统技术的优点。例如，该技术便于使用依赖于现有技术的工艺。在一些实施例中，该方法在每个晶圆的芯片方面提供了更高的器件产率。此外，该方法提供的工艺与现有工艺技术相兼容，而不用对现有设备和工艺进行实质性的修改。本发明优选地用于设计规则为90纳米或更小的改良联合工艺。此外，本发明通过将应变硅结构用于CMOS器件，提高了空穴的迁移率。取决于实施例，可以实现这些优点中的一个或多个。在本说明书尤其在下文中将详细描述这样和那样的优点。
参考随后的详细说明和附图，可以更全面地理解本发明的各种其它目的、特征和优点。
附图说明
图1是根据本发明实施例的CMOS器件的简化横截面示图；
图2是根据本发明实施例制造CMOS器件的方法的简化流程图；
图3至图6是图示了根据本发明实施例制造CMOS器件的方法的简化横截面示图；
图7是根据本发明另一实施例的CMOS器件的简化横截面示图；
图8至图13是图示了根据本发明另一实施例制造CMOS器件的方法的简化横截面示图；
图14至图19是图示了根据本发明实施例制造CMOS器件的又一方法的简化横截面示图。
具体实施方式
根据本发明，提供了用于制造半导体器件的集成电路加工技术。更具体地说，本发明提供了一种使用应变硅结构制造MOS器件用于高级CMOS集成电路器件的方法与结构。但是应当认识到，本发明具有更广阔的应用范围。
图1是根据本发明实施例的CMOS器件100的简化横截面示图。该图仅仅是示例，其不应当不适当地限制权利要求的范围。本领域普通技术人员将认识到许多变化、替换和修改形式。如图所示，CMOS器件包括NMOS器件107，其中NMOS器件107包括栅极区109、源极区111、漏极区113以及在源极区和漏极区之间形成的NMOS沟道区115。在优选实施例中，沟道区的宽度优选小于90纳米。当然，可以存在其它的变化、修改和替换形式。
碳化硅材料被形成在源极区111和漏极区113中。换句话说，碳化硅材料在源极区和漏极区的刻蚀区中外延生长，以形成多层结构。碳化硅材料优选地使用N型杂质来掺杂。在一个具体实施例中，杂质是磷，且浓度在约1×1019至约1×1020原子/cm3之间。碳化硅材料使沟道区处于拉伸模式。碳化硅材料的晶格常数小于单晶硅的晶格常数。由于碳化硅的晶格常数较小，所以其使NMOS沟道区处于拉伸模式。在一个具体实施例中，该沟道区比单晶硅的长了约百分之0.7-0.8。NMOS器件在P型阱区中形成。当然，可以存在其它的变化、修改和替换形式。
CMOS器件还具有PMOS器件105，其中PMOS器件105包括栅极区121、源极区123和漏极区125。PMOS器件具有在源极区和漏极区之间形成的PMOS沟道区127。在优选实施例中，沟道区的宽度优选地小于90纳米。PMOS器件在N型阱区中形成。N型阱区优选地使用N型杂质来掺杂。当然，可以存在其它的变化、修改和替换形式。
在上述源极区和漏极区中形成硅锗材料。换句话说，在源极区和漏极区的刻蚀区中外延生长硅锗材料以形成多层结构。硅锗材料优选地使用P型杂质来掺杂。在一个具体实施例中，杂质是硼，且浓度在约1×1019至约1×1020原子/cm3之间。硅锗材料使沟道区处于压缩模式。硅锗材料的晶格常数大于单晶硅的晶格常数。因为硅锗的晶格常数较大，所以其趋向于使PMOS沟道区处于压缩模式。在一个具体实施例中，该沟道区比单晶硅的短了约百分之0.7-0.8。
如图所示，器件具有隔离区103，其形成在有源晶体管器件(例如MOS器件)之间。隔离区优选地使用浅槽隔离技术来制备。这种技术通常使用图案化、刻蚀、以及用电介质材料(例如二氧化硅或类似的材料)填充沟槽等工艺。当然，本领域普通技术人员将认识到许多变化、替换和修改形式。可以在本说明书尤其在下文中找到制备CMOS器件的方法的其它细节。
参考图2，一种根据本发明实施例制造CMOS集成电路器件的方法200可以简要描述如下：
1.提供半导体衬底(步骤201)，例如硅晶圆、绝缘体上硅；
2.形成浅槽隔离区(步骤203)；
3.在衬底的表面上形成栅极电介质层(步骤205)；
4.在半导体衬底上形成栅极层；
5.对栅极层图案化，以形成具有边缘的NMOS栅极结构和具有边缘的PMOS栅极结构；
6.在图案化栅极层的边缘上形成侧壁隔离物并形成轻掺杂漏极区(步骤207)；
7.在NMOS栅极结构和PMOS栅极结构上分别形成电介质层，以保护具有边缘的NMOS栅极结构和具有边缘的PMOS栅极结构；
8.使用电介质层作为保护层，同时刻蚀邻近NMOS栅极结构的第一源极区和第一漏极区并刻蚀邻近PMOS栅极结构的第二源极区和第二漏极区(步骤209)；
9.预处理刻蚀后的源/漏极区；
10.遮盖NMOS区；
11.将硅锗材料沉积到第一源极区和第一漏极区中，以使PMOS栅极结构的第一源极区和第一漏极区之间的沟道区处于压缩应变(步骤211)；
12.从NMOS区上剥离掩模；
13.遮掩PMOS区；
14.将碳化硅材料沉积到第二源极区和第二漏极区，以使NMOS栅极结构的第二源极区和第二漏极区之间的沟道区处于拉伸应变(步骤213)；
15.在栅极层和源/漏极区上形成硅化物层(步骤215)；
16.在NMOS和PMOS晶体管器件上形成中间电介质层(步骤217)；
17.形成接触区(步骤219)；
18.执行后道工艺(步骤221)；以及
19.执行所需的其它步骤。
上述步骤序列提供了根据本发明实施例的方法。如图所示，该方法使用的步骤组合包括形成CMOS集成电路器件的方法。也可以提供其它的替代形式，其中在不脱离权利要求范围的条件下添加步骤，去除一个或多个步骤，或者以不同顺序提供一个或多个步骤。本方法的其它细节将在本说明书尤其在下文中找到。
图3至图6是图示了根据本发明实施例制造CMOS器件的方法的简化横截面示图。该图仅仅是示例，其不应当不适当地限制权利要求的范围。本领域普通技术人员将认识到许多变化、替换和修改形式。如图所示，该方法提供半导体衬底301(例如硅晶圆、绝缘体上硅)。半导体衬底是单晶硅。硅在晶圆的表面上取向为100方向。当然，可以存在其它的变化、修改和替换形式。该方法优选地在衬底中形成隔离区。在一个具体实施例中，该方法在半导体衬底的一部分中形成浅槽隔离区303。浅槽隔离区是通过图案化、刻蚀以及将电介质填充材料沉积到沟槽区中而形成的。根据具体实施例，电介质填充材料通常是氧化物或氧化物与氮化物的组合。隔离区用来隔离半导体衬底中的有源区。
该方法在半导体的表面上形成栅极电介质层305。根据实施例，栅极电介质层优选地是氧化物或氮氧化硅。根据具体实施例，栅极电介质层优选为10-20纳米或更小。该方法在半导体衬底上形成栅极层307。栅极层优选为使用原位掺杂或非原位注入技术进行掺杂的多晶硅。用于掺杂的杂质通常是硼、砷或磷，浓度在约1×1019至约1×1020原子/cm3之间。当然，本领域普通技术任意将认识到许多变化、修改与替换形式。
参考图4，该方法对栅极层图案化以形成具有边缘的NMOS栅极结构401和具有边缘的PMOS栅极结构403。该方法在图案化栅极层的边缘上可选地形成侧壁隔离物并形成轻掺杂漏极区405、407。根据实施例，也可以没有侧壁隔离物。轻掺杂漏极区通常是使用注入技术形成的。对于PMOS器件，轻掺杂漏极区使用浓度在约1×1018至约1×1019原子/cm3之间的硼或BF2杂质。对于NMOS器件，轻掺杂漏极区使用浓度在约1×1018至约1×1019原子/cm3之间的砷杂质。该方法在NMOS栅极结构上形成电介质层以保护具有边缘的NMOS栅极结构。该方法还在PMOS栅极结构上形成电介质保护层以保护具有边缘的PMOS栅极结构。电介质保护层优选地对于PMOS和NMOS器件来说是相同的层。此外，其它适当的材料也可以用来保护PMOS和NMOS栅极结构，包括轻掺杂漏极区。
参考图5，该方法使用电介质层作为保护层同时刻蚀邻近NMOS栅极结构501的第一源极区和第一漏极区并刻蚀邻近PMOS栅极结构503的第二源极区和第二漏极区。该方法使用包括含SF6或CF4的物质与等离子体环境的反应离子刻蚀技术。在优选实施例中，该方法对所刻蚀的源/漏极区执行预处理过程。根据具体实施例，对于90纳米的沟道长度来说，每个刻蚀区域的深度在约100埃至约1000埃，长度在约0.1微米至约10微米，宽度在约0.1微米至约10微米。根据另一具体实施例，对于65纳米的沟道长度来说，每个刻蚀区域的深度在约100埃至约1000埃，长度在约0.1微米至约10微米，宽度在约0.1微米至约10微米
该方法在暴露PMOS刻蚀区的同时遮盖NMOS区。该方法将硅锗材料沉积到第一源极区和第一漏极区中，以使PMOS栅极结构的第一源极区和第一漏极区之间的沟道区处于压缩应变。硅锗是使用原位掺杂技术外延沉积的。换句话说，诸如硼之类的杂质在生长硅锗材料的同时被引入。根据具体实施例，硼的浓度在约1×1019至约1×1020原子/cm3之间。当然，可以存在其它的变化、修改和替换形式。
该方法从NMOS区上剥离掩模。该方法在暴露NMOS刻蚀区的同时遮盖PMOS区。该方法将碳化硅材料沉积到第二源极区和第二漏极区中，以使NMOS栅极结构的第二源极区和第二漏极区之间的NMOS沟道区处于拉伸应变。碳化硅是使用原位掺杂技术外延沉积的。换句话说，诸如磷(P)或砷(As)之类的杂质在生长碳化硅材料的同时被引入。根据具体实施例，上述杂质的浓度在约1×1019至约1×1020原子/cm3之间。当然，可以存在其它的变化、修改和替换形式。
为了完成根据本发明实施例的器件，该方法在栅极层和源/漏极区上形成硅化物层601。硅化物层优选为覆盖在暴露的源/漏极区和图案化栅极层的上表面上的含镍层，例如硅化镍。也可以使用其它类型的硅化物层。这样的硅化物层包括硅化钛、硅化钨、硅化镍等。该方法在NMOS和PMOS晶体管器件上形成中间电介质层。该方法随后提供接触区。其它的步骤包括执行后道工艺和所需的其它步骤。
上述步骤序列提供了根据本发明实施例的方法。如图所示，该方法使用的步骤组合包括形成CMOS集成电路器件的方法。也可以提供其它的替代形式，其中在不脱离权利要求范围的条件下添加步骤，去除一个或多个步骤，或者以不同顺序提供一个或多个步骤。
图7是根据本发明另一实施例的CMOS器件的简化横截面示图。该图仅仅是示例，其不应当不适当地限制权利要求的范围。本领域普通技术人员将认识到许多变化、替换和修改形式。如图所示，器件是PMOS集成电路器件。该器件也可以是NMOS等。该器件具有半导体衬底701(例如，硅、绝缘体上硅)，半导体衬底701包括表面区和在半导体衬底内部形成的隔离区703(例如，沟槽隔离)。栅极电介质层705被形成在半导体衬底的表面区上。PMOS栅极层707被形成在表面区的一部分上。根据具体实施例，栅极层优选为已经结晶化的掺杂多晶硅。根据具体实施例，掺杂的杂质通常是硼，浓度在约1×1019至约1×1020原子/cm3之间。
PMOS栅极层包括第一边缘709和第二边缘711。器件具有在第一边缘附近形成的第一轻掺杂区713和在第二边缘附近形成的第二轻掺杂区715。器件还具有在第一边缘和第一轻掺杂区的一部分上形成的第一侧壁隔离物721以及在第二边缘和第二轻掺杂区的一部分上形成的第二侧壁隔离物723。半导体衬底的第一刻蚀区邻近第一侧壁隔离物而被形成，半导体衬底的第二刻蚀区邻近第二侧壁隔离物而被形成。器件具有在第一刻蚀区716中形成的第一硅锗材料717，用以形成第一源/漏极区，还具有在第二刻蚀区718中形成的第二硅锗材料719，用以形成第二源/漏极区。硅锗层是使用外延工艺生长的。根据具体实施例，硅锗还使用诸如硼的杂质来掺杂，杂质浓度在约1×1019至约1×1020原子/cm3之间。
PMOS沟道区720在第一硅锗材料和第二硅锗材料层之间形成。第一硅锗材料优选地包括高度高于表面区的第一表面725，并且第二硅锗材料优选地包括高度高于表面区的第二表面727。器件具有在栅极层和源/漏极区之上的硅化物层。如图所示，硅化物层优选地是在暴露的源/漏极区和图案化栅极层的上表面上的含镍层，例如硅化镍。当然，可以存在其它的变化、修改和替换形式。可以在本说明书尤其在下文中找到本器件的其它细节。
一种根据本发明实施例制造CMOS集成电路器件的方法可以简要描述如下：
1.提供半导体衬底，例如硅晶圆、绝缘体上硅；
2.在半导体衬底上形成电介质层(例如，栅极氧化物或氮化物)；
3.在电介质层上形成栅极层(例如，多晶硅、金属)；
4.对栅极层图案化以形成具有边缘的栅极结构(例如，多个侧面或边缘)；
5.在栅极结构上形成电介质层或多层，以保护具有边缘的栅极结构，其中电介质层小于1000埃；
6.使用电介质层作为保护层，邻近栅极结构刻蚀源极区和漏极区；
7.将硅锗材料沉积到源极区和漏极区中以填充所刻蚀的源极区和所刻蚀的漏极区；
8.由形成在源极区和漏极区中的至少硅锗材料使源极区和漏极区之间的沟道区处于压缩应变，其中沟道区与图案化栅极层的宽度大致相同；
9.在图案化栅极层上形成侧壁隔离物；以及
10.执行所需的其它步骤。
上述步骤序列提供了根据本发明实施例的方法。如图所示，该方法使用的步骤组合包括形成CMOS集成电路器件的方法。也可以提供其它的替代形式，其中在不脱离权利要求范围的条件下添加步骤，去除一个或多个步骤，或者以不同顺序提供一个或多个步骤。
图8至图13是图示了根据本发明另一实施例制造CMOS器件的方法的简化横截面示图。该图仅仅是示例，其不应当不适当地限制权利要求的范围。本领域普通技术人员将认识到许多变化、替换和修改形式。
一种根据本发明另一实施例制造CMOS器件的方法简要描述如下：
1.提供包括沟槽区(浅槽隔离)805的半导体衬底，其上包括PMOS 801和NMOS 803器件(见图8)；
2.形成上覆的氧化物层807和上覆的氮化硅层809；
3.在NMOS器件上形成掩模层811；
4.使用掩模层811保护NMOS器件，在PMOS器件上形成隔离物区901，如图9所示；
5.使用掩模层保护NMOS器件，形成PMOS器件的被刻蚀的源/漏极区903；
6.去除掩模层，如图10所示；
7.将硅锗填充材料1101沉积到所刻蚀的源/漏极区，如图10所示，用以在PMOS器件的沟道区中产生应变区；
8.形成NMOS器件的隔离物区1105，如图11所示；
9.在NMOS和PMOS栅极区的部分之上形成硅化物材料1201(例如，镍、铂、钛)，如图12所示；
10.在隔离物区、NMOS和PMOS器件的表面区上形成氮化硅层1203；
11.使用氮化硅层在NMOS器件中产生应变区，如图12所示；
12.在NMOS和PMOS器件上形成(多个)中间电介质层；
13.形成到NMOS和PMOS器件中每个的源/漏极区的接触区1301；以及
14.执行所需的其它步骤。
上述步骤序列提供了根据本发明实施例的方法。如图所示，该方法使用的步骤组合包括形成CMOS集成电路器件的方法。也可以提供其它的替代形式，其中在不脱离权利要求范围的条件下添加步骤，去除一个或多个步骤，或者以不同顺序提供一个或多个步骤。
图14至图19是图示了根据本发明实施例制造CMOS器件的又一方法的简化横截面示图。该图仅仅是示例，其不应当不适当地限制权利要求的范围。本领域普通技术人员将认识到许多变化、替换和修改形式。
一种根据本发明又一实施例制造CMOS器件的方法简要描述如下：
1.提供包括沟槽区(浅槽隔离)的半导体衬底，其上包括PMOS和NMOS器件(见图14)；
2.形成上覆的氧化物层和上覆的氮化硅层，如图14所示；
3.在NMOS器件上形成掩模层1511；
4.使用掩模层1511保护NMOS器件，在PMOS器件上形成隔离物区1501，如图15所示；
5.使用掩模层保护NMOS器件，形成PMOS器件的被刻蚀的源/漏极区；
6.去除掩模层；
7.将硅锗填充材料1503沉积到所刻蚀的源/漏极区中，如图15所示，用以在PMOS器件的沟道区中产生应变区；
8.在NMOS和PMOS器件上形成氮化硅层，包括在NMOS器件上的氧化物层和氮化硅层的一部分上，如图16所示；
9.在PMOS器件上形成掩模1701，如图17所示；
10.形成NMOS器件的隔离物区1703，如图17所示；
11.形成NMOS器件的被刻蚀的源/漏极区1705；
12.在所刻蚀的源/漏极区中形成碳化硅填充材料1801，以在NMOS器件的沟道区中产生应变区(例如，拉伸应变)；
13.可选地在NMOS和PMOS栅极区的部分上形成硅化物材料(例如，镍、铂、钛)，如图18所示；
14.在隔离物区、NMOS和PMOS器件的表面区上形成氮化硅层1901，如图19所示；
15.使用氮化硅层在NMOS器件中产生对所述应变区的额外应变(例如，拉伸应变)；
16.在NMOS和PMOS器件上形成(多个)中间电介质层；
17.形成到NMOS和PMOS器件中每个的源/漏极区的接触区；以及
18.执行所需的其它步骤。
上述步骤序列提供了根据本发明实施例的方法。如图所示，该方法使用的步骤组合包括形成CMOS集成电路器件的方法。也可以提供其它的替代形式，其中在不脱离权利要求范围的条件下添加步骤，去除一个或多个步骤，或者以不同顺序提供一个或多个步骤。
根据实施例，取决于应用，可以有多种方法来形成高拉伸或高压缩应力氮化硅材料。仅仅作为示例，表1列出了用于高拉伸(HT)和高压缩(HC)氮化硅的一些数据。
用于高拉伸和高压缩应力SiN的沉积条件
  参数   HT SiN   HC SiN
  最大时间/s   100   67
  Servo/Torr   6   6
  HF RF Pwr/W   40   450
  SiH4-Lo/sccm   30   30
  NH3/sccm   80   80
  N2/sccm   9000   9000
  Htr 1/2(晶圆)/T   400   400
  Lift Pos/mils   480   480
  应力/THK＝2K   948   -1483
当然，本领域普通技术人员将认识到多种修改、替换的变化形式。
还应当理解，这里所描述的示例和实施例只是为了说明的目的，本领域的普通技术人员可以根据上述实施例对本发明进行各种修改和变化。这些修改和变化都在本申请的精神和范围内，并且也在权利要求的范围内。

Claims (36)

1.一种用于形成CMOS半导体集成电路器件的方法，该方法包括：
提供半导体衬底；
在所述半导体衬底上形成电介质层；
在所述电介质层上形成栅极层；
对所述栅极层图案化以形成具有边缘的栅极结构；
在所述栅极结构上形成电介质层来保护具有边缘的所述栅极结构，所述电介质层具有小于1000埃的厚度；
对在所述栅极结构之上的所述电介质层图案化；
使用所述图案化的电介质层作为保护层刻蚀邻近所述栅极结构的源极区和漏极区；
将硅锗材料沉积到所述源极区和漏极区中，以填充所刻蚀的源极区和所刻蚀的漏极区；以及
由形成在所述源极区和漏极区中的至少所述硅锗材料来使所述源极区和漏极区之间的沟道区产生压缩应变。
2.如权利要求1所述的方法，其中所述电介质层小于300埃。
3.如权利要求1所述的方法，其中有效沟道区的长度等于所述栅极结构的宽度。
4.如权利要求1所述的方法，其中所述半导体衬底是硅材料。
5.如权利要求1所述的方法，其中所塑硅锗材料是单结晶的。
6.如权利要求1所述的方法，其中所述硅锗材料的硅锗比为10％至20％。
7.如权利要求1所述的方法，还包括在包括硅锗、栅极结构和边缘在内的所述半导体衬底之上形成隔离物层。
8.如权利要求7所述的方法，还包括各向异性刻蚀所述隔离物层以在所述栅极层的边缘上形成侧壁隔离物。
9.如权利要求1所述的方法，其中所述沉积是利用外延反应提供的。
10.如权利要求1所述的方法，其中所述压缩模式增加了所述沟道区中的空穴的迁移率。
11.一种CMOS半导体集成电路器件，所述器件包括：
包括栅极区、源极区和漏极区的NMOS器件；
在所述源极区和漏极区之间形成的NMOS沟道区；
在所述源极区和漏极区中形成的碳化硅材料；
其中所述碳化硅材料使所述沟道区处于拉伸模式；以及
包括栅极区、源极区和漏极区的PMOS器件；
在所述源极区和漏极区之间形成的PMOS沟道区；
在所述源极区和漏极区中形成的硅锗材料；
其中所述硅锗材料使所述沟道区处于压缩模式。
12.如权利要求11所述的器件，其中所述半导体衬底是硅材料。
13.如权利要求11所述的器件，其中所述NMOS沟道区具有小于90纳米的长度。
14.如权利要求11所述的器件，其中所述PMOS沟道区具有小于90纳米的长度。
15.如权利要求11所述的器件，其中所述碳化硅材料是单晶材料。
16.如权利要求11所述的器件，其中所述硅锗材料是单晶材料。
17.如权利要求11所述的器件，其中所述NMOS沟道区的长度基本等于所述NMOS器件的栅极区的宽度。
18.如权利要求17所述的器件，其中所述长度恰好等于所述栅极区的宽度。
19.如权利要求11所述的器件，其中所述PMOS沟道区的长度基本等于所述PMOS器件的栅极区的宽度。
20.如权利要求19所述的器件，其中所述长度恰好等于所述栅极区的宽度。
21.一种用于形成CMOS集成电路器件的方法，所述方法包括：
提供半导体衬底；
在所述半导体衬底上形成栅极层；
对所述栅极层图案化以形成具有边缘的NMOS栅极结构和具有边缘的PMOS栅极结构；
在所述NMOS栅极结构形成电介质层来保护具有边缘的所述NMOS栅极结构并在所述PMOS栅极结构上形成电介质层来保护具有边缘的所述PMOS栅极结构；
使用所述电介质层作为保护层同时刻蚀邻近所述NMOS栅极结构的第一源极区和第一漏极区并刻蚀邻近所述PMOS栅极结构的第二源极区和第二漏极区；
将硅锗材料沉积到第一源极区和第一漏极区中以使所述NMOS栅极结构的第一源极区和第一漏极区之间的沟道区处于压缩应变；
将碳化硅材料沉积到第二源极区和第二漏极区中以使所述PMOS栅极结构的第二源极区和第二漏极区之间的沟道区处于拉伸应变。
22.如权利要求21所述的方法，其中所述拉伸模式增加电子的迁移率。
23.如权利要求21所述的方法，其中其中所述压缩模式增加空穴的迁移率。
24.如权利要求21所述的方法，其中所述PMOS器件的沟道区的长度为90纳米或更小。
25.如权利要求21所述的方法，其中所述NMOS器件的沟道区的长度为90纳米或更小。
26.如权利要求21所述的方法，其中所述硅锗材料是外延型材料。
27.如权利要求21所述的方法，其中所述碳化硅材料是外延型材料。
28.如权利要求21所述的方法，其中所述硅锗材料的厚度在约200埃至1000埃之间。
29.如权利要求21所述的方法，其中所述碳化硅材料的厚度在约200埃至1000埃之间。
30.如权利要求21所述的方法，还包括在所述NMOS栅极结构的边缘上以及在所述PMOS栅极结构的边缘上形成侧壁隔离物。
31.如权利要求21所述的方法，其中沉积所述硅锗材料的步骤是使用硼的原位掺杂工艺，硼的浓度在约1019至1020原子/cm3之间。
32.如权利要求21所述的方法，其中沉积所述碳化硅材料的步骤是使用磷的原位掺杂工艺，磷的浓度在约1019至1020原子/cm3之间。
33.如权利要求21所述的方法，还包括在第一源极区和第一漏极区以及第二源极区和第二漏极区上形成耐熔金属层。
34.如权利要求21所述的方法，其中第一源极区是升高的第一源极区，第一漏极区是升高的第一漏极区；第二源极区是升高的第二源极区，第二漏极区是升高的第二漏极区。
35.一种PMOS集成电路器件，所述器件包括：
包括表面区的半导体衬底；
在所述半导体衬底内部的隔离区；
在所述半导体衬底的表面区之上的栅极电介质层；
PMOS栅极层，所述PMOS栅极层包括第一边缘和第二边缘；
在第一边缘附近之中形成的第一轻掺杂区；
在第二边缘附近之中形成的第二轻掺杂区；
在第一边缘和第一轻掺杂区的一部分之上形成的第一侧壁隔离物；
在第二边缘和第二轻掺杂区的一部分之上形成的第二侧壁隔离物；
所形成的邻近第一侧壁隔离物的半导体衬底的第一刻蚀区；
所形成的邻近第二侧壁隔离物的半导体衬底的第二刻蚀区；
在第一刻蚀区中形成的第一硅锗材料，用以形成第一源/漏极区；
在第二刻蚀区中形成的第二硅锗材料，用以形成第二源/漏极区；以及
在第一硅锗材料和第二硅锗材料之间形成的PMOS沟道区。
36.如权利要求35所述的器件，其中第一硅锗材料包括高度高于所述表面区的第一表面，第二硅锗材料包括高度高于所述表面区的第二表面。
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US13/413,122 US20120164803A1 (en) 2005-09-29 2012-03-06 Strained-induced mobility enhancement nano-device structure and integrated process architecture for cmos technologies
US13/716,533 US9048300B2 (en) 2005-09-29 2012-12-17 Strained-induced mobility enhancement nano-device structure and integrated process architecture for CMOS technologies

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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101593701B (zh) * 2008-05-30 2011-05-04 中芯国际集成电路制造(北京)有限公司 应变nmos器件以及应变cmos器件的制造方法
CN103377941A (zh) * 2012-04-28 2013-10-30 中芯国际集成电路制造(上海)有限公司 Pmos晶体管及形成方法
CN103730417A (zh) * 2012-10-10 2014-04-16 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN103730421A (zh) * 2012-10-16 2014-04-16 中芯国际集成电路制造(上海)有限公司 Cmos的形成方法
CN104183491A (zh) * 2013-05-21 2014-12-03 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN104392929A (zh) * 2014-11-26 2015-03-04 上海华力微电子有限公司 嵌入式碳化硅的制备方法
CN104409354A (zh) * 2014-11-26 2015-03-11 上海华力微电子有限公司 嵌入式碳化硅的制备方法
US9349655B2 (en) 2008-08-29 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for mechanical stress enhancement in semiconductor devices
US9502530B2 (en) 2013-03-13 2016-11-22 United Microelectronics Corp. Method of manufacturing semiconductor devices
CN109346528A (zh) * 2018-09-27 2019-02-15 上海华力微电子有限公司 闪存结构及对应的编程、擦除和读取方法

Families Citing this family (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1808268B (zh) * 2005-01-18 2010-10-06 中芯国际集成电路制造(上海)有限公司 用于应变硅mos晶体管的金属硬掩模方法和结构
CN100442476C (zh) 2005-09-29 2008-12-10 中芯国际集成电路制造(上海)有限公司 用于cmos技术的应变感应迁移率增强纳米器件及工艺
CN101226899A (zh) * 2007-01-19 2008-07-23 中芯国际集成电路制造(上海)有限公司 在硅凹陷中后续外延生长应变硅mos晶片管的方法和结构
CN101364545B (zh) * 2007-08-10 2010-12-22 中芯国际集成电路制造(上海)有限公司 应变硅晶体管的锗硅和多晶硅栅极结构
DE102008035816B4 (de) * 2008-07-31 2011-08-25 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG, 01109 Leistungssteigerung in PMOS- und NMOS-Transistoren durch Verwendung eines eingebetteten verformten Halbleitermaterials
DE102009035409B4 (de) * 2009-07-31 2013-06-06 Globalfoundries Dresden Module One Llc & Co. Kg Leckstromsteuerung in Feldeffekttransistoren auf der Grundlage einer Implantationssorte, die lokal an der STI-Kante eingeführt wird
CN102024761A (zh) * 2009-09-18 2011-04-20 中芯国际集成电路制造(上海)有限公司 用于形成半导体集成电路器件的方法
JP5012886B2 (ja) * 2009-12-25 2012-08-29 株式会社デンソー 半導体装置およびその製造方法
US8466502B2 (en) 2011-03-24 2013-06-18 United Microelectronics Corp. Metal-gate CMOS device
US8445363B2 (en) 2011-04-21 2013-05-21 United Microelectronics Corp. Method of fabricating an epitaxial layer
US8710596B2 (en) 2011-05-13 2014-04-29 United Microelectronics Corp. Semiconductor device
US8481391B2 (en) 2011-05-18 2013-07-09 United Microelectronics Corp. Process for manufacturing stress-providing structure and semiconductor device with such stress-providing structure
US8597860B2 (en) 2011-05-20 2013-12-03 United Microelectronics Corp. Dummy patterns and method for generating dummy patterns
US8716750B2 (en) 2011-07-25 2014-05-06 United Microelectronics Corp. Semiconductor device having epitaxial structures
US8575043B2 (en) 2011-07-26 2013-11-05 United Microelectronics Corp. Semiconductor device and manufacturing method thereof
US8647941B2 (en) 2011-08-17 2014-02-11 United Microelectronics Corp. Method of forming semiconductor device
US8853013B2 (en) 2011-08-19 2014-10-07 United Microelectronics Corp. Method for fabricating field effect transistor with fin structure
US8674433B2 (en) 2011-08-24 2014-03-18 United Microelectronics Corp. Semiconductor process
US8477006B2 (en) 2011-08-30 2013-07-02 United Microelectronics Corp. Resistor and manufacturing method thereof
US8507350B2 (en) 2011-09-21 2013-08-13 United Microelectronics Corporation Fabricating method of semiconductor elements
US8497198B2 (en) 2011-09-23 2013-07-30 United Microelectronics Corp. Semiconductor process
US8476169B2 (en) 2011-10-17 2013-07-02 United Microelectronics Corp. Method of making strained silicon channel semiconductor structure
US8722501B2 (en) 2011-10-18 2014-05-13 United Microelectronics Corp. Method for manufacturing multi-gate transistor device
US8691659B2 (en) 2011-10-26 2014-04-08 United Microelectronics Corp. Method for forming void-free dielectric layer
US8871575B2 (en) 2011-10-31 2014-10-28 United Microelectronics Corp. Method of fabricating field effect transistor with fin structure
US8754448B2 (en) 2011-11-01 2014-06-17 United Microelectronics Corp. Semiconductor device having epitaxial layer
US9006092B2 (en) 2011-11-03 2015-04-14 United Microelectronics Corp. Semiconductor structure having fluoride metal layer and process thereof
US8975672B2 (en) 2011-11-09 2015-03-10 United Microelectronics Corp. Metal oxide semiconductor transistor and manufacturing method thereof
US8647953B2 (en) 2011-11-17 2014-02-11 United Microelectronics Corp. Method for fabricating first and second epitaxial cap layers
US8709930B2 (en) 2011-11-25 2014-04-29 United Microelectronics Corp. Semiconductor process
US8921206B2 (en) 2011-11-30 2014-12-30 United Microelectronics Corp. Semiconductor process
US9698229B2 (en) 2012-01-17 2017-07-04 United Microelectronics Corp. Semiconductor structure and process thereof
US8987096B2 (en) 2012-02-07 2015-03-24 United Microelectronics Corp. Semiconductor process
US8536072B2 (en) 2012-02-07 2013-09-17 United Microelectronics Corp. Semiconductor process
US9006107B2 (en) 2012-03-11 2015-04-14 United Microelectronics Corp. Patterned structure of semiconductor device and fabricating method thereof
US9136348B2 (en) 2012-03-12 2015-09-15 United Microelectronics Corp. Semiconductor structure and fabrication method thereof
US9202914B2 (en) 2012-03-14 2015-12-01 United Microelectronics Corporation Semiconductor device and method for fabricating the same
US8664069B2 (en) 2012-04-05 2014-03-04 United Microelectronics Corp. Semiconductor structure and process thereof
US9142649B2 (en) 2012-04-23 2015-09-22 United Microelectronics Corp. Semiconductor structure with metal gate and method of fabricating the same
US8866230B2 (en) 2012-04-26 2014-10-21 United Microelectronics Corp. Semiconductor devices
US8835243B2 (en) 2012-05-04 2014-09-16 United Microelectronics Corp. Semiconductor process
US8962433B2 (en) 2012-06-12 2015-02-24 United Microelectronics Corp. MOS transistor process
US8951876B2 (en) 2012-06-20 2015-02-10 United Microelectronics Corp. Semiconductor device and manufacturing method thereof
US8796695B2 (en) 2012-06-22 2014-08-05 United Microelectronics Corp. Multi-gate field-effect transistor and process thereof
US8501636B1 (en) 2012-07-24 2013-08-06 United Microelectronics Corp. Method for fabricating silicon dioxide layer
US8710632B2 (en) 2012-09-07 2014-04-29 United Microelectronics Corp. Compound semiconductor epitaxial structure and method for fabricating the same
CN103681846B (zh) * 2012-09-20 2017-02-08 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US9064931B2 (en) 2012-10-11 2015-06-23 United Microelectronics Corp. Semiconductor structure having contact plug and metal gate transistor and method of making the same
US8927388B2 (en) 2012-11-15 2015-01-06 United Microelectronics Corp. Method of fabricating dielectric layer and shallow trench isolation
US8883621B2 (en) 2012-12-27 2014-11-11 United Microelectronics Corp. Semiconductor structure and method of fabricating MOS device
US20140210012A1 (en) 2013-01-31 2014-07-31 Spansion Llc Manufacturing of FET Devices Having Lightly Doped Drain and Source Regions
US9117925B2 (en) 2013-01-31 2015-08-25 United Microelectronics Corp. Epitaxial process
US9076870B2 (en) 2013-02-21 2015-07-07 United Microelectronics Corp. Method for forming fin-shaped structure
US9196352B2 (en) 2013-02-25 2015-11-24 United Microelectronics Corp. Static random access memory unit cell structure and static random access memory unit cell layout structure
US8753902B1 (en) 2013-03-13 2014-06-17 United Microelectronics Corp. Method of controlling etching process for forming epitaxial structure
US9093285B2 (en) 2013-03-22 2015-07-28 United Microelectronics Corp. Semiconductor structure and process thereof
US9034705B2 (en) 2013-03-26 2015-05-19 United Microelectronics Corp. Method of forming semiconductor device
US9147747B2 (en) 2013-05-02 2015-09-29 United Microelectronics Corp. Semiconductor structure with hard mask disposed on the gate structure
US9064893B2 (en) 2013-05-13 2015-06-23 United Microelectronics Corp. Gradient dopant of strained substrate manufacturing method of semiconductor device
US9230812B2 (en) 2013-05-22 2016-01-05 United Microelectronics Corp. Method for forming semiconductor structure having opening
US8853060B1 (en) 2013-05-27 2014-10-07 United Microelectronics Corp. Epitaxial process
US8993433B2 (en) 2013-05-27 2015-03-31 United Microelectronics Corp. Manufacturing method for forming a self aligned contact
US9349812B2 (en) 2013-05-27 2016-05-24 United Microelectronics Corp. Semiconductor device with self-aligned contact and method of manufacturing the same
US9076652B2 (en) 2013-05-27 2015-07-07 United Microelectronics Corp. Semiconductor process for modifying shape of recess
US9064814B2 (en) 2013-06-19 2015-06-23 United Microelectronics Corp. Semiconductor structure having metal gate and manufacturing method thereof
US8765546B1 (en) 2013-06-24 2014-07-01 United Microelectronics Corp. Method for fabricating fin-shaped field-effect transistor
US8895396B1 (en) 2013-07-11 2014-11-25 United Microelectronics Corp. Epitaxial Process of forming stress inducing epitaxial layers in source and drain regions of PMOS and NMOS structures
US8981487B2 (en) 2013-07-31 2015-03-17 United Microelectronics Corp. Fin-shaped field-effect transistor (FinFET)
US10957798B2 (en) 2019-02-06 2021-03-23 International Business Machines Corporation Nanosheet transistors with transverse strained channel regions

Family Cites Families (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5168072A (en) * 1990-10-12 1992-12-01 Texas Instruments Incorporated Method of fabricating an high-performance insulated-gate field-effect transistor
ATE283549T1 (de) * 1997-06-24 2004-12-15 Massachusetts Inst Technology Kontrolle der verspannungsdichte durch verwendung von gradientenschichten und durch planarisierung
JP3443343B2 (ja) * 1997-12-03 2003-09-02 松下電器産業株式会社 半導体装置
US6121100A (en) * 1997-12-31 2000-09-19 Intel Corporation Method of fabricating a MOS transistor with a raised source/drain extension
TW387151B (en) * 1998-02-07 2000-04-11 United Microelectronics Corp Field effect transistor structure of integrated circuit and the manufacturing method thereof
US6179973B1 (en) * 1999-01-05 2001-01-30 Novellus Systems, Inc. Apparatus and method for controlling plasma uniformity across a substrate
US6376868B1 (en) * 1999-06-15 2002-04-23 Micron Technology, Inc. Multi-layered gate for a CMOS imager
KR100332108B1 (ko) * 1999-06-29 2002-04-10 박종섭 반도체 소자의 트랜지스터 및 그 제조 방법
US6274894B1 (en) * 1999-08-17 2001-08-14 Advanced Micro Devices, Inc. Low-bandgap source and drain formation for short-channel MOS transistors
US6599842B2 (en) * 1999-11-29 2003-07-29 Applied Materials, Inc. Method for rounding corners and removing damaged outer surfaces of a trench
US7391087B2 (en) * 1999-12-30 2008-06-24 Intel Corporation MOS transistor structure and method of fabrication
US6372569B1 (en) * 2000-01-18 2002-04-16 Chartered Semiconductor Manufacturing Ltd. Selective formation of hydrogen rich PECVD silicon nitride for improved NMOS transistor performance
JP2003520444A (ja) 2000-01-20 2003-07-02 アンバーウェーブ システムズ コーポレイション 高温成長を不要とする低貫通転位密度格子不整合エピ層
JP3613113B2 (ja) * 2000-01-21 2005-01-26 日本電気株式会社 半導体装置およびその製造方法
US6277249B1 (en) * 2000-01-21 2001-08-21 Applied Materials Inc. Integrated process for copper via filling using a magnetron and target producing highly energetic ions
US6251242B1 (en) * 2000-01-21 2001-06-26 Applied Materials, Inc. Magnetron and target producing an extended plasma region in a sputter reactor
CN1268177C (zh) * 2000-06-06 2006-08-02 西蒙弗雷泽大学 硬掩模的形成方法
US6352629B1 (en) * 2000-07-10 2002-03-05 Applied Materials, Inc. Coaxial electromagnet in a magnetron sputtering reactor
US6406599B1 (en) * 2000-11-01 2002-06-18 Applied Materials, Inc. Magnetron with a rotating center magnet for a vault shaped sputtering target
US6563152B2 (en) * 2000-12-29 2003-05-13 Intel Corporation Technique to obtain high mobility channels in MOS transistors by forming a strain layer on an underside of a channel
US6514836B2 (en) * 2001-06-04 2003-02-04 Rona Elizabeth Belford Methods of producing strained microelectronic and/or optical integrated and discrete devices
US6621131B2 (en) * 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
US6713357B1 (en) * 2001-12-20 2004-03-30 Advanced Micro Devices, Inc. Method to reduce parasitic capacitance of MOS transistors
CN100401528C (zh) * 2002-01-23 2008-07-09 斯平内克半导体股份有限公司 具有与应变半导体基片形成肖特基或肖特基类接触的源极和/或漏极的场效应晶体管
US6730196B2 (en) * 2002-08-01 2004-05-04 Applied Materials, Inc. Auxiliary electromagnets in a magnetron sputter reactor
US6828211B2 (en) * 2002-10-01 2004-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Shallow trench filled with two or more dielectrics for isolation and coupling or for stress control
KR100467023B1 (ko) 2002-10-31 2005-01-24 삼성전자주식회사 자기 정렬 접촉 구조 및 그 형성 방법
US6891192B2 (en) * 2003-08-04 2005-05-10 International Business Machines Corporation Structure and method of making strained semiconductor CMOS transistors having lattice-mismatched semiconductor regions underlying source and drain regions
US7112495B2 (en) * 2003-08-15 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit
US7166528B2 (en) 2003-10-10 2007-01-23 Applied Materials, Inc. Methods of selective deposition of heavily doped epitaxial SiGe
US7176522B2 (en) * 2003-11-25 2007-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having high drive current and method of manufacturing thereof
US6946350B2 (en) * 2003-12-31 2005-09-20 Intel Corporation Controlled faceting of source/drain regions
US20050145956A1 (en) * 2004-01-05 2005-07-07 Taiwan Semiconductor Manufacturing Co. Devices with high-k gate dielectric
US7226842B2 (en) * 2004-02-17 2007-06-05 Intel Corporation Fabricating strained channel epitaxial source/drain transistors
US7052946B2 (en) * 2004-03-10 2006-05-30 Taiwan Semiconductor Manufacturing Co. Ltd. Method for selectively stressing MOSFETs to improve charge carrier mobility
US6881635B1 (en) * 2004-03-23 2005-04-19 International Business Machines Corporation Strained silicon NMOS devices with embedded source/drain
WO2006076027A2 (en) * 2004-05-17 2006-07-20 Cambrios Technology Corp. Biofabrication of transistors including field effect transistors
US7078722B2 (en) * 2004-09-20 2006-07-18 International Business Machines Corporation NFET and PFET devices and methods of fabricating same
US7883979B2 (en) * 2004-10-26 2011-02-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device with reduced floating body effect
US20060115949A1 (en) * 2004-12-01 2006-06-01 Freescale Semiconductor, Inc. Semiconductor fabrication process including source/drain recessing and filling
JP4369359B2 (ja) 2004-12-28 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置
US7195985B2 (en) * 2005-01-04 2007-03-27 Intel Corporation CMOS transistor junction regions formed by a CVD etching and deposition sequence
US7335959B2 (en) * 2005-01-06 2008-02-26 Intel Corporation Device with stepped source/drain region profile
CN1808268B (zh) * 2005-01-18 2010-10-06 中芯国际集成电路制造(上海)有限公司 用于应变硅mos晶体管的金属硬掩模方法和结构
WO2006112496A1 (ja) * 2005-04-15 2006-10-26 Toyo Shinyaku Co., Ltd. プロアントシアニジン含有物の製造方法
US7221006B2 (en) * 2005-04-20 2007-05-22 Freescale Semiconductor, Inc. GeSOI transistor with low junction current and low junction capacitance and method for making the same
US7405131B2 (en) * 2005-07-16 2008-07-29 Chartered Semiconductor Manufacturing, Ltd. Method and structure to prevent silicide strapping of source/drain to body in semiconductor devices with source/drain stressor
CN100536090C (zh) * 2005-09-19 2009-09-02 中芯国际集成电路制造(上海)有限公司 形成cmos半导体器件的方法
CN1937183A (zh) * 2005-09-19 2007-03-28 中芯国际集成电路制造(上海)有限公司 使用应变硅晶体管栅极图案化用硬掩模的方法和结构
US7491615B2 (en) * 2005-09-23 2009-02-17 United Microelectronics Corp. Method of fabricating strained-silicon transistors and strained-silicon CMOS transistors
CN1941296A (zh) * 2005-09-28 2007-04-04 中芯国际集成电路制造(上海)有限公司 应变硅cmos晶体管的原位掺杂硅锗与碳化硅源漏极区
CN100442476C (zh) 2005-09-29 2008-12-10 中芯国际集成电路制造(上海)有限公司 用于cmos技术的应变感应迁移率增强纳米器件及工艺
CN1959958B (zh) * 2005-10-31 2010-05-05 中芯国际集成电路制造(上海)有限公司 用于应变硅mos晶体管的多晶硅栅极掺杂方法和结构
CN1959957B (zh) * 2005-10-31 2010-05-05 中芯国际集成电路制造(上海)有限公司 使用应变硅用于晶体管的集成设计方法和结构
CN1959959B (zh) * 2005-10-31 2010-04-21 中芯国际集成电路制造(上海)有限公司 使用应变硅用于集成pmos和nmos晶体管的单掩模设计方法和结构
US7718500B2 (en) * 2005-12-16 2010-05-18 Chartered Semiconductor Manufacturing, Ltd Formation of raised source/drain structures in NFET with embedded SiGe in PFET
US7446026B2 (en) * 2006-02-08 2008-11-04 Freescale Semiconductor, Inc. Method of forming a CMOS device with stressor source/drain regions
US20080124874A1 (en) * 2006-11-03 2008-05-29 Samsung Electronics Co., Ltd. Methods of Forming Field Effect Transistors Having Silicon-Germanium Source and Drain Regions
US7800182B2 (en) * 2006-11-20 2010-09-21 Infineon Technologies Ag Semiconductor devices having pFET with SiGe gate electrode and embedded SiGe source/drain regions and methods of making the same
US7557000B2 (en) * 2006-11-20 2009-07-07 Semiconductor Manufacturing International (Shanghai) Corporation Etching method and structure using a hard mask for strained silicon MOS transistors
US7381623B1 (en) * 2007-01-17 2008-06-03 International Business Machines Corporation Pre-epitaxial disposable spacer integration scheme with very low temperature selective epitaxy for enhanced device performance
KR100855977B1 (ko) * 2007-02-12 2008-09-02 삼성전자주식회사 반도체 소자 및 그 제조방법
US8124473B2 (en) * 2007-04-12 2012-02-28 Advanced Micro Devices, Inc. Strain enhanced semiconductor devices and methods for their fabrication
US20080283926A1 (en) * 2007-05-18 2008-11-20 Texas Instruments Incorporated Method for integrating silicon germanium and carbon doped silicon within a strained cmos flow
US8574979B2 (en) * 2007-05-18 2013-11-05 Texas Instruments Incorporated Method for integrating silicon germanium and carbon doped silicon with source/drain regions in a strained CMOS process flow
US7622344B2 (en) * 2007-07-17 2009-11-24 United Microelectronics Corp. Method of manufacturing complementary metal oxide semiconductor transistors
KR20090032843A (ko) * 2007-09-28 2009-04-01 삼성전자주식회사 변형된 채널 에피층을 갖는 ｍｏｓ 트랜지스터, ｃｍｏｓ트랜지스터 및 상기 트랜지스터들의 제조방법들
US7838372B2 (en) * 2008-05-22 2010-11-23 Infineon Technologies Ag Methods of manufacturing semiconductor devices and structures thereof
US8222132B2 (en) * 2008-11-14 2012-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Fabricating high-K/metal gate devices in a gate last process

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101593701B (zh) * 2008-05-30 2011-05-04 中芯国际集成电路制造(北京)有限公司 应变nmos器件以及应变cmos器件的制造方法
US9349655B2 (en) 2008-08-29 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for mechanical stress enhancement in semiconductor devices
CN103377941A (zh) * 2012-04-28 2013-10-30 中芯国际集成电路制造(上海)有限公司 Pmos晶体管及形成方法
CN103730417A (zh) * 2012-10-10 2014-04-16 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN103730417B (zh) * 2012-10-10 2016-08-31 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN103730421A (zh) * 2012-10-16 2014-04-16 中芯国际集成电路制造(上海)有限公司 Cmos的形成方法
US9502530B2 (en) 2013-03-13 2016-11-22 United Microelectronics Corp. Method of manufacturing semiconductor devices
CN104183491A (zh) * 2013-05-21 2014-12-03 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN104392929A (zh) * 2014-11-26 2015-03-04 上海华力微电子有限公司 嵌入式碳化硅的制备方法
CN104409354A (zh) * 2014-11-26 2015-03-11 上海华力微电子有限公司 嵌入式碳化硅的制备方法
CN109346528A (zh) * 2018-09-27 2019-02-15 上海华力微电子有限公司 闪存结构及对应的编程、擦除和读取方法

Also Published As

Publication number Publication date
CN100442476C (zh) 2008-12-10
US9048300B2 (en) 2015-06-02
US20130109142A1 (en) 2013-05-02
US20120164803A1 (en) 2012-06-28
US20070072376A1 (en) 2007-03-29

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