CN1828831A - 半导体衬底的形成方法及形成的半导体衬底 - Google Patents

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Abstract

本发明提供了一种形成半导体衬底的方法，包括以下步骤：提供初始结构，具有包括第一取向材料的第一器件区域和包括第二取向材料的第二器件区域；在第一取向材料顶部形成第一浓度的晶格调整材料；在第二取向材料顶部形成第二浓度的晶格调整材料；混合第一浓度的晶格调整材料与第一取向材料以形成第一晶格尺寸表面，并混合第二浓度的晶格调整材料与第二取向材料以形成第二晶格尺寸表面；以及在第一晶格尺寸表面顶部形成第一应变半导体层，并在第二晶格尺寸表面顶部形成第二应变半导体层。

Description

半导体衬底的形成方法及形成的半导体衬底
技术领域
本发明涉及具有增强的电子和空穴迁移率的半导体材料，并且更具体地说，涉及包括具有增强的电子和空穴迁移率的含硅(Si)层的半导体材料。本发明还提供形成这种半导体材料的方法。
背景技术
三十多年以来，硅金属氧化物半导体场效应晶体管(MOSFET)的持续小型化促进了全球的半导体工业。十年来，在持续尺寸缩小上宣布了各种令人振奋的消息，但是不管有多少挑战，创新的历史验证了Moore’s定律。然而，现在不断的信号表明金属氧化物半导体场效应晶体管已经开始接近它们的常规尺寸缩小极限。对持续CMOS尺寸缩小的短期和长期挑战的简明总结可以在2002Update of the International Technology Roadmapfor Semiconductors(ITRS)的“重大挑战”部分中找到。对器件、材料、电路和系统的很全面的回顾可以在专为半导体技术的极限的特刊Proc.IEEE，Vol.89，No.3，March 2001中找到。
因为通过持续尺寸缩小提高MOSFET并因而互补金属氧化物半导体(CMOS)的性能变得日益困难，所以提高性能而不进行尺寸缩小的方法变得有必要。用于做此事的一种途径是增加载流子(电子和/或空穴)迁移率。这可以通过以下任一途径做到：(1)在Si晶格中引入合适的应变；(2)通过在取向不同于常规<100>Si的方向的Si表面上形成MOSFET；或者(3)(1)与(2)的结合。
对于途径(1)，应力或应变的施加改变了含-Si层的晶格尺寸。通过改变晶格尺寸，也改变了材料的能带间隙。所述改变在本征半导体中很轻微，导致电阻改变很小，但是当半导体材料被掺杂例如n-型，并部分电离时，能带很小的改变可以引起杂质能级和能带边缘之间的能量差的大的百分比改变。因而，材料的电阻随应力的变化很大。
提供半导体衬底的基于应变的改进的现有尝试利用了蚀刻停止衬里或镶嵌SiGe结构。对于基于应变的器件的改善，n-型沟道场效应晶体管(nFET)需要沟道上的张力，然而对于基于应变的器件的改善，p-型沟道场效应晶体管(pFET)需要沟道上的压力。
对于途径(2)，众所周知，电子在(100)Si表面取向上具有高迁移率，而空穴在(110)表面取向上具有高迁移率。即，在(100)Si上的空穴迁移率的值比在此结晶取向上对应的电子迁移率的值低约2x-4x。为补偿此差异，pFET典型地设计成具有较大的宽度，以平衡上拉电流和nFET的下拉电流，从而获得均匀的电流切换。不希望NFET具有较大宽度，因为会占用大量芯片面积。
另一方面，在Si的(110)晶面上的空穴迁移率比在Si的(100)晶面上的高约2x；从而，在具有(110)晶面的表面上形成的pFET比在具有(100)晶面的表面上形成的pFET表现出显著更高的驱动电流。不幸的是，在Si的(110)晶面上的电子迁移率比在Si的(100)晶面上的显著降低。
人们对具有多个结晶取向的应变衬底与绝缘体上硅(SOI)技术的集成很有兴趣。SOI衬底减小了集成电路中的寄生电容，减小了单独的电路负荷并减少了锁存的发生率，从而提高了电路和芯片的性能。
考虑到上述技术情形，具有对具有多个结晶取向和不同应力水平的绝缘体上应变Si/SiGe衬底的持续需求。
发明内容
本发明的一个目的是提供多结晶取向应变绝缘体上Si/SiGe(SGOI)衬底。
本发明的另一个目的是提供集成在(100)晶面上的应变硅nFET和在(110)晶面上的应变硅pFET的SGOI衬底。
在本发明中的这些和其它目的以及优势通过利用提供多结晶取向应变SGOI衬底的方法获得，该方法包括接合，掩蔽，蚀刻以及外延再生长工艺步骤。具体，本发明的方法包括以下步骤：
提供初始结构，具有位于绝缘材料上并被绝缘材料分离的第一器件区域和第二器件区域，所述第一器件区域包括第一取向材料，所述第二器件区域包括在第二取向材料顶部的绝缘层，其中所述第一取向材料和所述第二取向材料具有不同的结晶取向；
在所述第一取向材料顶部形成第一浓度的晶格调整材料；
在所述第一浓度的晶格调整材料顶部形成保护层；
除去在所述第二取向材料顶部的所述绝缘层；
在所述第二取向材料顶部形成所述第二浓度的晶格调整材料；
从所述第一浓度的晶格调整材料除去所述保护层；
混合所述第一浓度的晶格调整材料与所述第一取向材料以形成第一晶格尺寸表面，并混合所述第二浓度的晶格调整材料与所述第二取向材料以形成第二晶格尺寸表面；以及
在所述第一晶格尺寸表面顶部形成第一应变半导体层，并且在所述第二晶格尺寸表面顶部形成第二应变半导体层，所述第一应变半导体层具有与所述第二半导体层相同或不同的内部应力，所述第二应变半导体层具有与所述第一半导体层不同的结晶取向。
根据本发明，晶格调整材料可以包括SiGe。增加在晶格调整材料中的Ge浓度，增加了在随后形成的第一应变半导体层和第二应变半导体层中产生的应变。存在于第一器件区域和第二器件区域顶部的晶格调整材料中的Ge浓度可以使用沉积，光刻和蚀刻控制。
在第一器件区域中的第一取向材料顶部外延生长第一浓度的晶格调整材料。外延生长要求晶体含硅表面；因此，第一浓度的晶格调整材料不在第二器件区域中的绝缘层顶部生长。随后，在至少第一器件区域和第二器件区域顶部覆盖沉积保护层。随后，在位于第一器件区域中的第一浓度的晶格调整材料上的部分保护衬里的顶部形成保护掩膜。随后，从第二器件区域除去保护层和绝缘层以暴露第二取向材料。
一旦暴露第二取向材料，便在第二器件区域中的第二取向材料的顶部外延生长第二浓度的晶格调整材料，而保护层的剩余部分确保外延生长不会在第一器件区域中发生。其后，除去保护层的剩余部分。
在下一工艺步骤中，在氧化环境中热处理该结构，引起晶格调整材料和下面的第一取向材料以及第二取向材料之间的混合，以产生覆盖有氧化层的第一晶格尺寸表面和第二晶格尺寸表面。
在除去氧化层之后，在第一晶格尺寸表面顶部形成第一应变半导体层并在第二取向材料顶部形成第二应变半导体材料。可以独立地选择在第一和第二应变半导体层中的Ge浓度和结晶取向以为pFET或nFET器件提供优化的器件区域。
在本发明的另一个实施例中，提供了一种用于产生多个取向应变绝缘体上Si/SiGe(SGOI)衬底的方法，其中在该方法中利用的初始结构不包括如上公开的在第二器件区域中的第二取向材料顶部的绝缘层。概括地说，该发明方法包括以下步骤：
提供初始结构，具有位于绝缘材料上并被绝缘材料分离的第一器件区域和第二器件区域，所述第一器件区域包括第一取向材料，所述第二器件区域包括第二取向材料，其中所述第一取向材料和所述第二取向材料具有不同的结晶取向；
在所述第二取向材料顶部形成保护层；
在所述第一取向材料顶部形成第一浓度的晶格调整材料；
除去所述保护层以暴露所述第二取向材料；
在所述第一浓度的晶格调整材料顶部形成保护衬里；
在所述第二取向材料顶部形成所述第二浓度的晶格调整材料；
混合所述第一浓度的晶格调整材料与所述第一取向材料以形成第一晶格尺寸表面，并混合所述第二浓度的晶格调整材料与所述第二取向材料以形成第二晶格尺寸表面；以及
在所述第一晶格尺寸表面顶部形成第一应变半导体层，并在所述第二晶格尺寸表面顶部形成第二应变半导体层，所述第一应变半导体层具有与所述第二半导体层相同或不同的内部应力，所述第二应变半导体层具有所述不同于所述第一应变半导体层的结晶取向。
本发明的另一方面是通过上述方法形成的本发明的多取向应变绝缘体上Si/SiGe(SGOI)衬底。概括地说，本发明的结构包括：
衬底顶部的绝缘层；
绝缘层顶部的SOI层，该SOI层包括由绝缘材料分离的第一晶格尺寸材料和第二晶格尺寸材料，其中第一晶格尺寸材料具有不同于第二晶格尺寸材料的晶格常数；
在第一晶格尺寸顶部的第一应变半导体层，第一应变半导体材料具有第一结晶取向；以及
在第二晶格尺寸顶部的第二应变半导体层，第二应变半导体材料具有不同于第一结晶取向的第二结晶取向。
根据本发明，第一应变半导体层还包括至少一个pFET器件，并且第二应变半导体层还包括至少一个nFET器件，当第一结晶取向具有(110)晶面时，第二结晶取向具有(100)晶面，并且第一应变半导体层具有比第二应变半导体层更高的内部应力。在本发明的另一个实施例中，第一晶格尺寸材料的晶格常数可以与第二晶格尺寸材料的晶格常数相同。
附图说明
图1-10(通过截面图)示出了在本发明的一个实施例中使用的基本工艺步骤以形成具有多个结晶取向面的应变SGOI衬底。
图11-19(通过截面图)示出了在本发明的另一个实施例中使用的基本工艺步骤以形成具有多个结晶取向面的应变SGOI层的基本平面的SGOI衬底。
具体实施方式
本发明提供形成具有不同结晶表面的SGOI衬底的方法，现在通过参考下面的讨论和本申请的附图更加详细地进行描述。在附图中，类似的和对应的部分以类似的标号表示。
现在，参考图1-10描述本发明的第一实施例。此实施例提供包括由绝缘材料分离的器件区域的应变SGOI衬底，其中每个器件区域具有适合于特定类型的半导体器件的结晶取向和内部应力。例如，后面的方法可以提供具有适合于pFET器件的结晶取向和内部应力的第一器件区域和具有适合于nFET器件的结晶取向和内部应力的第二器件区域。
首先参考图1中示出的初始结构，其中提供了接合衬底即混合衬底10。如图所示，接合衬底10包括第一半导体层16，第一绝缘层14和第二半导体层12。接合衬底可以用常规的热接合方法形成。
第一半导体层16由包括如Si，SiC，SiGe，SiGeC，Ge合金，GaAs，InAs，InP及其它III/V或II/VI化合物半导体的任何半导体材料构成。第一半导体层16还可以包括预制SOI衬底的SOI层或层叠半导体如Si/SiGe。第一半导体层16具有第一结晶取向，优选具有(100)晶面。虽然优选(100)晶面，但是第一半导体层16可以可选地具有(111)晶面、(110)晶面或其它晶面的第一结晶取向。
第一半导体层16的厚度可以依赖于用以形成接合衬底10的初始起始晶片变化。然而，典型地，第一半导体层16具有从约5nm到约500nm的厚度，更优选具有从约5nm到约100nm的厚度。
位于第一半导体层16和第二半导体层12之间的第一绝缘层14具有依赖于用以产生接合衬底10的初始晶片变化的厚度。然而，典型地，第一绝缘层14具有从约10nm到约500nm的厚度，更优选具有从约20nm到约100nm的厚度。第一绝缘层14是氮化物、氧化物或其它类似的绝缘材料，优选如Si3N4的氮化物。
第二半导体层12可以由与第一半导体层16相同或不同的任何半导体材料构成。因此，第二半导体层12可以包括，例如Si，SiC，SiGe，SiGeC，Ge合金，GaAs，InAs，InP及其它III/V或II/VI化合物半导体。第二半导体层12还可以包括预制SOI衬底的SOI层或层叠半导体如Si/SiGe。第二半导体层12具有不同于第一结晶取向的第二结晶取向。因为第一半导体层16优选具有(100)晶面的表面，第二半导体层12优选具有(110)晶面或其它晶面的结晶取向。虽然第二半导体层12的第二结晶取向优选具有(110)晶面，但是第二半导体层12可以可选地具有(111)晶面，(100)晶面或其它晶面。
在第一工艺步骤中，在第一半导体层16的预定部分上形成蚀刻掩膜，以便保护接合衬底10的一部分而留下接合衬底10的另一部分未保护。蚀刻掩膜可以包括光致抗蚀剂或是单层或多层介质硬掩膜。接合衬底10的未保护部分限定结构的第一器件区域24，而接合衬底10的保护部分限定第二器件区域22。在提供蚀刻掩膜后，使该结构经过一个或多个蚀刻步骤以便暴露第二半导体层12的表面。具体，本发明在此处使用一个或多个蚀刻步骤除去第一半导体层16和绝缘层14的未保护部分，在第二半导体层12上停止。本发明在此处使用的一个或多个蚀刻步骤可以包括干蚀刻工艺，例如反应离子蚀刻，离子束蚀刻，等离子体蚀刻或激光蚀刻。随后除去蚀刻掩膜。
接着，在第二器件区域22中的第一半导体层16和第一绝缘层14的剩余部分的顶部和暴露侧壁上形成绝缘材料25，如图2中所示。绝缘材料25通过沉积和蚀刻形成并且可以由例如氧化物的任何绝缘体构成。
参考图3，随后在第一器件区域24内，在第二半导体层12的暴露表面上外延生长半导体材料26，根据本发明，半导体材料26具有的结晶取向与第二半导体层12的结晶取向相同。优选，再生长半导体材料26的结晶取向具有(110)晶面。虽然优选(110)晶向，再生长半导体材料26可以可选地具有(111)或(100)晶面。
半导体材料26可以包括如Si、应变Si、SiGe、SiC、SiGeC或其组合的能够利用选择性外延生长方法形成的任何含硅半导体。在一些优选实施例中，半导体材料26由Si构成。在本发明中，半导体材料26可以称为再生长半导体材料26。
在下一工艺步骤中，使用如化学机械抛光(CMP)或研磨的平面化工艺，平面化再生长半导体材料26的上表面以与第一半导体层16的上表面基本平面，如图3中所示。
参考图4，在下一工艺步骤中，通过向第一半导体层12中注入氢离子或其它类似离子在第一半导体层12中形成损伤界面28。氢离子可以通过使用从约1×1016atoms/cm2到约2×1017atoms/cm2的剂量的常规离子注入来注入。氢原子使用从约50keV到约150keV的注入能量注入。
在损伤界面28的形成之后，在图3中示出的结构的上表面上形成包括绝缘层的平面接合层33。利用常规的沉积和平面化方法形成平面接合层33。具体，利用如化学气相沉积的常规沉积工艺形成绝缘层。随后利用如CMP的常规平面化方法平面化绝缘层以产生平面接合层33。
仍参考图4，随后将晶片30接合到平面接合层33。通过以下步骤获得接合：使晶片30与平面接合层33的表面紧密接触；可选地向接触的晶片30和平面接合层33施加外力；并随后在能够接合的条件下加热两个接触表面。加热步骤可以在存在或没有外力下执行。在接合期间，随后将第二半导体层12从第二半导体层12中的损伤界面28处分离，其中除去位于损伤界面28下面的第二半导体层12的一部分，并保留位于损伤界面28上面的第二半导体层12的一部分。
随后对第二半导体层12的剩余部分进行如化学机械抛光(CMP)或研磨的平面化步骤。平面化步骤除去第二半导体层12的剩余部分，在第一绝缘层14上停止并暴露再生长半导体材料26的表面38。图5示出了通过上述平面化步骤形成的最终结构。
参考图6，在下一工艺步骤中，利用选择性外延生长方法在第一器件区域24中的再生长半导体材料26的暴露表面38顶部生长第一SiGe层34。因为通过选择性外延生长形成的SiGe需要含Si表面，所以第一SiGe层34仅在再生长半导体材料26的暴露表面38上生长。因此，因为第二器件区域22的暴露表面是第一绝缘层14，第一SiGe层34不会在第二器件区域22中生长。
优选，生长的第一SiGe层34具有的第一Ge浓度范围从约20原子数％到约40原子数％，其中选择Ge的浓度以在随后形成的第一应变半导体层中为pFET器件产生合适的应力。可选地，生长的SiGe层34具有的第一Ge浓度范围从约5原子数％到约30原子数％，其中选择Ge的浓度以在随后形成的第一应变半导体层中为pFET器件产生合适的应变。可选地，Ge的浓度范围可以从约0原子数％到约100原子数％。第一SiGe层34还可以称为第一浓度的晶格调整材料。
仍参考图6，随后在第一器件区域24，包括第一SiGe层34以及第二器件区域22的顶部形成保护层35。保护层35包括绝缘材料，优选如Si3N4的氮化物。保护层35可以用沉积方法形成，所述方法包括但并不限于：化学气相沉积(CVD)，低压化学气相沉积(LPCVD)，等离子体增强化学气相沉积(PECVD)或快速热化学气相沉积(RTCVD)。保护层35具有的厚度范围从约10nm到约20nm。
在保护层35形成之后，在至少第一SiGe层34上形成光致抗蚀剂阻挡掩膜36。可以通过常规的沉积和光刻形成光致抗蚀剂阻挡掩膜36。例如光致抗蚀剂层可以覆盖沉积到包括第一和第二器件区域24，22的整个结构的表面顶部。随后利用常规光刻构图光致抗蚀剂层。具体，通过将光致抗蚀剂层暴露于辐射图形并随后利用常规抗蚀剂显影液将图形显影在光致抗蚀剂中，来构图光致抗蚀剂层。光致抗蚀剂层的构图一旦完成，第二器件区域22就会暴露，而光致抗蚀剂阻挡掩膜36保护第一器件区域24。
在光致抗蚀剂阻挡掩膜36形成之后，从第二器件区域22除去保护层35和绝缘层14以暴露第一半导体层16。优选，通过如反应离子蚀刻的方向性蚀刻工艺从第二器件区域22除去保护层35和绝缘层14，所述工艺具有高选择性以除去绝缘层14和保护层35而基本没有蚀刻绝缘材料25，光致抗蚀剂阻挡掩膜36，以及第一半导体层16。
参考图7，在下一工艺步骤中，利用选择性外延生长工艺在第二器件区域22中的第一半导体层16的顶部生长第二SiGe层37。因为外延生长SiGe需要含硅表面，所以第二SiGe层37仅在第一半导体层16的表面上生长。因此，因为保护层35设置在第一器件区域24的顶部，第二SiGe层37不会在第一器件区域24中生长。
优选，生长的第二SiGe层37具有的第二Ge浓度范围从约5％到约30％，其中选择Ge的浓度以在随后形成的第二应变半导体层中为nFET器件产生合适的应力。可选地，生长的第二SiGe层37具有的第二Ge浓度范围从约20％到约40％，其中选择Ge的浓度以在随后形成的第二应变半导体层中为pFET器件产生合适的应力。在一个优选实施例中，在第二SiGe层37中的第二Ge浓度不同于在第一SiGe层34中的第一Ge浓度。可选地，第二Ge浓度可以与第一Ge浓度相同。第二SiGe层37还可以称为第二浓度的晶格调整材料。
随后利用如化学机械抛光的常规平面化方法平面化该结构，在保护衬里35上停止。随后通过高选择性蚀刻除去保护衬里35，以除去保护衬里35而基本上没有蚀刻第一SiGe层34，第二SiGe层37或绝缘材料25，图7中示出了产生的结构。
参考图8，随后在氧化气氛中退火该结构以在第一器件区域24的表面上形成第一热氧化物39并在第二器件区域22的表面上形成第二热氧化物40。此退火工艺可以在氧化气氛中在从约1000℃到约2000℃的温度范围内实施，时间范围从约1小时到约2小时。优选第一热氧化物39和第二热氧化物40包括SiO2并具有从约30nm到约100nm的厚度。
在第一器件区域24和第二器件区域22的热氧化期间，第一SiGe层34与再生长半导体材料26混合以形成第一晶格尺寸SiGe层41，并且第二SiGe层37与第一半导体层16混合以形成第二晶格尺寸SiGe层42。更具体，在第一器件区域24顶部形成的第一热氧化物39驱使Ge从第一SiGe层34进入再生长半导体材料26，并且第二热氧化物40驱使Ge从第二SiGe层37进入第一半导体层16。
第一晶格尺寸SiGe层41优选具有在第一晶格尺寸SiGe层41顶部随后形成的第一应变半导体层中为nFET器件改进产生合适应变的晶格尺寸。第二晶格尺寸SiGe层42具有在随后形成的第二应变半导体层中为pFET器件的性能优化产生合适应变的晶格尺寸，其中随后形成的第二应变半导体层在第二晶格尺寸SiGe层42的顶部外延生长。在优选实施例中，第一晶格尺寸SiGe层41具有不同于第二晶格尺寸SiGe层42的晶格尺寸(还称为晶格常数)。可选地，第一晶格尺寸SiGe层41可以具有与第二晶格尺寸SiGe层42相同的晶格尺寸。在第一晶格尺寸SiGe层41中保持了再生长半导体材料26和外延生长第一SiGe层34的结晶取向。在第二晶格尺寸SiGe层42中保持了第一半导体层16和外延生长第二SiGe层37的结晶取向。
随后利用高选择性蚀刻工艺除去第一热氧化物39和第二热氧化物40以暴露第一晶格尺寸SiGe层41和第二晶格尺寸SiGe层42。优选，高选择性蚀刻工艺是如反应离子蚀刻的定时方向性蚀刻工艺，具有高选择性用于蚀刻第一热氧化物39和第二热氧化物40，基本上没有蚀刻第一晶格尺寸SiGe层41和第二晶格尺寸SiGe层42。
在一个实施例中，在除去第一热氧化物39和第二热氧化物40之前，可以在结构顶部沉积氧化层并通过如化学机械抛光(CMP)的常规平面化方法平面化。在此实施例中，氧化层也通过暴露第一晶格尺寸SiGe层41和第二晶格尺寸SiGe层42的蚀刻工艺除去。
参考图10，在下一工艺步骤中，在第一晶格尺寸SiGe层41顶部外延生长第一应变半导体层43，并且在第二晶格尺寸SiGe层42顶部外延生长第二应变半导体层44。第一和第二应变半导体层43，44包括外延形成的Si。
第一和第二应变半导体层43，44包括内部拉伸应力。由生长如第一和第二半导体层43，44的材料层产生内部拉伸应力，这些半导体层具有不同于在其上生长如第一和第二晶格尺寸SiGe层41，42的材料层的表面的晶格尺寸。因为材料层的晶格尺寸发生应变以与在其上生长材料层的表面的晶格尺寸匹配，所以产生了内部拉伸应力。
通过增加Ge在第一和第二晶格尺寸SiGe层41，42中的Ge含量增加在第一和第二应变半导体层43，44内产生的内部应力。硅的晶格尺寸约为5.43，而Ge的晶格结构属于约5.65。因此，增加第一晶格尺寸SiGe层41或第二晶格尺寸SiGe层42中的Ge浓度增加了在未应变Si和第一或第二晶格尺寸SiGe层41，42之间的晶格失配，从而增加了在外延生长Si43，44中的内部应力。将应变引入器件沟道对pFET和nFET器件都可以引起器件的改善，其中为了器件的最优化pFET器件需要更高的应变水平。
只要生长第一或第二应变半导体层43，44不超过它的临界厚度，便保持在第一或第二应变半导体层43，44中产生的应变。一旦第一或第二应变半导体层43，44超过了它的临界厚度，就会因为位错产生发生驰豫。驰豫减小在沉积层中产生的内部应变。“临界厚度”是该层不驰豫的最大厚度。第一应变半导体层43的厚度范围可以从约5nm到约20nm。第二应变半导体层44的厚度范围可以从约5nm到约20nm。
在一个优选实施例中，第一晶格尺寸SiGe层41的结晶取向是(110)。虽然优选(110)晶面，第一晶格尺寸SiGe层41可以可选地具有(111)或(100)晶面。因为第一晶格尺寸SiGe层41优选在(110)晶面表面中，所以第二晶格尺寸SiGe层42的结晶取向优选在(100)晶面中。第二晶格尺寸SiGe层42可以可选地具有(111)晶面，(110)晶面或其它晶面。
仍参考图10，最终结构包括SGOI衬底，该衬底包括具有第一结晶取向的第一应变半导体层43的第一器件区域24和具有第二结晶取向的第二应变半导体层44的第二器件区域22，第一结晶取向不同于第二结晶取向。在第一应变半导体层43中的内部应变可以相同或不同于在第二应变半导体层44中的内部应变。
优选，第一应变半导体层43具有用于最优化nFET器件的结晶取向和内部拉伸应力。具体，第一结晶取向优选在(110)晶面内并且内部拉伸应力产生对pFET器件性能有益的位错。第二器件区域22的第二应变半导体层44优选具有用于最优化nFET器件的结晶取向和内部应力。具体，第二结晶取向优选在(100)晶面中以提高电子迁移率以及，内部应力避免形成降低nFET器件性能的位错。
仍参考图10，随后可以使用常规的MOSFET工艺步骤进一步处理SGOI衬底50以在第一器件区域24中形成至少一个pFET器件52并在第二器件区域22中形成至少一个nFET器件53。
现在参考图11-19描述本发明的另一个实施例。在图1-10中描述的上述实施例中，第一应变半导体层43可以与第二应变半导体层44垂直偏移从约50到约200的垂直尺寸。在图11-19中描述的本发明的实施例提供基本平面的应变SGOI衬底，该衬底包括由绝缘材料分离的器件区域，其中每个器件区域具有用于最优化特定类型的半导体器件的结晶取向和内部应力。与在图1-10中描述的上述实施例类似，本发明的方法的此实施例能提供用于最优化pFET器件的第一器件区域和用于最优化nFET器件的第二器件区域，或可选地，第一器件区域用于最优化nFET器件而第二器件区域用于最优化pFET器件。
首先参考图11中示出的初始结构。初始结构包括接合衬底10，类似于以前实施例的图1示出的衬底，包括第一半导体层16，第一绝缘层14，第二半导体层12，还包括第一平面化停止层18。位于第一绝缘层14和第一半导体层16之间的第一平面化停止层18，具有从约5nm到约20nm的厚度，优选具有约10nm的厚度。平面化停止层18是氮化物或氧氮化物材料，优选Si3N4。
与第一实施例类似，第一半导体层16具有第一结晶取向，优选具有(100)晶面，第二半导体层12具有第二结晶取向，优选具有(110)晶面。第一半导体层16可以可选地具有(111)晶面、(110)晶面或其它晶面，第二半导体层12可以可选地具有(111)晶面、(100)晶面或其它晶面。在此实施例中，第一绝缘层14优选如SiO2的氧化物。
仍参考图11，随后在第一半导体层16顶部形成介质叠层5。介质叠层5包括至少第二绝缘层6和第二平面化停止层7，并且可以使用技术上已公知的沉积方法形成。第二绝缘层6可以包括氧化物，氮化物，氧氮化物或其它绝缘材料，优选SiO2，并且可以使用如化学气相沉积的沉积方法形成。第二绝缘层6可以具有从约10nm到约500nm的厚度，优选具有从约20nm到约100nm的厚度。
第二平面化停止层7是氮化物或氧氮化物材料，优选Si3N4，并且可以使用如化学气相沉积的常规沉积方法形成。第二平面化停止层7具有从约5nm到约20nm的厚度，优选具有约100nm的厚度。
在介质叠层5形成之后，在第二绝缘层6的预定部分利用常规的光致抗蚀剂沉积和光刻方法形成蚀刻掩膜，以便保护介质叠层5和下面的接合衬底10的一部分，而剩余介质叠层5和接合衬底10的另一部分未保护。接合衬底10的未保护部分限定结构的第一器件区域，而接合衬底10的保护部分限定结构的第二器件区域。在提供蚀刻掩膜后，该结构被施以一步或多步蚀刻步骤，以暴露第二半导体层12的表面。随后利用常规的抗蚀剂剥离方法除去蚀刻掩膜20。在除去蚀刻掩膜之后，利用具有高选择性的蚀刻方法除去第二绝缘层6的剩余部分以除去第二绝缘层6而基本上没有蚀刻第二平面化停止层7。
参考图12，随后在第二器件区域22中，在第二平面化停止层7、第一半导体层16、第二平面化停止层18和第一绝缘层14的剩余部分的暴露侧壁顶部和上面形成绝缘材料25。绝缘材料25类似于如图2中所示的前述实施例的绝缘材料25。
在下一步中，随后在第一器件区域24中，在第二半导体层12的暴露表面上外延生长半导体材料26。根据本发明，半导体材料26具有的结晶取向与第二半导体层12的结晶取向相同。外延生长半导体材料26类似于在图3中示出并在上面描述过的前述实施例的再生长半导体材料26。在本实施例中，半导体材料26可以称作再生长半导体材料26，其中再生长半导体材料26优选包括具有(110)晶面的结晶取向。
仍参考图12，随后进行如化学机械抛光(CMP)或研磨的平面化步骤以使再生长半导体材料26的上表面与第二平面化停止层7的上表面基本平面。随后在半导体材料26的顶部形成第一氧化层27，以便第一器件区域24具有与第二平面化停止层7基本共面的表面。通过Si的热氧化方法(硅的局部氧化(LOCOS))形成第一氧化层27，并且可以具有从约10nm到约15nm的厚度。类似于在前述实施例中形成并在图4中示出的损伤界面28，在第二半导体层12中形成损伤界面。
在下一步中，处理图12中示出的包括第二平面化停止层7和第一氧化层27的结构的上表面，以为晶片接合提供平面表面。在接合前，可以利用高选择性蚀刻方法除去第一平面化停止层7而基本上没有蚀刻第一半导体层16、绝缘材料25和第一热氧化层27。
参考图13，在下一步中，利用沉积和平面化在第一半导体层16、第一热氧化层27和绝缘材料25的暴露表面顶部形成平面接合层33。随后通过常规的热接合将晶片30接合到平面接合层33。在前述本实施例中详细描述了平面接合层33的形成并将平面接合层接合到晶片30，如参考图4所示。随后从损伤界面28分离第二半导体层12，其中保留第二半导体层12的剩余部分32，如图13中所示。
随后使单取向层12的剩余部分32经历如化学机械抛光(CMP)或研磨的平面化步骤。平面化步骤除去单取向层12的剩余部分32、第一绝缘层14、绝缘材料25的一部分和再生长半导体材料26的一部分。平面化步骤在第一平面化停止层18结束。
参考图14，在下一步中，在再生长半导体材料26的暴露表面38’顶部形成第二热氧化层34，以便在第一器件区域24中的再生长半导体材料26具有与在第二器件区域22中的第一半导体层6基本共面的表面。在Si的热氧化工艺期间形成第二热氧化层34。第二热氧化从再生长半导体材料26的暴露表面38’消耗Si，因此使在第一器件区域24中的再生长半导体材料26的上表面38’与在第二器件区域22中的第一半导体层16的上表面37水平。只要再生长半导体材料26的上表面38’与第一半导体层16的上表面37基本共面，第二热氧化层34可以具有从约10nm到约15nm的厚度。优选，第二热氧化层34是SiO2。
参考图15，在下一步中，利用选择性蚀刻方法除去第二热氧化层34和第一平面化停止层18，其中所得结构包括基本平面的SOI衬底51，包括具有第一结晶取向的第一器件区域24和具有第二结晶取向的第二器件区域22，第一结晶取向不同于第二结晶取向。通过绝缘材料25分离第一器件区域24和第二器件区域22。优选第一取向是(110)晶面，第二取向是(100)晶面。
参考图16，随后利用沉积、光刻和蚀刻在第一器件区域24顶部形成保护层35。保护层35包括绝缘材料，优选如Si3N4的氮化物材料。保护层35具有从约10nm到约20nm的厚度。
仍参考图16，在下一步中，在第二器件区域22中在第一半导体层16的顶部生长第二SiGe层37。利用类似于前述实施例中形成第二SiGe层34的选择性外延生长方法生长第二SiGe层37，如参考图7所述。优选生长具有选择的第二Ge浓度的第二SiGe层37，以便为在随后形成的第二应变半导体层中的nFET器件产生合适的应力。可选地，选择Ge的浓度以便为在随后形成的第二应变半导体层中的pFET器件产生合适的应力。
参考图17，然后通过高选择性蚀刻除去保护层35，所述蚀刻除去保护层35而基本上没有蚀刻第二SiGe层37、第一SiGe层26或绝缘材料25。然后利用本领域的技术人员公知的沉积、光刻和蚀刻工艺在包括第二SiGe层37的第二器件区域22顶部形成保护衬里58。保护衬里58包括绝缘材料，优选如Si3N4的氮化物材料，并具有从约10nm到约20nm的厚度。
在下一步中，使用选择性外延生长方法在第一器件区域24中在再生长半导体材料26的暴露表面的顶部生长第一SiGe层34。利用类似于在前述实施例中形成第一SiGe层34的选择性外延生长方法生长第一SiGe层34，如参考图7所述。优选生长第一SiGe层34具有选择的Ge浓度，以为在随后形成的第一应变半导体层43中的pFET器件产生合适的应力。可选地，选择Ge浓度，以为在随后形成的第一应变半导体层43中的nFET器件产生合适的应力。
现在参考图18，然后退火所述结构，以混合第一SiGe层34与再生长半导体材料26以形成第一晶格尺寸SiGe层41，并且混合第二SiGe层37与第一半导体层16以形成第二晶格尺寸SiGe层42。该退火工艺类似于前述实施例的退火工艺，如参考图8和9所述。重申，氧化气氛产生第一器件区域24顶部的第一热氧化物39以及第二器件区域22顶部的第二热氧化物40，其中热氧化物39，40的形成驱使Ge从第一SiGe层34和第二SiGe层37进入再生长半导体层26和第一半导体层16。随后利用高选择性蚀刻方法除去第一热氧化物39和第二热氧化物40以暴露第一晶格尺寸SiGe层41和第二晶格尺寸SiGe层42，如图18中所示。由于此高温退火(即1000℃-1300℃)，驰豫了第一晶格尺寸SiGe层41和第二晶格尺寸SiGe层42。
第一晶格尺寸SiGe层41优选具有为改善在随后形成的第一应变半导体层中的pFET器件提供合适应变的晶格尺寸。第二晶格尺寸SiGe层42具有为最优化在随后形成的第二应变半导体层中的pFET器件性能提供合适应变的晶格尺寸。第一晶格尺寸材料可以是具有Ge的浓度范围从约0.05％到0.4％的SiGe，并且第二晶格尺寸材料可以是具有Ge的浓度范围从约0.1％到约0.5％的SiGe。
在第一晶格尺寸SiGe层41中保留再生长半导体材料26和外延生长第一SiGe层34的结晶取向。在第二晶格尺寸SiGe层42中保留第一半导体层16和外延生长第二SiGe层37的结晶取向。
参考图19，在下一步中，在第一晶格尺寸SiGe层41顶部外延生长第一应变半导体层43，并且在第二晶格尺寸SiGe层42顶部外延生长第二应变半导体层44。第一或第二应变半导体层43，44包括外延形成的Si。
类似于前述实施例，第一或第二应变半导体层43，44包括内部拉伸应力，该应力来自于在第一和第二晶格尺寸SiGe层41，42的较大晶格尺寸顶部形成的第一或第二应变半导体层43，44的外延生长Si的较小晶格尺寸之间的晶格失配。
优选地，在未应变半导体层43和第一晶格尺寸SiGe层41之间的晶格失配提高pFET器件的性能，在未应变半导体层44和第二晶格尺寸SiGe层42之间的晶格失配不降低nFET器件的性能。只要第一或第二应变半导体层43，44的厚度不超过它的临界厚度，就保留在第一或第二应变半导体层43，44中产生的应变。
在一优选实施例中，第一晶格尺寸SiGe层41的结晶取向是(110)。虽然优选(110)晶面，但是第一晶格尺寸SiGe层41可以可选地具有(111)或(100)晶面。因为第一晶格尺寸SiGe层41优选在(110)晶面，第二晶格尺寸SiGe层42的结晶取向优选在(100)晶面内。虽然优选(100)晶面，但是第二晶格尺寸SiGe层42可以可选地具有(111)或(110)晶面。
仍参考图19，最终结构包括基本平面的SOI衬底，包括具有第一结晶取向的第一应变半导体层43的第一器件区域24和具有第二结晶取向的第二应变半导体层44的第二器件区域22，第一结晶取向不同于第二结晶取向。优选地，第一应变半导体层43具有用于最优化pFET器件的结晶取向和内部拉伸应力。第二器件区域22的第二应变半导体层44优选具有用于最优化nFET器件的结晶取向和内部应力。随后利用常规的MOSFET方法步骤进一步处理基本平面的衬底51以在第一器件区域24中形成至少一个pFET器件52和第二器件区域22中形成至少一个nFET器件53。
虽然本发明关于其优选实施例进行了具体示出和描述，但是对本领域的技术人员来说应该明白，只要不脱离本发明的精神和范围，可以在形式和细节上进行上述和其它改变。因此，旨在本发明不限于描述和示出的具体形式和细节，而是落入所附权利要求的范围内。

Claims (24)

1.一种形成半导体衬底的方法，包括以下步骤：
提供初始结构，具有位于绝缘材料上并被绝缘材料分离的第一器件区域和第二器件区域，所述第一器件区域包括第一取向材料，所述第二器件区域包括在第二取向材料顶部的绝缘层；其中所述第一取向材料和所述第二取向材料具有不同的结晶取向；
在所述第一取向材料顶部形成第一浓度的晶格调整材料；
除去所述绝缘层；
在所述第二取向材料顶部形成第二浓度的晶格调整材料；
混合所述第一浓度的晶格调整材料与所述第一取向材料以形成第一晶格尺寸表面，以及混合所述第二浓度的晶格调整材料与所述第二取向材料以形成第二晶格尺寸表面；以及
在所述第一晶格尺寸表面顶部形成第一应变半导体层，并在所述第二晶格尺寸表面顶部形成第二应变半导体层，其中所述第一应变半导体层和所述第二应变半导体层具有所述不同的结晶取向。
2.根据权利要求1的方法，其中所述第一应变半导体层具有(110)结晶取向，并且所述第二应变半导体层具有(100)结晶取向。
3.根据权利要求2的方法，其中所述第一浓度的晶格调整材料包括Ge浓度的原子数％从约0％到约100％的SiGe，并且所述第二浓度的晶格调整材料包括Ge浓度的原子数％从约0％到约100％的SiGe。
4.根据权利要求3的方法，其中所述第一浓度的晶格调整材料不同于所述第二浓度的晶格调整材料，并且所述第一应变半导体层具有与所述第二应变半导体层不同的内部应力。
5.根据权利要求3的方法，其中所述第一浓度的晶格调整材料与所述第二浓度的晶格调整材料相同，并且所述第一应变半导体层具有与所述第二应变半导体层相同的内部应力。
6.根据权利要求1的方法，其中提供所述初始结构的步骤包括以下步骤：
提供接合衬底，包括被所述绝缘层分离的所述第二取向材料的上层和所述第一取向材料的下层；
保护所述接合衬底的一部分而留下所述接合衬底的另一部分未保护；
蚀刻所述接合衬底的所述未保护部分以暴露所述第一取向材料的所述下层的表面；其中所述第二取向材料的所述上层的剩余部分和所述绝缘层限定所述第二器件区域；
在所述第二器件区域周围形成绝缘材料；
在所述第一取向材料的所述下层的暴露表面上再生长所述第一取向材料以形成所述第一器件区域；
平面化所述第一器件区域的所述第一取向材料的表面，与所述第二取向材料的所述上层的所述剩余部分基本平面；
在所述第一取向材料的所述下层中形成损伤界面；
将晶片接合到与所述第二器件区域的所述第二取向层基本平面的所述第一器件的所述第一取向材料的所述表面；
在所述损伤界面处分离所述第一取向材料的所述下层，其中保留所述第一取向材料的所述下层的损伤表面；以及
平面化所述损伤表面直至接触所述第二器件区域的所述绝缘层。
7.根据权利要求1的方法，其中所述在所述第一取向材料顶部形成所述第一浓度的晶格调整材料的步骤包括在所述第一取向材料顶部外延生长SiGe。
8.根据权利要求7的方法，其中所述在所述第二取向材料顶部形成所述第二浓度的晶格调整材料的步骤包括以下步骤：
在所述第一浓度的晶格调整材料顶部和所述第一取向材料顶部形成保护层；
在所述第一取向材料顶部的所述第一浓度的晶格调整材料顶部形成覆盖所述保护层的光致抗蚀剂掩膜，而留下所述保护层的剩余部分未保护；
除去所述保护层的所述剩余部分和所述绝缘层以暴露所述第二取向材料；以及
在所述第二取向材料顶部外延生长SiGe。
9.根据权利要求1的方法，其中所述混合所述第一浓度的晶格调整材料与所述第一取向材料以形成所述第一晶格尺寸表面以及混合所述第二浓度的晶格调整材料与所述第二取向材料以形成所述第二晶格尺寸表面的步骤还包括以下步骤：
在氧化环境中加热所述第一浓度的晶格调整材料，所述第一取向材料，所述第二浓度的晶格调整材料和所述第二取向材料，以在所述第一晶格尺寸表面和所述第二晶格尺寸表面顶部形成氧化层；
在所述氧化层和所述氧化材料顶部形成平面化层；以及
蚀刻所述平面化层和所述氧化层以暴露所述第一晶格尺寸表面和所述第二晶格尺寸表面。
10.一种形成半导体衬底的方法，包括以下步骤：
提供基本平面的结构，具有位于绝缘材料上并被绝缘材料分离的第一器件区域和第二器件区域，所述第一器件区域包括第一取向材料，所述第二器件区域包括第二取向材料，其中所述第一取向材料和所述第二取向材料具有不同的结晶取向；
在所述第二取向材料顶部形成保护层；
在所述第一取向材料顶部形成第一浓度的晶格调整材料；
除去所述保护层以暴露所述第二取向材料；
在所述第一浓度的晶格调整材料顶部形成保护衬里；
在所述第二取向材料顶部形成所述第二浓度的晶格调整材料；
混合所述第一浓度的晶格调整材料与第一取向材料以形成第一晶格尺寸表面，并混合所述第二浓度的晶格调整材料与第二取向材料以形成第二晶格尺寸表面；以及
在所述第一晶格尺寸表面顶部形成第一应变半导体层，并在所述第二晶格尺寸表面顶部形成第二应变半导体层，所述第一应变半导体层具有不同于所述第二应变半导体层的内部应力，所述第二应变半导体层具有所述不同于所述第一半导体层的结晶取向。
11.根据权利要求10的方法，其中所述第一应变半导体层具有110晶面，并且所述第二应变半导体层具有100晶面。
12.根据权利要求11的方法，其中所述第一浓度的晶格调整材料包括Ge浓度的原子数％从约20％到约40％的SiGe，并且所述第二浓度的晶格调整材料包括Ge浓度的原子数％从约5％到约30％的SiGe。
13.根据权利要求10的方法，其中提供所述基本平面的结构的步骤包括以下步骤：
提供接合衬底，包括在平面化停止层顶部的第二取向材料的上层，所述平面化停止层在绝缘层顶部，其中所述绝缘层在第一取向材料的下层顶部；
保护所述接合衬底的一部分而留下所述接合衬底的另一部分未保护；
蚀刻所述接合衬底的所述未保护部分以暴露所述第一取向材料的所述下层的表面；其中所述第二取向材料的所述上层的剩余部分，所述平面化停止层和所述绝缘层限定所述第二器件区域；
在所述第二器件区域周围形成绝缘材料；
在所述第一取向材料的所述下层的暴露表面上再生长所述第一取向材料以形成所述第一器件区域；
平面化所述第一器件区域的所述第一取向材料的表面，与所述第二器件区域的所述第二取向材料的所述上层的所述剩余部分基本平面；
在所述第一取向材料的所述下层中形成损伤界面；
将晶片接合到与所述第二器件区域的所述第二取向层基本平面的所述第一器件的所述第一取向材料的所述表面；
在所述损伤界面处分离所述第一取向材料的所述下层，其中保留所述第一取向材料的所述下层的损伤表面；
平面化所述损伤表面直至接触所述第二器件区域的所述平面化停止层并暴露所述第一器件区域的表面；
氧化所述第一器件区域的所述表面直至所述第一器件区域氧化层的氧化表面与所述平面化停止层基本共面；以及
除去所述氧化表面和所述平面化停止层以暴露与所述第二器件区域的所述第二取向材料的表面基本平面的所述第一器件区域的所述第一取向材料的表面。
14.根据权利要求10的方法，其中所述在所述第一取向材料顶部形成所述第一浓度的晶格调整材料的步骤包括在所述第一取向材料顶部外延生长SiGe。
15.根据权利要求10的方法，其中所述在所述第二取向材料顶部形成所述第二浓度的晶格调整材料的步骤包括以下步骤：
在所述第一浓度的晶格调整材料顶部和所述第一取向材料顶部形成保护层；
在所述第一取向材料顶部的所述第一浓度的晶格调整材料顶部形成覆盖所述保护层的光致抗蚀剂掩膜，而留下所述保护层的剩余部分未保护；
除去所述保护层的所述剩余部分；以及
在所述第二取向材料顶部外延生长SiGe。
16.根据权利要求10的方法，其中所述混合所述第一浓度的晶格调整材料与所述第一取向材料以形成所述第一晶格尺寸表面并混合所述第二浓度的晶格调整材料与所述第二取向材料以形成所述第二晶格尺寸表面的步骤还包括以下步骤：
在氧化环境中加热所述第一浓度的晶格调整材料，所述第一取向材料，所述第二浓度的晶格调整材料和所述第二取向材料以在所述第一晶格尺寸表面和所述第二晶格尺寸表面顶部形成氧化层；
在所述氧化层和所述氧化材料顶部形成平面化层；以及
蚀刻所述平面化层和所述氧化层以暴露所述第一晶格尺寸表面和所述第二晶格尺寸表面。
17.一种衬底，包括：
绝缘层；
在所述绝缘层顶部的SOI层，所述SOI层包括被绝缘材料分离的第一晶格尺寸材料和第二晶格尺寸材料；
在所述第一晶格尺寸材料顶部的第一应变半导体层，所述第一应变半导体材料具有第一结晶取向；以及
在所述第二晶格尺寸材料顶部的第二应变半导体层，所述第二应变半导体材料具有不同于所述第一结晶取向的第二结晶取向。
18.根据权利要求17的半导体衬底，其中所述第一结晶取向在(110)晶面内，并且所述第二结晶取向在(100)晶面内。
19.根据权利要求17的半导体衬底，其中所述第一晶格尺寸材料具有不同于所述第二晶格尺寸材料的晶格常数。
20.根据权利要求19的半导体衬底，其中所述第一晶格尺寸材料是Ge分数范围从约0.05％到约0.4％的SiGe，并且所述第二晶格尺寸材料是Ge分数范围从0.1％到约0.5％的SiGe。
21.根据权利要求17的半导体衬底，其中所述第一晶格尺寸材料具有与所述第二晶格尺寸材料相同的晶格尺寸。
22.根据权利要求18的半导体衬底，其中至少一个pFET器件位于所述第一应变半导体层上，并且至少一个nFET器件位于所述第二应变半导体层上。
23.一种集成电路，包括：
SOI衬底，包括pFET半导体材料和nFET半导体材料，所述pFET半导体材料具有pFET优化内部应力和pFET结晶取向，所述nFET半导体材料具有nFET优化内部应力和nFET结晶取向，其中所述pFET半导体材料和所述nFET半导体由绝缘材料分离；
至少一个nFET器件，位于所述nFET半导体材料上；以及
至少一个pFET器件，位于所述pFET半导体材料上。
24.根据权利要求23的集成电路，其中所述pFET结晶取向在(110)晶面内，并且所述nFET结晶取向在(100)晶面内。
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