CN1728362A - 一种形成集成半导体结构的方法 - Google Patents

一种形成集成半导体结构的方法 Download PDF

Info

Publication number
CN1728362A
CN1728362A CN200510077326.5A CN200510077326A CN1728362A CN 1728362 A CN1728362 A CN 1728362A CN 200510077326 A CN200510077326 A CN 200510077326A CN 1728362 A CN1728362 A CN 1728362A
Authority
CN
China
Prior art keywords
semiconductor
layer
base
orientation
annealing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200510077326.5A
Other languages
English (en)
Other versions
CN100370601C (zh
Inventor
凯文·K·陈
乔尔·P·德索扎
亚历山大·雷兹奈斯克
德维德拉·K·萨达纳
凯瑟琳·L·塞格尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN1728362A publication Critical patent/CN1728362A/zh
Application granted granted Critical
Publication of CN100370601C publication Critical patent/CN100370601C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D87/00—Integrated devices comprising both bulk components and either SOI or SOS components on the same substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
    • H10P90/19—Preparing inhomogeneous wafers
    • H10P90/1904—Preparing vertically inhomogeneous wafers
    • H10P90/1906—Preparing SOI wafers
    • H10P90/1908—Preparing SOI wafers using silicon implanted buried insulating layers, e.g. oxide layers [SIMOX]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/061—Manufacture or treatment using SOI processes together with lateral isolation, e.g. combinations of SOI and shallow trench isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/181—Semiconductor-on-insulator [SOI] isolation regions, e.g. buried oxide regions of SOI wafers

Landscapes

  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明提供一种方法用于形成具有不同晶向的平面混合取向绝缘体上半导体(SOI)衬底，使得可以将器件制作在提供最佳性能的晶向上。该方法包括以下步骤：选择衬底，该衬底具有通过薄绝缘层与具有第二晶体取向的顶半导体层隔离的具有第一晶体取向的基础半导体层；用具有第一晶体取向的外延生长的半导体代替所选区域中的顶半导体层；然后使用离子注入和退火方法以(i)在外延生长的半导体材料内形成掩埋绝缘区域，以及(ii)加厚位于顶半导体层下方的绝缘层，由此形成其中两个不同晶体取向的半导体材料具有基本上相同的厚度并且都布置在普通掩埋绝缘体层上的混合取向衬底。

Description

一种形成集成半导体结构的方法
相关申请的交叉引用
本申请涉及2003年6月17日提交的、名称为“High-performanceCOMS SOI device on hybrid crystal-oriented substrates”的共同未决共同转让的美国专利申请No.10/250,241，涉及2003年8月5日提交的、名称为“Self-aligned SOI with different crystal orientation using waferbonding and SIMOX processes”的共同未决共同转让的美国专利申请No.10/634,446，还涉及2003年12月2日提交的、名称为“Planarsubstrate with selected semiconductor crystal orientations formed bylocalized amorphization and recrystallization of stacked template layers”的共同未决共同转让的美国专利申请No.10/725,850。上述三个申请每一个的全部内容均通过参考引入本申请。
尾号为241的申请描述用于制作平面混合取向衬底的外延生长方法，该衬底包括布置在体硅上的一个或多个第一单晶半导体的区域，所述第一半导体具有第一取向；和布置在掩埋氧化物(BOX)层上的一个或多个第二单晶半导体的区域，所述第二半导体具有与第一取向不同的第二取向。
尾号为446的申请在尾号为241的申请的方法的基础上扩展，提供附加的步骤，用于通过经由掩模中的开口应用的SIMOX(注氧隔离)处理，在一个或多个第二半导体区域下方选择性地形成BOX层。
尾号为850的申请描述一种非晶化/模板重结晶(ATR)方法，用于制作平面混合取向衬底，该衬底包括一个或多个具有第一取向的第一单晶半导体的区域，以及一个或多个具有第二取向的第二单晶半导体的区域，其中第一和第二半导体区域都布置在BOX层上，该BOX层由对两个半导体区域应用SIMOX处理而产生。
类似于尾号为446的申请，本申请在尾号为241的申请的方法的基础上扩展，提供SIMOX处理以在第二半导体区域下方形成掩埋绝缘层。然而，本申请中的SIMOX处理应用于第一半导体区域和第二半导体区域两者，两个半导体区域布置在至少部分地由SIMOX产生的掩埋绝缘层上。
技术领域
本发明涉及用于数字或模拟应用的高性能金属氧化物半导体场效应晶体管(MOSFET)，并且更具体地涉及利用了来自衬底表面取向的载流子迁移率增加的MOSFET。
背景技术
在目前的半导体技术中，诸如nFET(即n沟道MOSFET)或pFET(即p沟道MOSFET)的互补金属氧化物半导体(CMOS)器件通常制作在诸如硅(Si)的具有单一晶向的半导体晶片上。特别地，大多数现在的半导体器件形成(built)在具有(100)晶向的Si上。
已知电子对于(100)Si表面取向具有高的迁移率，而已知空穴对于(110)表面取向具有高的迁移率。也就是说，在(100)Si上的空穴迁移率值比对于该晶体取向的相应的电子迁移率大致低2倍-4倍。为了补偿这个差异，通常设计pFET具有较大的宽度，以便对于nFET的下拉电流平衡上拉电流，并得到一致的电路切换。具有较大的宽度的pFET是不合需要的，因为它们占用了大量的芯片面积。
另一方面，(110)Si上的空穴迁移率比(100)Si上的高2倍；因此，形成在(110)表面上的pFET将呈现比形成在(100)表面上的pFET高得多的驱动电流。遗憾的是(110)Si表面上的电子迁移率与(100)Si表面上的相比大大地降低。
从以上可以推出，(110)Si表面对于pFET器件是最佳的，因为其具有出色的空穴迁移率，然而这种晶向完全不适合nFET器件。代替地，由于(100)Si表面的晶向适合于电子迁移率，所以(100)Si表面对于nFET是最佳的。
鉴于以上所述，需要提供形成在具有不同晶向的衬底上的集成半导体器件，其中不同的晶向给特定的器件提供最佳的性能。还需要提供形成这种集成半导体器件的方法，在该方法中将nFET和pFET两者都形成在具有不同晶体取向的绝缘体上覆硅(SOI)衬底上，其中其上形成器件的半导体层基本上共面并且具有基本上相同的厚度。
现有技术遇到了图1-3中所示的问题。具体地，图1A-1F示出了在美国专利申请No.10/250,241中描述的外延生长方法的现有技术的步骤，该方法用于制作平面混合取向衬底，该衬底包括一个或多个布置在体硅上的第一单晶半导体的区域，所述第一半导体具有第一取向；和一个或多个布置在BOX层上的第二单晶半导体的区域，所述第二半导体具有不同于第一取向的第二取向。
图1A示出了原始绝缘半导体(SOI)衬底10，包括具有第一取向的基础半导体衬底层20；介电或掩埋氧化层30；具有不同于第一取向的第二取向的SOI层40；以及最佳表面介电掩模/钝化层50。原始S0I衬底10的层20，30和40通常通过将两个不同的半导体晶片键合到一起来形成。只要基础半导体衬底的上表面部分包括单晶半导体的顶层，基础半导体衬底层20就可选择地由半导体层和绝缘层的任意组合来代替。
图1B示出了在层50，40和30中形成一个或多个开口60以露出基础半导体衬底20的表面之后的图1A的结构。如图1C所示，侧壁间隔层(sidewall spacer)70可以形成在开口60的露出的侧壁上。接着，具有与基础半导体衬底20相同晶向的半导体材料80外延生长在层20的露出表面上的开口60中，并且之后可以使用可选的平面化步骤以形成图1D的结构。图1E示出了在附加的去除掩模/钝化层50的平面化步骤之后的图1D的结构，以及图1F示出了在可选的形成浅槽隔离区域90之后的图1E的结构。
上面描述的并且在图1A-1F中说明的方法的缺陷在于该处理仅留下布置在BOX上的半导体取向之一。图2A-2F示出了美国专利申请No.10/634,446中描述的附加的掩模和SIMOX(注氧隔离)步骤，该步骤可以应用于图1D，1E或1F的结构以在一个或多个外延生长半导体80的区域中选择性地形成BOX层。图2A示出了在形成具有掩模开口110的构图掩模100以后的图1D的结构。图2B示出了注入氧离子120的图2A的结构，该注入用于在由掩模开口110露出的半导体层80的中形成富氧硅层130和破坏的单晶半导体区域140。图2C示出了在含氧环境中高温退火之后的图2B的结构，该退火将富氧硅层130转化为掩埋氧化层150，并且将破坏的半导体区域140转化为器件质量(device-quality)半导体层140′。在高温退火步骤期间也形成了表面氧化层170。图2D示出了去除掩模层50和100、去除表面氧化层170并且部分地去除侧壁间隔层70之后的图2C的结构。图2E示出了可选的形成浅槽隔离区域190之后的图2D的结构。
上面所述的并且在图2A-2E中说明的方法的缺陷在于需要附加的掩模层来保护半导体层40不被SIMOX注入和退火。这种掩模层的使用通常需要附加的掩模层沉积、光刻对准以及构图步骤。
图3A-3D概示了美国专利申请No.10/725,850中描述的可选择非晶化/模板重结晶(ATR)方法，该方法用于制作平面混合取向衬底，该衬底具有一个或多个具有第一取向的第一单晶半导体的区域以及一个或多个具有第二取向的第二单晶半导体的区域，其中第一和第二半导体区域两者都布置在通过将SIMOX处理应用于两个半导体区域而生成的BOX层上。图3A表示键合的衬底200，该衬底包括具有第一晶体取向的半导体衬底210和具有第二取向的半导体层220，该衬底210和该半导体层220在键合界面215处接合。衬底200的选定区域由诸如离子注入的工艺来进行非晶化，以制作包括非晶化区域230和未非晶化区域220′的图3B的结构。然后用诸如退火的工艺，使非晶化区域230重结晶，以形成具有半导体衬底210的取向的结晶半导体240，如图3C所示。(沟槽或浅槽隔离区域，未示出，通常形成在半导体层220的非晶化区域和未非晶化的区域(分别为230和220′)之间的边界处，以防止侧面板结(lateraltemplating)。)在不同取向的半导体区域220′和240下方，通过将SIMOX处理应用于两个半导体区域来形成掩埋氧化区域250，如图3D所示。
虽然图3A-3D中说明的ATR方法很有吸引力，但是(i)它不如外延再生长方法成熟，并且(ii)它在键合界面215处对氧化物和杂质敏感。
鉴于现有技术方法的以上缺陷，需要提供一种能够生成具有不同晶体取向的半导体层的半导体衬底材料的方法，该半导体层基本上共面并且有基本上相同的厚度，还都位于诸如BOX层的掩埋绝缘层的顶上。
发明内容
本发明的一个目的在于提供一种制造集成半导体器件的方法，以便在绝缘体上覆硅(SOI)衬底的提高各个器件的性能的特定晶向上形成不同类型的CMOS器件。
本发明的另一目的在于提供一种制造集成半导体器件的方法，以便使pFET位于(110)晶面上，而nFET位于同一SOI衬底的(100)晶面上。
本发明的再一个目的在于提供一种使用简易处理步骤使SOI技术与CMOS技术结合的方法。
本发明的又一个目的在于提供一种形成集成半导体结构的方法，在该结构中两个CMOS器件，即pFET和nFET，都是SOI类。
本发明的又一个目的在于提供一种形成混合取向SOI衬底的方法，该衬底具有不同取向的半导体层，该半导体层基本上共面并且具有基本上相同的厚度。
通过以下步骤在本发明中实现了这些及其他的目的和优点，步骤包括：利用键合和外延生长方法来形成平面混合衬底，该衬底包括直接布置在第一掩埋绝缘层上的一个晶体取向的键合的半导体区域和不直接布置在第一掩埋绝缘层上的不同晶体取向的外延生长的半导体区域，并且然后对键合的和外延生长的半导体区域两者都施以SIMOX类的处理(包括一个或多个氧或氮离子注入步骤以及一个或多个退火步骤)以(i)在外延生长的半导体材料中形成第二掩埋绝缘区域以及(ii)加厚位于键合的半导体层下方的第一掩埋绝缘层。在去除由SIMOX退火步骤和可选的修补(touch-up)平面化步骤产生的任何表面氧化物之后，留下键合的半导体和外延生长的半导体作为SOI区域，该SOI区域基本上是共面的并且具有基本上相同的厚度。
然后根据哪个表面取向对于该器件是最佳的，可以在键合的半导体层或外延生长的半导体材料上形成至少一个nFET和至少一个pFET。由于两个CMOS器件，即nFET和pFET，都位于布置在掩埋绝缘体上的SOI层，因而都是SOI类器件。
特别地，本发明提供一种形成集成半导体结构的方法，包括以下步骤：
提供衬底，该衬底包括具有第一晶体取向的基础半导体衬底层，该基础半导体衬底层通过第一绝缘层与第二晶体取向的顶半导体层隔离，所述第一晶体取向不同于所述第二晶体取向；
在衬底中形成至少一个开口以露出基础半导体衬底层的表面；
用外延生长的半导体材料在基础半导体衬底层的所述露出表面上填充所述至少一个开口，所述外延生长的半导体材料具有与第一晶体取向相同的晶体取向；以及
注入并退火以(i)在外延生长的半导体材料中形成第二绝缘层，以及(ii)加厚位于顶半导体层下方的所述第一绝缘层。
在注入和退火步骤之后，可选的平面化和/或表面处理可以用于提供这样的结构，即其中所剩下的具有第一晶体取向的外延生长的半导体材料，与所剩下的顶半导体层基本上是共面的并且具有基本上相同的厚度。
上述基础半导体衬底层可以布置半导体层和绝缘层的任何组合上，该绝缘层例如包括辅助掩埋绝缘体层。在这种情况下，当把辅助掩埋绝缘体层向上延伸(i)进入外延生长的半导体，以及(ii)达到位于顶半导体层下方的第一绝缘层时，分别更明确地描述了以下步骤：(i)在外延生长的半导体材料内形成第二绝缘层，以及(ii)加厚位于顶半导体层下方的所述第一绝缘层。
本发明还包括上述方法的变型，其中省略隔离基础半导体衬底层和顶半导体层的第一绝缘层，使基础半导体层和顶半导体层在半导体到半导体界面处直接接触。在这个变形中，进行离子注入和退火工艺，以便使得到的第二绝缘层的顶置于半导体到半导体界面的水平面处或在该水平面之上。
附图说明
图1A-1F以截面图说明形成平面混合取向衬底的现有技术方法的步骤，该衬底中一些半导体区域在BOX层上，而其他半导体区域不在BOX层上。
图2A-2E以截面图说明图1A-1F中所示的方法的现有技术扩展，以制作其中半导体取向都在BOX层上的平面混合取向衬底。
图3A-3D以截面图说明用以制作其中两个半导体取向都在BOX层上的平面混合取向衬底的现有技术的非晶化/模板重结晶(ATR)方法的步骤。
图4A-4H以截面图说明在本发明中可采用的可能的原始衬底。
图5A-5E以截面图说明从块体衬底上的基础半导体层开始，制作平面混合取向衬底的本方法的发明步骤。
图6A-6D以截面图说明从掩埋绝缘层衬底上的基础半导体层开始，制作平面混合取向衬底的本发明方法的步骤。
图7A-7C以截面图说明进行离子注入和退火处理的退火步骤的一种方法。
图8A-8D以截面图说明进行离子注入和退火处理的退火步骤的一种备选方法。
图9以截面图说明如何利用本发明的衬底结构来制作集成半导体结构，该结构包含形成在不同晶体取向的共面表面上但具有基本上相同的SOI厚度的nFET和pFET。
具体实施方式
现在将通过参照本申请的附图来更详细地描述提供双SIMOXHOT(混合取向技术)衬底的本发明。在附图中，相同以及相应的元素由相同的参考标号表示。注意本申请中提供附图意在说明并因而不是按比例画的。
图4A-4H示出了本发明中可以采用的可能的原始衬底的截面图。图4A-4H的原始衬底都是平面混合取向衬底，其包括具有第一取向的基础半导体衬底层20，和一个或多个具有不同于第一取向的第二取向的顶半导体层或顶半导体区域300。该一个或多个顶半导体区域300通常通过键合形成，该键合利用了先前通过参考引入这里的尾号为‘241的申请中所述的过程。该一个或多个顶半导体区域300可以布置在第一绝缘层330上(如图4A-4D和4H所示)，或者它们可以直接布置在基础半导体衬底20上(如图4F和4G所示)，以形成界面331。第一绝缘层330可以包括氧化物或氮化物，并且它通常具有从约2nm到约200nm的厚度。
该基础半导体衬底层20可以布置在半导体层和绝缘层的任何组合上。在图4A-4D和4G-4H的结构中，该基础半导体衬底层20包括块体(bulk)半导体衬底晶片。在图4E和4F的结构中，基础半导体衬底层20布置在位于衬底335上的辅助掩埋绝缘层325上。辅助掩埋绝缘层325包括氧化物或氮化物，并且其通常具有约50nm到约500nm的厚度。衬底335包括以下提到的半导体材料中的一种。
该基础半导体衬底层20由包括例如Si，SiC，SiGe，SiGeC，Ge，GaAs，InAs，InP及其他III/V或II/VI族化合物半导体的任何类型的半导体材料组成。基础半导体衬底20还可以包括这些半导体材料的组合。基础半导体衬底层20可以是应变的，无应变的或者可以使用应变层和无应变层的组合。该基础半导体衬底层20，其特征还在于具有可以是例如(110)，(111)或(100)的第一晶体取向。
该一个或多个顶半导体层300包括上述半导体材料中的一种。因此，在本发明中，一个或多个顶半导体层300可以包括与基础半导体衬底层20相同的半导体材料，或者可以包括与基础半导体衬底层20不同的半导体材料。如上所述，一个或多个顶半导体层300具有与基础半导体衬底层20的第一晶体取向不同的第二晶体取向。
一个或多个外延生长的半导体区域310直接布置在基础半导体衬底层20上，并且通过(优选为绝缘的，即氧化物，氮化物，氧氮化物及其包括多层的组合)侧壁间隔层320与一个或多个顶半导体层300分开。外延生长的半导体区域310由上述半导体材料之一组成(其可以是与基础半导体衬底层20相同或不同的半导体材料)，并且具有与基础半导体衬底层20相同的晶体取向。图4A-4H中的参考标号311标注的线用来指示在基础半导体衬底层20与外延生长的半导体区域310之间的不可见界面的位置。
如果掩膜层350足够薄以致于基本上不妨碍随后的SIMOX(注氧隔离)步骤，则图4A-4G的衬底也可以包括残留掩膜层350(对于图4A结构的情况如图4H所示)。如果存在掩膜层350，则其由诸如氧化物或氮化物的绝缘材料组成。该掩膜层350的厚度通常为约20nm到约50nm。
图4A-4D的结构在第一绝缘层330(注意第一绝缘层和随后形成的第二绝缘层都可以称为掩埋绝缘体区域)的厚度上和侧壁间隔层320的深度上有所不同。图4A和图4B的结构具有薄的第一绝缘层330，其厚度通常在1到20nm之间，且更通常地在2到10nm之间；图4C和图4D的结构具有较厚的第一绝缘层330，其厚度通常在20到1000nm之间，且更通常地在50到200nm之间。在图4A和图4C的结构中，侧壁间隔层320延伸到第一绝缘层330的底部，而在图4B和图4D的结构中侧壁间隔层320经过第一绝缘层330进入基础半导体衬底层20。
此外要注意图4A-4G的结构等可以通过已知技术中的方法和材料制造，例如通过结合图1A-1F所述的方法以及先前引入的美国专利申请No.10/250,241和10/634,446中所述的方法和材料。
图5A-5E和图6A-6D概示了如何将SIMOX类的处理(包括一个或多个氧或氮离子注入步骤和一个或多个退火步骤)应用于图4A-4H所示的结构。具体地，对图4A和4E中所示的结构的具体情况(其中存在第一绝缘层330并且其很薄)加以说明。图5A-5E是对于没有辅助掩埋绝缘体325的原始结构的情况进行说明，而图6A-6D是对于具有辅助掩埋绝缘体325的原始结构的，情况进行说明。
特别地，图5A-5E概示了如何将SIMOX类的处理应用于一个或多个顶半导体区域300和外延生长的半导体区域310两者，以(i)在外延生长的半导体区域310内形成第二掩埋绝缘层以及(ii)加厚位于顶半导体层300下方的第一掩埋绝缘层330(或其他介电层)。
图5A示出了对具有图4A的结构的原始衬底的该处理的第一个步骤。将诸如氧或氮的离子380注入到图5A的结构中以制作图5B中所示的结构，该结构中在一个或多个顶半导体层300和外延生长的半导体区域310的顶表面之下具有掩埋的注入区域400，这里将区域300和区域310分别指示为破坏的键合的半导体区域300′和破坏的外延生长的半导体区域310′。掩埋的注入区域400包含高浓度的注入物质(implanted species)，该物质能够在随后的高温退火步骤期间形成第二掩埋绝缘层410。选取注入区域400的深度和广度(extent)，使得要随后从注入区域400形成的第二掩埋绝缘层410具有所需的与第一掩埋绝缘层330的深度对准，该第一掩埋绝缘层330的位置指示为370。在图5C的结构中，第二掩埋绝缘层410中心围绕第一掩埋绝缘层330的位置370，在图5D的结构中，第二掩埋绝缘层410中心在位置370之上，而在图5E所示的结构中，第二掩埋绝缘层410中心在位置370之下。
图6A-6D概示了如何将SIMOX类的处理应用于一个或多个顶半导体区域300和外延生长的半导体区域310两者，以向上延伸辅助掩埋绝缘体325(i)进入外延生长的半导体310以及(ii)达到位于半导体基础衬底层20下方的第一绝缘层330。图6A示出了对具有图4E的结构的原始衬底的该处理的第一个步骤。将诸如氧或氮的离子380注入到图6A的结构中，以制作例如图6B中所示的具有掩埋的注入区域400的结构。该掩埋的注入区域400位于一个或多个顶半导体区域300和外延生长的半导体区域310的顶表面之下，这里将区域300和区域310分别指示为破坏的键合的半导体区域300′和破坏的外延生长的半导体区域310′，并且该掩埋的注入区域400延伸进入辅助掩埋绝缘体325。在本实施例中，注入区域400包含高浓度的注入物质，该物质能够在随后的高温退火步骤期间形成第二掩埋绝缘层410。选取注入区域400的深度和宽度，以使要随后从注入区域400形成的第二掩埋绝缘层410具有所需的与第一掩埋绝缘层330的深度对准，该第一掩埋绝缘层330的位置指示为370。第二掩埋绝缘层410可以如图6C所示延伸到第一绝缘层330的位置370之上，但是优选地终止在位置370，例如图6D所示。
虽然图5A-5E和图6A-6D说明了将SIMOX处理应用于具有薄的第一掩埋绝缘层330的结构，但是注意现有技术也应用于其中第一绝缘层330较厚的结构以及没有第一绝缘层330的结构。在没有第一绝缘层330的情况下，进行离子注入和退火工艺，以便使得到的第二绝缘层的顶置于半导体到半导体界面的水平面处或在该水平面之上。然而，当原始结构存在有至少某一掩埋绝缘体(330或325)时，利用SIMOX处理形成掩埋绝缘体往往比较容易。
用于生成掩埋的注入层400的离子注入可以包括各种公知的离子注入条件(例如参见G.K.Celler and S.Cristoloveanu，J.Appl.Phys.934955(2003))，例如包括以下高剂量和低剂量的离子注入条件：
高剂量注入：
这里使用的术语“高剂量”指示约4E17cm-2或更高的O+离子剂量，更优选具有约4E17cm-2到约2E18cm-2的离子剂量。除了使用高剂量之外，该注入通常在离子注入设备中以约10keV到约1000keV的能量进行。更通常地使用约60keV到约250keV的注入能量。
该注入也可以称为基础离子注入，在从约200℃到约800℃的温度下，在从约0.05μA cm-2到约50μA cm-2的束流密度下进行。更优选地，该基础离子注入可以在从约200℃到约600℃的温度下，在从约5μA cm-2到约20μA cm-2的束流密度下进行。
如果需要，在基础注入步骤之后可以接着进行使用剂量从约1E14cm-2到约1E16cm-2，更优选为从约1E15cm-2到约4E15cm-2的第二O+离子注入。该第二注入以从约40keV或更高的能量，更优选为从约120keV到约450keV的能量进行。
该第二注入在从约4K到约200℃的温度下，以从约0.05μA cm-2到约10μA cm-2的束流密度执行。更优选地，第二注入可以在从约25℃到约100℃的温度下，以从约0.5μA cm-2到约5.0μA cm-2的束流密度执行。
当采用第二注入时，该第二注入在由基础离子注入步骤造成的破坏区之下形成非晶化区域。在随后的退火期间，该非晶化区域和该破坏的区域转化为上述第二掩埋绝缘区域。
低剂量注入：
这里用于本发明该实施例的术语“低剂量”指示约4E17cm-2或更低的离子剂量，更优选地为从约1E17cm-2到约3.9E17cm-2的离子剂量。该低剂量注入在从约40keV到约500keV的能量下进行，更优选地注入能量为从约60keV到约250keV。
该低剂量注入也可以称为基础离子注入，在从约100℃到约800℃的温度下进行。更优选地，该基础离子注入可以在从约200℃到约650℃的温度下进行。用于低剂量注入的束流密度在从约0.05μAcm-2到约50μA cm-2。
如果需要，在基础低剂量注入步骤之后可以接着进行使用上述条件的第二O+注入。
此外要强调的是以上的离子注入类型是示例性的并且不以任何方式限制本发明的范围。相反，本发明考虑所有常规的离子注入条件，退火条件，以及对于在更常规的衬底中的SIMOX处理有用的离子注入和退火序列(sequence)的组合。
离子注入之后，包括注入区域400的图5B和6B的结构，经受高温退火工艺，该工艺能够将注入区域400转化成第二掩埋绝缘层410。如上所述，生成第二掩埋绝缘层410，优选地具有所需的相对于第一掩埋绝缘层330的深度对准。该退火工艺还将破坏的半导体区域300′和破坏的外延生长的半导体区域310′转化成器件质量半导体区域300″和310″。
具体地，本发明的退火步骤在从约700℃到约1400℃的温度下执行，更优选地为从约1100℃到约1300℃的温度。而且，本发明的退火步骤在氧化环境中进行。在退火步骤期间使用的氧化环境包括至少诸如O2，NO，N2O，臭氧，空气的含氧气体以及其他类似的含氧气体的一种。该含氧气体可以互相混合(例如O2和NO的混合物)，或者该气体可以由诸如He，Ar，N2，Xe，Kr或Ne的惰性气体稀释。
退火步骤可以进行可变的时间段，通常在约1小时到100小时的范围，更优选地为约2小时到约24小时的时间段。退火步骤可以在单一指定温度下进行，或者以使用各种升降温速率(ramp rate)和热炼时间(soak time)的各种升降温和热炼周期进行。
因为退火是在氧化环境下执行的，所以如果不存在阻挡层，则希望氧化半导体材料300′和310′的上部分，如图7A-7C所示。具体地，图7A示出了退火前通常的注入结构，而图7B示出了形成表面氧化层430之后的图7A的结构。对于Si半导体的情况，表面氧化层430的厚度近似为所消耗的硅的厚度的两倍。
现在参照图7B，表面氧化层430连同掩模层350(如果存在)和至少一部分侧壁间隔层320一起，相对于半导体材料被选择性地去除。由于该步骤提供图7C中所示的平面结构，所以该步骤可以称为平面化工艺。相对于半导体材料选择性地去除氧化物的湿法化学刻蚀溶液的一个例子是缓冲HF溶液。因为间隔层320通常位于绝缘区域(而不是有源器件区域)，所以间隔层320的凹陷或去除是可以接受的。在沟槽绝缘区域的形成期间可以代替或修复破坏的间隔层320′。
图8A-8D说明执行离子注入和退火工艺所需的退火步骤的备选方法，该方法使用阻挡层来防止或减少半导体表面氧化。图8A示出了退火前通常的注入结构。图8B示出了在沉积层420的沉积后的图8A的结构。该沉积层420可以包括单一材料或层叠材料，但是优选为热稳定的，对于下方的半导体区域是非反应的，并且在退火后容易选择性去除的材料。用于层420的优选材料包括SiO2，SiNx，以SiNx作为底(刻蚀停止)层的SiNx/SiO2双分子层，以及具有Si的覆盖层的这些层的任何一个，该Si的覆盖层足够薄以致于在退火期间完全转化成SiO2。优选阻挡层厚度在30nm到300nm的范围内，并且更优选在50nm到100nm的范围内。
在高温退火和可选的平面化步骤之后，然后根据哪个表面取向对该器件是最佳的，可以在键合的半导体区域300″或外延生长的半导体区域310″上形成至少一个nFET和至少一个pFET。图9示出了在侧壁间隔层320已经并入浅槽隔离区域520中之后，最佳地安排在图7C或图8D的衬底结构上的nFET 550和pFET 560。
利用本领域技术人员公知的标准CMOS工艺步骤，形成一个或多个nFET 550和pFET 560。如美国专利申请No.10/634,446中所述，每个FET包括栅极电介质、栅极导体、位于栅极导体顶上的可选的硬掩模、位于至少栅极导体的侧壁上的间隔层、和扩散区域。pFET通常形成在具有(110)或(111)取向的半导体材料的上方，而nFET通常形成在具有(100)或(111)取向的半导体表面的上方。
应注意虽然第二掩埋绝缘层410示为具有均匀的厚度，但是它在不同的半导体区域下方可以具有不同的厚度。例如，第二掩埋绝缘层410可以在“全部-SIMOX”区域(其中SIMOX生成的掩埋绝缘体生成在外延生长的半导体区域310中)具有一个厚度，而在“部分-SIMOX”区域(其中SIMOX生成的掩埋绝缘体增加最初存在的第一掩埋绝缘层330)具有另一个厚度。第二掩埋绝缘层410的厚度可以受多个因素影响，包括(i)原始掩埋绝缘层330的厚度，和(ii)其中(或其间)形成有SIMOX掩埋绝缘体，即，第二掩埋绝缘层410的半导体取向(因为化学反应、半导体/氧化物界面稳定性以及扩散速率都与取向密切相关)。
由于通常在110-取向的Si中比在100-取向的Si中更难生成SIMOX掩埋氧化层，所以对于具有110和100取向的Si半导体的情况，实现图7C或图8D的均匀厚度的掩埋绝缘体结构的优选做法是，利用110取向的Si作为键合的半导体层300，以及100取向的Si作为衬底20和外延生长的半导体层310。利用该方法，全部-SIMOX掩埋氧化物将形成在100Si中，而部分-SIMOX掩埋绝缘体将形成在Si(110)/Si(100)界面处或该界面的周围。优选地，第一掩埋绝缘层330具有的厚度选择为能补偿预期的与取向相关的掩埋绝缘体的SIMOX生成部分的厚度差，由此允许第二掩埋绝缘层410具有基本上均匀的厚度。
可选择地，对于其中SIMOX生成的掩埋绝缘体层的厚度对于半导体取向相对不敏感的情况(例如对于某种SIMOX条件和/或半导体材料的类型)，优选第一掩埋绝缘层330的厚度尽可能薄。
虽然本发明已经关于其优选实施例作了具体的表示和说明，但是本领域技术人员会理解在不脱离本发明的精神和范围下，可以做出形式和细节上的前述和其他改变。因此本发明可以不限于所描述和说明的具体形式和细节而是落入所附权利要求的范围内。

Claims (37)

1.一种形成集成半导体结构的方法，包括以下步骤：
提供衬底，该衬底包括具有第一晶体取向的基础半导体衬底层，该基础半导体衬底层通过第一绝缘层与第二晶体取向的顶半导体层隔离，所述第一晶体取向不同于所述第二晶体取向；
在所述衬底中形成至少一个开口，以露出所述基础半导体衬底层的表面；
用外延生长的半导体材料在所述基础半导体衬底层的所述露出表面上填充所述至少一个开口，所述外延生长的半导体材料具有与所述第一晶体取向相同的晶体取向；以及
注入并退火，以(i)在所述外延生长的半导体材料中形成第二绝缘层，以及(ii)加厚位于所述顶半导体层下方的所述第一绝缘层。
2.如权利要求1所述的方法，其中所述基础半导体衬底层布置在块体半导体衬底上。
3.如权利要求1所述的方法，其中所述基础半导体衬底层布置在辅助掩埋绝缘体层上，并且利用所述注入和退火来向上延伸所述辅助掩埋绝缘体以(i)进入所述外延生长的半导体材料，以及(ii)至少达到位于所述顶半导体层下方的所述第一绝缘层。
4.如权利要求1所述的方法，其中省略隔离所述基础半导体衬底层和所述顶半导体层的所述第一绝缘层，使所述基础半导体和顶半导体在半导体到半导体界面处直接接触，并且利用所述注入和退火以制作其顶表面在所述半导体到半导体界面处或在该界面之上的掩埋绝缘体。
5.如权利要求1所述的方法，其中所述基础半导体衬底层布置在辅助掩埋绝缘体层上，省略隔离所述基础半导体衬底层和所述顶半导体层的所述第一绝缘层，使所述基础半导体和顶半导体在半导体到半导体界面上直接接触，并且利用所述注入和退火来向上延伸所述辅助掩埋绝缘体以(i)进入所述外延生长的半导体材料，以及(ii)至少达到所述半导体到半导体界面。
6.如权利要求1所述的方法，还包括使所述注入和退火的半导体材料平面化的步骤，以提供这样的结构，即其中具有所述第一晶体取向的所述外延生长的半导体材料，与所述顶半导体层基本上是共面的并且具有基本上相同的厚度。
7.如权利要求1所述的方法，其中所述注入包括注入氧离子或氮离子。
8.如权利要求1所述的方法，其中所述注入包括第一或基础离子注入步骤。
9.如权利要求8所述的方法，还包括在所述第一或基础离子注入步骤之后的第二离子注入步骤。
10.如权利要求1所述的方法，其中在氧化环境中在从约700℃到约1400℃的温度下执行所述退火。
11.如权利要求10所述的方法，其中所述氧化环境包括含氧气体，可选择地该含氧气体可以用惰性气体稀释。
12.如权利要求1所述的方法，其中所述注入和退火还包括以下步骤：在所述注入之后，在所述外延生长的半导体材料和所述顶半导体层上方沉积阻挡层，以及在所述退火之后，去除所述阻挡层。
13.如权利要求12所述的方法，其中所述阻挡层包括从由SiO2，SiNX和硅构成的组中选出的一层或多层材料。
14.如权利要求12所述的方法，其中所述阻挡层的厚度在30nm到300nm的范围内。
15.如权利要求6所述的方法，其中所述平面化包括至少一个刻蚀步骤，选择性地去除所述退火期间形成的氧化物。
16.如权利要求1所述的方法，还包括在所述顶半导体层和所述外延生长的半导体层上形成至少一个pFET和至少一个nFET。
17.如权利要求16所述的方法，其中所述至少一个pFET位于(110)晶面上，而所述至少一个nFET位于(100)晶面上。
18.如权利要求1所述的方法，其中所述顶半导体层具有(110)表面取向，而所述半导体材料具有(100)表面取向。
19.如权利要求18所述的方法，还包括在所述(110)表面上形成至少一个pFET，以及在所述(100)表面上形成至少一个nFET。
20.一种形成集成半导体结构的方法，包括以下步骤：
提供衬底，该衬底包括具有第一晶体取向的基础半导体衬底层，该基础半导体衬底层通过第一绝缘层与第二晶体取向的顶半导体层隔离，所述第一晶体取向不同于所述第二晶体取向；
在所述衬底中形成至少一个开口，以露出所述基础半导体衬底层的表面；
用外延生长的半导体材料在所述基础半导体衬底层的所述露出表面上填充所述至少一个开口，所述外延生长的半导体材料具有与所述第一晶体取向相同的晶体取向；
注入并退火，以(i)在所述外延生长的半导体材料中形成第二绝缘层，以及(ii)加厚位于所述顶半导体层下方的所述第一绝缘层；以及
使所述注入和退火的半导体材料平面化，以提供这样的结构，即其中所剩下的具有所述第一晶体取向的所述外延生长的半导体材料，与所述顶半导体层基本上是共面的并且具有基本上相同的厚度。
21.如权利要求20所述的方法，其中所述基础半导体衬底层布置在块体半导体衬底上。
22.如权利要求20所述的方法，其中所述基础半导体衬底层布置在辅助掩埋绝缘体层上，并且利用所述注入和退火来向上延伸所述辅助掩埋绝缘体以(i)进入所述外延生长的半导体材料，以及(ii)达到位于所述顶半导体层下方的所述第一绝缘层。
23.如权利要求20所述的方法，其中省略隔离所述基础半导体衬底层和所述顶半导体层的所述第一绝缘层，使所述基础半导体和顶半导体在半导体到半导体界面处直接接触，并且利用所述注入和退火以制作其顶表面在所述半导体到半导体界面处或在该界面之上的掩埋绝缘体。
24.如权利要求20所述的方法，其中所述基础半导体衬底层布置在辅助掩埋绝缘体层上，省略隔离所述基础半导体衬底层和所述顶半导体层的所述第一绝缘层，使所述基础半导体和顶半导体层在半导体到半导体界面处直接接触，并且利用所述注入和退火来向上延伸所述辅助掩埋绝缘体以(i)进入所述外延生长的半导体材料，以及(ii)至少达到所述半导体到半导体界面。
25.如权利要求20所述的方法，其中所述注入包括注入氧离子或氮离子。
26.如权利要求20所述的方法，其中所述注入包括第一或基础离子注入步骤。
27.如权利要求26所述的方法，还包括在所述第一或基础离子注入步骤之后的第二离子注入步骤。
28.如权利要求20所述的方法，其中在氧化环境中在从约700℃到约1400℃的温度下执行所述退火。
29.如权利要求28所述的方法，其中所述氧化环境包括含氧气体，可选择地该气体可以用惰性气体稀释。
30.如权利要求20所述的方法，其中所述注入和退火还包括以下步骤：在所述注入之后，在所述外延生长的半导体材料和所述顶半导体层上方沉积阻挡层，以及在所述退火之后，去除所述阻挡层。
31.如权利要求30所述的方法，其中所述阻挡层包括从由SiO2，SiNX和硅构成的组中选出的一层或多层材料。
32.如权利要求30所述的方法，其中所述阻挡层的厚度在30nm到300nm的范围内。
33.如权利要求20所述的方法，其中所述平面化包括至少一个刻蚀步骤，选择地去除所述退火期间形成的氧化物。
34.如权利要求20所述的方法，还包括在所述顶半导体层和所述外延生长的半导体层上形成至少一个pFET和至少一个nFET。
35.如权利要求34所述的方法，其中所述至少一个pFET位于(110)晶面上，而所述至少一个nFET位于(100)晶面上。
36.如权利要求20所述的方法，其中所述顶半导体层具有(110)表面取向，而所述半导体材料具有(100)表面取向。
37.如权利要求36所述的方法，还包括在所述(110)表面上形成至少一个pFET，以及在所述(100)表面上形成至少一个nFET。
CNB2005100773265A 2004-07-29 2005-06-20 一种形成集成半导体结构的方法 Expired - Fee Related CN100370601C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/902,557 US7253034B2 (en) 2004-07-29 2004-07-29 Dual SIMOX hybrid orientation technology (HOT) substrates
US10/902,557 2004-07-29

Publications (2)

Publication Number Publication Date
CN1728362A true CN1728362A (zh) 2006-02-01
CN100370601C CN100370601C (zh) 2008-02-20

Family

ID=35732872

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100773265A Expired - Fee Related CN100370601C (zh) 2004-07-29 2005-06-20 一种形成集成半导体结构的方法

Country Status (4)

Country Link
US (1) US7253034B2 (zh)
JP (1) JP5044808B2 (zh)
CN (1) CN100370601C (zh)
TW (1) TWI349972B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101903982B (zh) * 2007-12-14 2013-04-10 飞兆半导体公司 用于形成混合基板的结构和方法

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004119943A (ja) * 2002-09-30 2004-04-15 Renesas Technology Corp 半導体ウェハおよびその製造方法
US7329923B2 (en) * 2003-06-17 2008-02-12 International Business Machines Corporation High-performance CMOS devices on hybrid crystal oriented substrates
US7253034B2 (en) * 2004-07-29 2007-08-07 International Business Machines Corporation Dual SIMOX hybrid orientation technology (HOT) substrates
JP2006210432A (ja) * 2005-01-25 2006-08-10 Nec Electronics Corp 基板の製造方法
US7473985B2 (en) * 2005-06-16 2009-01-06 International Business Machines Corporation Hybrid oriented substrates and crystal imprinting methods for forming such hybrid oriented substrates
US7358164B2 (en) * 2005-06-16 2008-04-15 International Business Machines Corporation Crystal imprinting methods for fabricating substrates with thin active silicon layers
US7439108B2 (en) * 2005-06-16 2008-10-21 International Business Machines Corporation Coplanar silicon-on-insulator (SOI) regions of different crystal orientations and methods of making the same
US7344962B2 (en) * 2005-06-21 2008-03-18 International Business Machines Corporation Method of manufacturing dual orientation wafers
JP4566141B2 (ja) 2005-07-06 2010-10-20 株式会社リコー 設置角度調整装置及び設置角度調整方法
KR100655437B1 (ko) * 2005-08-09 2006-12-08 삼성전자주식회사 반도체 웨이퍼 및 그 제조방법
US20070040235A1 (en) * 2005-08-19 2007-02-22 International Business Machines Corporation Dual trench isolation for CMOS with hybrid orientations
US7250656B2 (en) 2005-08-19 2007-07-31 International Business Machines Corporation Hybrid-orientation technology buried n-well design
US7352034B2 (en) * 2005-08-25 2008-04-01 International Business Machines Corporation Semiconductor structures integrating damascene-body FinFET's and planar devices on a common substrate and methods for forming such semiconductor structures
US7396407B2 (en) * 2006-04-18 2008-07-08 International Business Machines Corporation Trench-edge-defect-free recrystallization by edge-angle-optimized solid phase epitaxy: method and applications to hybrid orientation substrates
US7452784B2 (en) * 2006-05-25 2008-11-18 International Business Machines Corporation Formation of improved SOI substrates using bulk semiconductor wafers
US7820501B2 (en) * 2006-10-11 2010-10-26 International Business Machines Corporation Decoder for a stationary switch machine
US20080169535A1 (en) * 2007-01-12 2008-07-17 International Business Machines Corporation Sub-lithographic faceting for mosfet performance enhancement
US7393738B1 (en) * 2007-01-16 2008-07-01 International Business Machines Corporation Subground rule STI fill for hot structure
US8016941B2 (en) * 2007-02-05 2011-09-13 Infineon Technologies Ag Method and apparatus for manufacturing a semiconductor
US7750406B2 (en) * 2007-04-20 2010-07-06 International Business Machines Corporation Design structure incorporating a hybrid substrate
US7651902B2 (en) * 2007-04-20 2010-01-26 International Business Machines Corporation Hybrid substrates and methods for forming such hybrid substrates
FR2915318B1 (fr) * 2007-04-20 2009-07-17 St Microelectronics Crolles 2 Procede de realisation d'un circuit electronique integre a deux portions de couches actives ayant des orientations cristallines differentes
FR2917235B1 (fr) 2007-06-06 2010-09-03 Soitec Silicon On Insulator Procede de realisation de composants hybrides.
US7989306B2 (en) * 2007-06-29 2011-08-02 International Business Machines Corporation Method of forming alternating regions of Si and SiGe or SiGeC on a buried oxide layer on a substrate
US8803195B2 (en) * 2007-08-02 2014-08-12 Wisconsin Alumni Research Foundation Nanomembrane structures having mixed crystalline orientations and compositions
US8274115B2 (en) * 2008-03-19 2012-09-25 Globalfoundries Singapore Pte. Ltd. Hybrid orientation substrate with stress layer
US7528027B1 (en) 2008-03-25 2009-05-05 International Business Machines Corporation Structure and method for manufacturing device with ultra thin SOI at the tip of a V-shape channel
FR2942674B1 (fr) * 2009-02-27 2011-12-16 Commissariat Energie Atomique Procede d'elaboration d'un substrat hybride par recristallisation partielle d'une couche mixte
FR2954584B1 (fr) * 2009-12-22 2013-07-19 Commissariat Energie Atomique Substrat hybride a isolation amelioree et procede de realisation simplifie d'un substrat hybride
US9490161B2 (en) * 2014-04-29 2016-11-08 International Business Machines Corporation Channel SiGe devices with multiple threshold voltages on hybrid oriented substrates, and methods of manufacturing same
DE102019100312A1 (de) * 2019-01-08 2020-07-09 Parcan NanoTech Co. Ltd. Substrat für eine kontrollierte lonenimplantation und Verfahren zur Herstellung eines Substrats für eine kontrollierte lonenimplantation

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01162376A (ja) * 1987-12-18 1989-06-26 Fujitsu Ltd 半導体装置の製造方法
US5173446A (en) * 1988-06-28 1992-12-22 Ricoh Company, Ltd. Semiconductor substrate manufacturing by recrystallization using a cooling medium
JPH04372166A (ja) * 1991-06-21 1992-12-25 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP3017860B2 (ja) * 1991-10-01 2000-03-13 株式会社東芝 半導体基体およびその製造方法とその半導体基体を用いた半導体装置
US5610083A (en) * 1996-05-20 1997-03-11 Chartered Semiconductor Manufacturing Pte Ltd Method of making back gate contact for silicon on insulator technology
US5888872A (en) * 1997-06-20 1999-03-30 Advanced Micro Devices, Inc. Method for forming source drain junction areas self-aligned between a sidewall spacer and an etched lateral sidewall
US6214694B1 (en) * 1998-11-17 2001-04-10 International Business Machines Corporation Process of making densely patterned silicon-on-insulator (SOI) region on a wafer
JP2001338988A (ja) * 2000-05-25 2001-12-07 Hitachi Ltd 半導体装置及びその製造方法
JP3943932B2 (ja) * 2001-12-27 2007-07-11 株式会社東芝 半導体装置の製造方法
JP3782021B2 (ja) * 2002-02-22 2006-06-07 株式会社東芝 半導体装置、半導体装置の製造方法、半導体基板の製造方法
US20030194846A1 (en) * 2002-04-11 2003-10-16 International Business Machines Corp. Medium dose simox over a wide BOX thickness range by a multiple implant, multiple anneal process
JP2004014856A (ja) * 2002-06-07 2004-01-15 Sharp Corp 半導体基板の製造方法及び半導体装置の製造方法
JP4294935B2 (ja) * 2002-10-17 2009-07-15 株式会社ルネサステクノロジ 半導体装置
US6830962B1 (en) 2003-08-05 2004-12-14 International Business Machines Corporation Self-aligned SOI with different crystal orientation using wafer bonding and SIMOX processes
US7023055B2 (en) * 2003-10-29 2006-04-04 International Business Machines Corporation CMOS on hybrid substrate with different crystal orientations using silicon-to-silicon direct wafer bonding
US20050116290A1 (en) 2003-12-02 2005-06-02 De Souza Joel P. Planar substrate with selected semiconductor crystal orientations formed by localized amorphization and recrystallization of stacked template layers
US6949420B1 (en) * 2004-03-12 2005-09-27 Sony Corporation Silicon-on-insulator (SOI) substrate having dual surface crystallographic orientations and method of forming same
US7087965B2 (en) * 2004-04-22 2006-08-08 International Business Machines Corporation Strained silicon CMOS on hybrid crystal orientations
US7291886B2 (en) * 2004-06-21 2007-11-06 International Business Machines Corporation Hybrid substrate technology for high-mobility planar and multiple-gate MOSFETs
US7094634B2 (en) * 2004-06-30 2006-08-22 International Business Machines Corporation Structure and method for manufacturing planar SOI substrate with multiple orientations
JP2006040911A (ja) * 2004-07-22 2006-02-09 Renesas Technology Corp 半導体装置及びその製造方法
US7253034B2 (en) * 2004-07-29 2007-08-07 International Business Machines Corporation Dual SIMOX hybrid orientation technology (HOT) substrates
US7235433B2 (en) * 2004-11-01 2007-06-26 Advanced Micro Devices, Inc. Silicon-on-insulator semiconductor device with silicon layers having different crystal orientations and method of forming the silicon-on-insulator semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101903982B (zh) * 2007-12-14 2013-04-10 飞兆半导体公司 用于形成混合基板的结构和方法

Also Published As

Publication number Publication date
JP2006041526A (ja) 2006-02-09
TWI349972B (en) 2011-10-01
CN100370601C (zh) 2008-02-20
US7253034B2 (en) 2007-08-07
TW200610063A (en) 2006-03-16
JP5044808B2 (ja) 2012-10-10
US20060024931A1 (en) 2006-02-02

Similar Documents

Publication Publication Date Title
CN100370601C (zh) 一种形成集成半导体结构的方法
CN1300853C (zh) 制作集成半导体结构的方法
US8097516B2 (en) Dual trench isolation for CMOS with hybrid orientations
CN100339975C (zh) 应变绝缘硅的制造方法
US7023057B2 (en) CMOS on hybrid substrate with different crystal orientations using silicon-to-silicon direct wafer bonding
US7402466B2 (en) Strained silicon CMOS on hybrid crystal orientations
CN100505273C (zh) 平坦的混合取向衬底结构及其形成方法
CN1681124A (zh) 集成电路结构及其形成方法
CN1667828A (zh) 集成电路结构及其制作方法
CN1836323A (zh) 混合晶向衬底上的高性能cmos soi器件
CN1956199A (zh) 半导体结构及其制造方法
CN1828908A (zh) 半导体结构及制造半导体结构的方法
CN101048862A (zh) SOI衬底材料和形成具有不同取向的含Si的SOI和下覆衬底的方法
CN100361302C (zh) 混合衬底、集成半导体结构以及它们的制备方法
US7611937B2 (en) High performance transistors with hybrid crystal orientations
CN1897286A (zh) 半导体结构及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080220

Termination date: 20110620