CN101048862A - SOI衬底材料和形成具有不同取向的含Si的SOI和下覆衬底的方法 - Google Patents
SOI衬底材料和形成具有不同取向的含Si的SOI和下覆衬底的方法 Download PDFInfo
- Publication number
- CN101048862A CN101048862A CNA200580036878XA CN200580036878A CN101048862A CN 101048862 A CN101048862 A CN 101048862A CN A200580036878X A CNA200580036878X A CN A200580036878XA CN 200580036878 A CN200580036878 A CN 200580036878A CN 101048862 A CN101048862 A CN 101048862A
- Authority
- CN
- China
- Prior art keywords
- layer
- ion
- contain
- mixing
- soi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 46
- 239000000463 material Substances 0.000 title claims abstract description 39
- 239000000758 substrate Substances 0.000 title abstract description 26
- 150000002500 ions Chemical class 0.000 claims description 81
- 238000009413 insulation Methods 0.000 claims description 52
- 239000013078 crystal Substances 0.000 claims description 40
- 238000002347 injection Methods 0.000 claims description 36
- 239000007924 injection Substances 0.000 claims description 36
- 238000003475 lamination Methods 0.000 claims description 31
- 238000002156 mixing Methods 0.000 claims description 31
- 238000010438 heat treatment Methods 0.000 claims description 27
- 238000005468 ion implantation Methods 0.000 claims description 27
- 239000004065 semiconductor Substances 0.000 claims description 26
- 238000005516 engineering process Methods 0.000 claims description 22
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 21
- 239000001301 oxygen Substances 0.000 claims description 21
- 229910052760 oxygen Inorganic materials 0.000 claims description 21
- 238000000137 annealing Methods 0.000 claims description 19
- 239000000203 mixture Substances 0.000 claims description 13
- UOCLXMDMGBRAIB-UHFFFAOYSA-N 1,1,1-trichloroethane Chemical class CC(Cl)(Cl)Cl UOCLXMDMGBRAIB-UHFFFAOYSA-N 0.000 claims description 10
- 239000011261 inert gas Substances 0.000 claims description 10
- 239000012212 insulator Substances 0.000 claims description 9
- -1 oxonium ion Chemical class 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 239000007789 gas Substances 0.000 claims description 6
- 229910052757 nitrogen Inorganic materials 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 5
- 238000001816 cooling Methods 0.000 claims description 4
- 238000001556 precipitation Methods 0.000 claims description 4
- 230000008569 process Effects 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 230000000155 isotopic effect Effects 0.000 claims description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 3
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 2
- 229910003811 SiGeC Inorganic materials 0.000 claims description 2
- 238000006243 chemical reaction Methods 0.000 claims description 2
- 239000000460 chlorine Substances 0.000 claims description 2
- 229910052801 chlorine Inorganic materials 0.000 claims description 2
- 229910003465 moissanite Inorganic materials 0.000 claims description 2
- 238000005498 polishing Methods 0.000 claims description 2
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 2
- 238000002791 soaking Methods 0.000 claims 1
- 235000012431 wafers Nutrition 0.000 description 24
- 238000010586 diagram Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000010790 dilution Methods 0.000 description 6
- 239000012895 dilution Substances 0.000 description 6
- 238000002513 implantation Methods 0.000 description 5
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 4
- 239000001257 hydrogen Substances 0.000 description 4
- 229910052739 hydrogen Inorganic materials 0.000 description 4
- 229910052786 argon Inorganic materials 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- 229910052743 krypton Inorganic materials 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-O oxonium Chemical compound [OH3+] XLYOFNOQVPJJNP-UHFFFAOYSA-O 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910052724 xenon Inorganic materials 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 description 1
- 229910052754 neon Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
- H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
- H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Recrystallisation Techniques (AREA)
Abstract
本发明提供一种SOI衬底材料和一种形成包括上含Si层(12)和下含Si层(14)的混合SOI衬底的方法，其中上含Si层和下含Si层具有不同晶体取向。掩埋绝缘区域(22)可以位于这些含Si层的一个中或者穿过位于这两个含Si层之间的界面(13)而定位。
Description
技术领域
本发明涉及绝缘体上硅(SOI)衬底材料，并涉及制造半导体材料的方法，且更特别地涉及制造绝缘体上硅(SOI)材料的方法，其中SOI材料的上含Si层具有与下半导体衬底层不同的晶体取向。掩埋绝缘区域(连续的或非连续的)可以存在于这些含Si层的一个中或者穿过位于这两个含Si层之间的界面而存在。
背景技术
在目前的半导体技术中，诸如nFET或pFET的CMOS器件通常制造在具有单一晶向的诸如Si的半导体晶片上。具体而言，当前大部分的半导体器件都建立在具有(100)晶向的Si上。
已知电子对于(100)Si表面取向具有高迁移率，而已知空穴对于(110)Si表面取向具有较高迁移率。也就是说，(100)Si上的空穴迁移率值大致比该晶体取向的相应电子迁移率低2倍至4倍。为了补偿该偏差，通常将pFET设计为具有较大宽度，以便平衡上拉电流，使得抵消nFET下拉电流，并且实现统一的电路切换。具有较大宽度的pFET是不期望的，因为其占据了相当大的芯片面积。
与前述内容形成对比，(110)Si上的空穴迁移率比(100)Si上的空穴迁移率高2倍，因此，形成在(110)Si表面上的pFET将呈现比形成在(100)Si表面上的pFET高得多的驱动电流。不利的是，(110)Si表面的电子迁移率远远低于(100)Si表面的电子迁移率。
从上面的论述可以推出，(110)Si表面由于优良的空穴迁移率而对于pFET器件是最佳的，而这样的晶向完全不适合nFET器件。取而代之，(100)Si表面由于晶向有利于电子迁移率而对于nFET器件是最佳的。
已经描述了通过晶片键合来形成具有不同表面晶向的平面混合衬底的多种方法。在这样的努力中，主要通过半导体与绝缘体或绝缘体与绝缘体的晶片键合来获得平面混合衬底，以在其自身最佳晶向上实现pFET和nFET用于高性能器件的制造。然而，至少一种类型的MOSFET(pFET或nFET)在SOI材料上，同时另一种类型的MOSFET在体半导体或具有较厚SOI膜的SOI上。
近年来，已经利用一种方法制备了混合晶向衬底，该方法包括：提供键合衬底，该衬底至少包括第一晶体取向的顶半导体层和第二晶体取向的底半导体层，其中第二晶体取向不同于第一晶体取向；保护提供第一区域的键合衬底的一部分，同时留下未受保护而提供第二区域的键合衬底的另一部分；刻蚀键合衬底的未受保护部分，以露出底半导体层；在底半导体层上重新生长半导体材料，使得该半导体材料具有第二晶体取向；以及进行平坦化。这样的技术例如在2003年6月17日提交的美国申请No.10/250,241中进行了描述。该申请公开了半导体层之一可以包括预先制造的SOI衬底。在这种情况下，将预先制造的SOI晶片与另一个晶片键合，该另一个晶片也可以包括预先制造的SOI晶片。
尽管上述技术是可行的，但对于在这种情况中掩埋绝缘层将存在于何处是不自由的。
鉴于上述情况，需要提供一种制造SOI衬底材料的方法，其中SOI材料的SOI层具有与下覆含Si层不同的晶向，并且其中在键合后形成掩埋绝缘区域。通过在键合后形成掩埋绝缘区域，可以提供混合SOI衬底，其中掩埋绝缘区域可以存在于混合SOI衬底的不同区域内。术语“混合SOI衬底”是指包括不同晶体取向的上含Si层和下含Si层的衬底材料，其中掩埋绝缘区域位于这些含Si层的至少一个中，或者穿过位于它们之间的界面而定位。
发明内容
本发明提供一种形成包括上含Si层和下含Si层的混合SOI衬底材料的方法，其中上含Si层和下含Si层具有不同的晶体取向。根据本发明，掩埋绝缘区域可以位于这些含Si层中的一个中，或者穿过位于这两个含Si层之间的界面而定位。
具体而言，并且从广义上讲，本发明的方法包括以下步骤：提供包括第一晶体取向的上含Si层和第二晶体取向的下含Si层的叠层，其中所述第一晶体取向不同于所述第二晶体取向；将离子注入到所述叠层中，以在其中创建富离子注入区域；以及将所述叠层加热到一个温度，使得富离子注入区域内的离子沉淀以在所述叠层内形成掩埋绝缘区域。
在本发明的一种实施方式中，将离子主要注入在上含Si层内，使得在加热后掩埋绝缘区域主要形成在上含Si层中。在另一种实施方式中，将离子主要注入在下含Si层内，使得在加热后掩埋绝缘区域主要形成在下含Si层中。在又一种实施方式中，将离子以这样的方式注入，使得所得到的掩埋绝缘区域穿过在上含Si层和下含Si层之间的界面而形成。
注入步骤可以是均厚注入，使得所形成的掩埋绝缘区域连续地存在于整个叠层长度上。在本发明的另一种实施方式中，使用掩蔽注入步骤，以便在叠层内形成分散且隔离的(即，非连续的或构图的)掩埋绝缘区域。
可以注入的离子包括氧离子、氮离子、NO离子、惰性气体或其混合物。在一种实施方式中，优选地注入氧离子，由此在叠层内形成掩埋氧化物(BOX)。
除了上述方法外，本发明还涉及一种可以通过本发明的工艺形成的混合SOI衬底材料。具体而言，并且从广义上讲，本发明的混合SOI衬底材料包括：不同晶体取向的上含Si层和下含Si层，其中掩埋绝缘区域位于这些含Si层中的至少一个中或者穿过它们之间的界面而定位。
附图说明
图1A-图1C是(通过横截面视图)示出用于制造混合SOI衬底的本发明的一种实施方式的各种处理步骤的图示，其中掩埋绝缘区域是连续的并且存在于上含Si层中。
图2A-图2B是(通过横截面视图)示出用于制造混合SOI衬底的本发明的一种实施方式的各种处理步骤的图示，其中掩埋绝缘区域是连续的并且存在于下含Si层中。
图3A-图3B是(通过横截面视图)示出用于制造混合SOI衬底的本发明的一种实施方式的各种处理步骤的图示，其中掩埋绝缘区域是非连续的并且穿过上含Si层和下含Si层之间的界面而存在。
图4A-图4B是(通过横截面视图)示出用于制造混合SOI衬底的本发明的一种实施方式的各种处理步骤的图示，其中掩埋绝缘区域是非连续的并且存在于下含Si层中。
图5A-图5B是(通过横截面视图)示出用于制造混合SOI衬底的本发明的一种实施方式的各种处理步骤的图示，其中掩埋绝缘区域是非连续的并且存在于上含Si层中。
图6是示出可以用在本发明中的一种可能的热退火周期的示意图。
具体实施方式
参照本申请附有的上述附图，通过示例的方式，更详细地描述本发明的实施方式，其中提供制造混合SOI衬底材料的方法以及混合SOI衬底材料本身。应注意的是，在附图中，由同样的参考标号表示同样和对应的元件。而且应明白的是，提供附图是用于说明的目的，并因而没有按比例绘制。
现在将更详细地描述图1A-1C，该图1A-1C是(通过横截面视图)示出用于制造混合SOI衬底的本发明的一种实施方式的各种处理步骤的图示，其中掩埋绝缘区域是连续的并且存在于上含Si层中。
首先参照图1A，其示出了叠层10，该叠层10包括具有第一晶体取向的上含Si层12和具有第二晶体取向的下含Si层14，其中第一晶体取向不同于第二晶体取向。
在本发明中，术语“含Si层”表示包括硅的半导体材料。这种含硅半导体材料的说明性示例包括Si、SiGe、SiC、SiGeC、实现的绝缘体上硅、实现的绝缘体上锗硅或诸如Si/SiGe的分层结构。含Si层12和14可以包括相同或不同的含硅半导体材料。典型地，含Si层12和14都由Si组成。在某些实施方式中，至少上含Si层12是纯同位素的，即，Si28或Si28Ge74。
上含Si层12的厚度可以根据所希望的混合SOI衬底的使用而变化。然而，典型地，上含Si层12具有从约5nm到约500nm的厚度，更典型地具有从约5nm到约100nm的厚度。应注意的是，在键合以及可以实现的任意可选的减薄步骤之后确定上含Si层12的厚度范围。
下含Si层14的厚度是不重要的。然而，典型地，在上含Si层12经受减薄之后，下含Si层14的厚度一般大于上含Si层12的厚度。
含Si层12和14的第一和第二晶体取向分别可以包括含Si层的任何主轴或次轴。例如，含Si层可以具有(100)、(111)、(110)、(422)、(311)、(521)等的晶向。优选地，含Si层12和14选自那些包括诸如(100)、(111)或(110)的主密勒指数的含Si层。
通过选择包括上含Si层12的第一晶片和包括下含Si层14的第二晶片，且然后将这两个晶片键合在一起，可以形成图1A所示的叠层10。在某些实施方式中，可以在键合之前将氢或其它类似离子引入到上含Si层12中。在上含Si层12中存在有氢或其它类似离子可以用来使上含Si层12的一部分分裂，从而提供更薄的上含Si层。
在选择第一晶片和第二晶片之后，在能够将所选择的这两个晶片键合的条件下，通过首先使所选择的这两个晶片彼此紧密接触，可选地施加外力，并且之后在施加外力或不施加外力的情况下对这两个接触的晶片进行退火，从而将这两个选择的晶片键合。用于键合的退火步骤典型地在标称室温下执行，该标称室温典型地从约15℃到约40℃。在本发明的又一实施方式中，在两个晶片的键合中可以使用达400℃的温度。
在键合后，典型地对晶片进行进一步退火，以增强键合强度并改善界面特性。进一步退火步骤典型地在从约900℃到约1400℃的温度下执行，更为典型地具有从约1000℃到约1100℃的退火温度。在上述温度范围内将键合增强退火执行各种时间段，该时间段可以在从约1小时到约24小时的范围。在施加或不施加外部粘合力的情况下，键合增强退火气氛可以是O2、N2、Ar或低真空。这里也涵盖在有惰性气体或没有惰性气体情况下的上述退火气氛的混合物。
尽管通常将高温退火(如上所述)用于键合增强，但也可以使用低温退火(低于900℃)，其也可以实现良好的机械特性和电特性。
应注意到，半导体与半导体直接键合步骤之后的键合增强退火步骤可以在单一温度下以特定升温速率执行，或者可以使用其中采用各种升温速率和浸泡周期(soak cycle)的各种温度来执行。
为了获得某个预定厚度的上含Si层12，在本发明中可以使用各种减薄技术。可以在本发明中使用的一种直接而简单的方式就是使用晶片研磨、抛光或回刻蚀工艺。也可以通过气体反应诸如氢气烘焙(bake)来实现减薄。
使上含Si层12变薄的另一种手段可应用于这样的实施方式：其中包含上含Si层12的初始晶片包括离子注入区域。在这种情况下，离子注入区域在键合工艺期间形成多孔区域，例如如图1A所示，这引起晶片在离子注入区域之上的部分脱离，留下键合的晶片。如上所述，注入区域典型地由利用本领域技术人员熟知的离子注入条件而注入到包括上含Si层12的晶片表面中的氢离子组成。键合后，典型地在惰性气氛中以从约100℃到约400℃的温度执行另一加热步骤，该加热步骤持续从约2小时到约30小时的时间段，以增加键合能量。更优选地，该另一加热步骤在从约200℃到约300℃的温度下执行一个从约2小时到约20小时的时间段。术语“惰性气氛”用在本发明中以表示其中采用诸如He、Ar、N2、Xe、Kr或其混合物的惰性气体的氛围。在键合工艺期间使用的优选气氛是N2。之后在350℃-500℃的退火期间将发生注入区域处的层分离。在本发明的又一实施方式中，可以将诸如氢的离子注入到键合晶片中并用作用于停止平坦化工艺的标记。
接下来，将离子注入到叠层10中，以在叠层10内提供富离子注入区域，该区域具有足够的离子浓度，使得在随后的加热步骤期间离子沉淀以在叠层内形成掩埋绝缘区域。典型地，叠层10内富离子注入区域的注入离子具有约1×1022原子/cm3或更大的离子浓度。
在本发明的该步骤中使用的离子在经受随后的加热步骤时能够形成掩埋绝缘区域。这种离子的说明性示例包括但不限于：氧离子、氮离子、NO离子、惰性气体或它们的混合物。优选地，在本发明的该方面，将氧离子注入到叠层10中。
使用本领域技术人员所熟知的SIMOX工艺和条件，以及在共同转让的美国专利申请公开No.20020190318和No.20020173114以及美国专利No.5,930,634、6,486,037、6,541,356和6,602,757中提及的各种SIMOX工艺和条件，将离子注入到叠层10中，这里通过参考将上述每个申请的全部内容引入。该注入可以是如本实施方式中所说明的均厚注入，或者可以使用如在本发明的其它实施方式中所说明的构图注入。例如参见图3A-5B。构图注入可以包括直接形成在上含Si层12的表面上的掩膜或者可以采用位于离上含Si层12的表面某个距离的掩膜。
尽管在本发明中可以采用各种注入条件，但以下提供了用于形成主要在上含Si层12内注入的富离子区域的一般注入条件：
I.高剂量离子注入：
这里使用的术语“高剂量”表示约4E17cm-2或更大的离子剂量，其中更优选为从约4E17到约2E18cm-2的离子剂量。除了使用高离子剂量，该注入典型地在一种离子注入设备中完成，该离子注入设备在从约0.05到约500毫安cm-2的束电流密度下并以从约40到约240keV的能量操作。
可以称作基础离子注入的该注入在从约200℃到约800℃的温度下以从约0.05到约500mA cm-2的束电流密度完成。更优选地，该基础离子注入可以在从约200℃到约600℃的温度下以从约5到约10mA cm-2的束电流密度完成。
如果需要，则基础离子注入步骤之后可以进行第二氧注入，其使用从约1E14到约1E16cm-2的离子剂量来完成该第二氧注入，其中更高度优选为从约1E15到约4E15cm-2的离子剂量。该第二离子注入以约60keV或更大的能量来完成。
该第二注入在从约4K到约200℃的温度下以从约0.05到约10mA cm-2的束电流密度执行。更优选地，第二离子注入可以在从约25℃到约100℃的温度下以从约0.5到约5.0mA cm-2的束电流密度执行。
应注意，第二离子注入形成非晶区域，该非晶区域比由基础离子注入步骤引起的损坏区域浅，例如参见图1B。在随后本发明的加热步骤期间，非晶区域和损坏区域成为掩埋绝缘区域的部分，例如参见图1C。
II.低剂量离子注入：
这里本发明的该实施例中使用的术语“低剂量”表示约4E17cm-2或更小的离子剂量，其中更优选为从约1E16到约3.9E17cm-2的离子剂量。该低剂量注入在从约40到约240keV的能量下操作。
可以称作基础离子注入的该注入在从约100℃到约800℃的温度下完成。更优选地，该基础离子注入可以在从约200℃到约650℃的温度下以从约0.05到约500mA cm-2的束电流密度完成。
低剂量基础注入步骤之后优选地进行使用上述条件执行的第二离子注入。
再次需要强调的是，上述类型的注入条件是示例性的，并不限制本发明的范围。相反，本发明涵盖在常规SIMOX工艺中通常采用的所有常规离子注入。
在其中将富离子注入区域形成到叠层10的上含Si层12中的本发明优选实施方式中，如上所述使用基础离子注入步骤和第二离子注入步骤执行低剂量氧离子注入步骤。
利用在基础离子注入之后进行第二离子注入步骤，提供了如图1B所示的结构，该结构包括富离子注入区域16，该富离子注入区域16包括非晶区域18，该非晶区域18比由最佳基础氧注入步骤创建的损坏区域20浅。
应注意，由于低剂量注入方式提供高质量热绝缘区域，例如热氧化物，所以低剂量注入方式优先于高剂量注入方式。在其中采用最佳条件的情况下，扩散阻挡层为具有约6MV/cm或更大的最小击穿电场的掩埋氧化物。
在将离子注入到叠层10之后，使包括富离子注入区域的叠层10经受加热步骤，该加热步骤引起注入离子的沉淀和随后掩埋绝缘区域的形成。图1C示出了在执行加热步骤之后形成的混合SOI衬底材料。在该图中，参考标号22表示掩埋绝缘区域。应注意，在加热步骤期间在上含Si层12的顶上典型地形成表面氧化层(未示出)。该表面氧化层典型地而不总是在加热步骤后被使用常规湿法刻蚀工艺从该结构去除，在该湿法刻蚀工艺中采用诸如HF的化学刻蚀剂，其具有与含Si材料相比用于去除氧化物的高选择性。本发明加热步骤之后形成的表面氧化层具有可以在从约10到约1400nm范围的可变厚度，更典型地为从约100到约900nm的厚度。
所形成的掩埋绝缘区域22也具有可变厚度，其取决于富离子注入区域内的离子浓度以及在加热步骤期间使用的条件。典型地，掩埋绝缘区域22具有约400nm或更小范围内的厚度，其中更典型地为从约50到约200nm的厚度。
具体而言，本发明的加热步骤是典型地在从约900℃到约1350℃高温下执行的退火步骤，其中更典型地为从约1200℃到约1335℃的温度。而且，本发明的加热步骤在氧化气氛中完成，该氧化气氛包括诸如O2、NO、N2O、臭氧、空气或其它类似含氧气体的至少一种含氧气体。含氧气体可以彼此混合(诸如O2和NO的混合)，或者可以用诸如He、Ar、N2、Xe、Kr或Ne的惰性气体稀释该气体。在某些实施方式中，诸如三氯乙烷(TCA)的含氯气氛可以结合含氧气氛以及可选的惰性气体来使用。当使用TCA时，其典型地以从约0.0001到约0.05％的量存在。在对加热的叠层10进行最终的冷却时可单独使用惰性气体。
加热步骤可以在可变的时间段中完成，典型地从约10分钟到约6000分钟的范围内，其中更典型地为从约60分钟到约3000分钟的时间段。加热步骤可以在单一目标温度下完成，或者可以采用利用各种升温速率和浸泡时间的各种升温和浸泡周期。
图6是说明可以在本发明中使用的一种可能的热退火周期的示意图。所说明的热退火周期包括：初始第一升温A)在5％氧气(Ar稀释)中以5℃/分钟的速率从600℃升到1000℃，之后进行在5％氧气(Ar+1.45×10-4％TCA稀释)中以5℃/分钟的速率从1000℃升到1150℃的初始第二升温；B)在5％氧气(Ar+1.45×10-4％TCA稀释)中以0.1℃/分钟的速率从1150℃升到1300℃；C)在50％氧气(Ar稀释)中以1320℃浸泡5-10小时；D)在4％氧气(Ar+1.45×10-4％TCA稀释)中以1320℃浸泡0-5小时；E)在与步骤D)相同的气氛中从1320℃冷却到1150℃；和F)在N2中从1150℃冷却到600℃。
上述讨论说明了本发明的一种实施方式，其中掩埋绝缘区域22是连续的并且它形成在叠层10的上含Si层12内。如图1C所示，下含Si层14的一部分位于掩埋绝缘区域22的表面之下。
图2A-2B说明了第二实施方式，其中在叠层10的下含Si层14内形成连续的掩埋绝缘区域22。本发明的该实施方式开始于首先提供如图1A所示的叠层10。不同于上述实施方式，本实施方式改变注入条件，使得在下含Si层14内形成大部分富离子注入区域16(包括可选的非晶区域18和损坏区域20)。例如参见图2A。
使用本领域技术人员所熟知的SIMOX工艺和条件以及在上述共同转让的参考文件中提及的各种SIMOX工艺和条件，将离子注入到叠层10中。尽管在本发明中可以采用各种注入条件，但以下提供了用于形成主要在下含Si层14内注入的富离子区域的一般注入条件：
I.高剂量离子注入：
这里使用的术语“高剂量”表示约4E17cm-2或更大的离子剂量，其中更优选为从约4E17到约2E18cm-2的离子剂量。除了使用高离子剂量，该注入典型地在一种离子注入设备中完成，该离子注入设备在从约0.05到约500毫安cm-2的束电流密度下并以从约40到约240keV的能量操作。
可以称作基础离子注入的该注入在从约200℃到约800℃的温度下以从约0.05到约500mA cm-2的束电流密度完成。更优选地，该基础离子注入可以在从约200℃到约600℃的温度下以从约5到约10mA cm-2的束电流密度完成。
如果需要，则基础离子注入步骤之后可以进行第二氧注入，其使用从约1E14到约1E16cm-2的离子剂量来完成该第二氧注入，其中更高度优选为从约1E15到约4E15cm-2的离子剂量。该第二离子注入以约60keV或更大的能量来完成。
该第二注入在从约4K到约200℃的温度下以从约0.05到约10mA cm-2的束电流密度执行。更优选地，第二离子注入可以在从约25℃到约100℃的温度下以从约0.5到约5.0mA cm-2的束电流密度执行。
应注意，第二离子注入形成非晶区域，该非晶区域比由基础离子注入步骤引起的损坏区域浅。在随后本发明的加热步骤期间，非晶区域和损坏区域成为掩埋绝缘区域的部分。
II.低剂量离子注入：
这里本发明的该实施例中使用的术语“低剂量”表示约4E17 cm-2或更小的离子剂量，其中更优选为从约1E16到约3.9E17 cm-2的离子剂量。该低剂量注入在从约40到约240keV的能量下操作。
可以称作基础离子注入的该注入在从约100℃到约800℃的温度下完成。更优选地，该基础离子注入可以在从约200℃到约650℃的温度下以从约0.05到约500mA cm-2的束电流密度完成。
低剂量基础注入步骤之后优选地进行使用上述条件执行的第二离子注入。
再次需要强调的是，上述类型的注入条件是示例性的，并不限制本发明的范围。相反，本发明涵盖在常规SIMOX工艺中典型采用的所有常规离子注入。在本发明的优选实施方式中，采用包括基础离子注入步骤和第二离子注入步骤的低剂量氧离子注入步骤。图2B示出了包括上含Si层12、掩埋绝缘区域22和第二含Si层14的混合SOI衬底材料。如所示，下含Si层14的一部分位于掩埋绝缘区域22的表面之上。
图3A-3B示出了另一种实施方式，其中形成非连续的(即，构图的)掩埋绝缘区域22。该图中所示的结构利用如图3A所示的掩膜50来形成。尽管掩膜50存在于上含Si层12的表面上，但它可以被移至距表面某个距离处，而不影响最终的混合SOI衬底。在这种情况下，掩埋绝缘区域22是非连续的并且穿过位于上含Si层12和下含Si层14之间的界面13而存在。尽管示出了非连续的掩埋绝缘区域22，但可以通过利用均厚离子注入步骤在界面处形成连续的掩埋绝缘区域22。
图4A-4B和图5A-5B示出了其中将非连续的掩埋绝缘区域22分别形成到下含Si层14中和上含Si层12中的实施方式。
尽管没有示出，但可以使用上述技术来将多个掩埋绝缘区域(连续、非连续或它们的混合)形成到叠层中。例如，可以将连续的掩埋绝缘区域形成到下含Si层14中并且然后在上含Si层12内形成非连续的掩埋绝缘区域。类似地，可以使用上述技术来在叠层10内的不同位置、不同深度和不同宽度处形成非连续的掩埋绝缘区域。
在上述任一实施方式中，都可以在上含Si层的顶上形成诸如Si或SiGe的应变半导体层。利用诸如化学汽相沉积或外延的常规沉积工艺形成该应变半导体层。该应变半导体层可以由诸如Si28的纯同位素组成。
尽管关于本发明的优选实施方式已经描述并具体示出了本发明，但本领域技术人员将明白，在不脱离本发明的范围和精神的情况下，可以作出在形式和细节上的上述变化和其它变化。因此并不旨在将本发明限于所示出和所描述的精确形式和细节，而是限于所附权利要求书的范围内。
Claims (42)
1.一种用于形成混合SOI衬底材料的方法，包括：
提供包括第一晶体取向的上含Si层和第二晶体取向的下含Si层的叠层，其中所述第一晶体取向与所述第二晶体取向不同；
将离子注入到所述叠层中，以在其中创建富离子注入区域；以及
将所述叠层加热到一个温度，使得所述富离子注入区域内的离子沉淀以在所述叠层内形成掩埋绝缘区域。
2.根据权利要求1所述的方法，其中所述提供所述叠层包括：选择包括至少所述上含Si层的第一晶片和包括至少所述下含Si层的第二晶片，并将所述第一晶片和第二晶片键合。
3.根据权利要求2所述的方法，其中所述键合包括：使所述第一晶片和第二晶片彼此密切接触，可选地施加外力，以及在从约15℃到约40℃直到400℃的温度下进行退火。
4.根据权利要求3所述的方法，还包括在所述退火之后的键合增强退火工艺。
5.根据权利要求2所述的方法，还包括在键合之后将所述上含Si层减薄。
6.根据权利要求5所述的方法，其中所述减薄包括以下步骤的至少一个：在键合之前将离子注入到所述上含Si层中并在键合之后执行分离(splitting)退火步骤；研磨；抛光；刻蚀；气体反应或注入以及平坦化。
7.根据权利要求1所述的方法，其中所述第一晶体取向和第二晶体取向选自(110)、(111)、(100)、(422)、(311)、(521)和含Si材料的任何其它主轴或次轴。
8.根据权利要求1所述的方法，其中所述注入包括均厚离子注入工艺。
9.根据权利要求1所述的方法，其中所述注入包括掩蔽离子注入工艺。
10.根据权利要求1所述的方法，其中所述注入包括氧离子、氮离子、NO离子、惰性气体或它们的混合物中的一种。
11.根据权利要求10所述的方法，其中所述注入包括氧离子。
12.根据权利要求1所述的方法，其中所述富离子注入区域具有约1×1022原子/cm-3或更大的浓度。
13.根据权利要求1所述的方法，其中所述富离子注入区域包括损坏区域以及可选地包括较浅非晶区域。
14.根据权利要求1所述的方法，其中所述注入使得所述富离子注入区域主要位于所述上含Si层内。
15.根据权利要求14所述的方法，其中所述注入包括基础离子注入步骤以及第二离子注入步骤，所述第二离子注入在比所述基础离子注入步骤低的温度下执行。
16.根据权利要求1所述的方法，其中所述注入使得所述富离子注入区域主要位于所述下含Si层内。
17.根据权利要求16所述的方法，其中所述注入包括基础离子注入步骤以及第二离子注入步骤，所述第二离子注入在比所述基础离子注入步骤低的温度下执行。
18.根据权利要求1所述的方法，其中所述注入使得所述富离子注入区域穿过位于所述上含Si层和下含Si层之间的界面而定位。
19.根据权利要求18所述的方法，其中所述注入包括第二离子注入步骤，所述第二离子注入在比所述基础离子注入步骤低的温度下执行。
20.根据权利要求1所述的方法，其中所述注入包括基础离子注入工艺和低剂量注入工艺，所述低剂量注入工艺使用约4E17原子/cm2或更小的离子剂量来执行。
21.根据权利要求1所述的方法，其中所述加热是在含氧气氛中以从约900℃到约1350℃的温度执行的退火工艺。
22.根据权利要求21所述的方法，其中所述含氧气氛还包括惰性气体、含氯气氛或其混合物。
23.根据权利要求1所述的方法，其中所述加热在单一目标温度下或利用各种升温周期、浸泡周期和冷却周期而执行。
24.根据权利要求1所述的方法，其中所述加热包括在5％氧气+Ar中以5℃/min从600℃升到1000℃的第一升温、在5％氧气+Ar+1.45×10-4％三氯乙烷(TCA)中以5℃/min从1000℃升到1150℃的第二升温、在5％氧气+Ar+1.45×10-4％TCA中以0.1℃/min从1150℃升到1300℃的第三升温、在50％氧气+Ar中的1320℃下持续5-10小时的第一浸泡、在4％氧气+Ar+1.45×10-4％TCA中的1320℃下持续0-5小时的第二浸泡、在与所述第二浸泡步骤相同的气氛中从1320℃到1150℃的第一冷却以及在N2中从1150℃到600℃的第二冷却。
25.根据权利要求1所述的方法，其中所述掩埋绝缘区域为连续的或非连续的。
26.根据权利要求1所述的方法，其中所述掩埋绝缘区域位于所述上含Si层或所述下含Si层的至少一个中，或者穿过位于所述上含Si层和下含Si层之间的界面而定位。
27.根据权利要求1所述的方法，其中至少所述上含Si层是纯同位素的。
28.根据权利要求1所述的方法，还包括在所述上含Si层的顶上形成应变半导体。
29.一种混合SOI衬底材料，包括：
叠层，其包括第一晶体取向的上含Si层和第二晶体取向的下含Si层，其中所述第一晶体取向与所述第二晶体取向不同；以及
掩埋绝缘区域，位于所述上含Si层或所述下含Si层的至少一个中，或者穿过位于所述上含Si层和下含Si层之间的界面而定位。
30.根据权利要求29所述的混合SOI衬底材料，其中所述下含Si层和上含Si层包括相同或不同的含硅半导体材料，所述含硅半导体材料选自包括Si、SiGe、SiC、SiGeC、实现的SOI、实现的绝缘体上SiGe和分层结构的组中。
31.根据权利要求29所述的混合SOI衬底材料，其中所述上含Si层和下含Si层都包括Si。
32.根据权利要求29所述的混合SOI衬底材料，其中所述第一晶体取向和第二晶体取向包括(110)、(111)、(100)、(422)、(311)、(521)或含Si材料的任何其它主轴或次轴。
33.根据权利要求29所述的混合SOI衬底材料，其中所述掩埋绝缘区域为连续或非连续的。
34.根据权利要求29所述的混合SOI衬底材料，其中所述掩埋绝缘区域包括掩埋氧化物。
35.根据权利要求34所述的混合SOI衬底材料，其中所述掩埋氧化物是热氧化物。
36.根据权利要求29所述的混合SOI衬底材料，其中所述掩埋绝缘区域存在于所述上含Si层内。
37.根据权利要求29所述的混合SOI衬底材料，其中所述掩埋绝缘区域存在于所述下含Si层内。
38.根据权利要求29所述的混合SOI衬底材料，其中所述掩埋绝缘区域穿过所述界面而存在。
39.根据权利要求36所述的混合SOI衬底材料，其中所述上含Si层的一部分位于所述掩埋绝缘区域之下。
40.根据权利要求37所述的混合SOI衬底材料，其中所述下含Si层的一部分位于所述掩埋绝缘区域之上。
41.根据权利要求29所述的混合SOI衬底材料，其中至少所述上含Si层是同位素纯化的。
42.根据权利要求29所述的混合SOI衬底材料，还包括位于所述上含Si层的表面上的应变半导体层。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/992,150 | 2004-11-18 | ||
| US10/992,150 US7141457B2 (en) | 2004-11-18 | 2004-11-18 | Method to form Si-containing SOI and underlying substrate with different orientations |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101048862A true CN101048862A (zh) | 2007-10-03 |
| CN100533706C CN100533706C (zh) | 2009-08-26 |
Family
ID=36011164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB200580036878XA Active CN100533706C (zh) | 2004-11-18 | 2005-11-17 | SOI衬底材料和形成具有不同取向的含Si的SOI和下覆衬底的方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US7141457B2 (zh) |
| EP (1) | EP1829098A1 (zh) |
| JP (1) | JP5236290B2 (zh) |
| CN (1) | CN100533706C (zh) |
| TW (1) | TWI374522B (zh) |
| WO (1) | WO2006053890A1 (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107709919A (zh) * | 2015-06-29 | 2018-02-16 | 微软技术许可有限责任公司 | 不同取向的分层热管道 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004119943A (ja) * | 2002-09-30 | 2004-04-15 | Renesas Technology Corp | 半導体ウェハおよびその製造方法 |
| US7531392B2 (en) * | 2006-02-27 | 2009-05-12 | International Business Machines Corporation | Multi-orientation semiconductor-on-insulator (SOI) substrate, and method of fabricating same |
| US7285480B1 (en) * | 2006-04-07 | 2007-10-23 | International Business Machines Corporation | Integrated circuit chip with FETs having mixed body thicknesses and method of manufacture thereof |
| US7732309B2 (en) | 2006-12-08 | 2010-06-08 | Applied Materials, Inc. | Plasma immersed ion implantation process |
| JP5383501B2 (ja) * | 2006-12-18 | 2014-01-08 | アプライド マテリアルズ インコーポレイテッド | 低エネルギーの高用量ヒ素、リン、ホウ素注入ウエハの安全な取り扱い |
| US7651902B2 (en) * | 2007-04-20 | 2010-01-26 | International Business Machines Corporation | Hybrid substrates and methods for forming such hybrid substrates |
| US7750406B2 (en) * | 2007-04-20 | 2010-07-06 | International Business Machines Corporation | Design structure incorporating a hybrid substrate |
| US7749829B2 (en) | 2007-05-01 | 2010-07-06 | Freescale Semiconductor, Inc. | Step height reduction between SOI and EPI for DSO and BOS integration |
| US7696573B2 (en) * | 2007-10-31 | 2010-04-13 | International Business Machines Corporation | Multiple crystallographic orientation semiconductor structures |
| JP2012089639A (ja) * | 2010-10-19 | 2012-05-10 | Sumitomo Electric Ind Ltd | 単結晶炭化珪素基板を有する複合基板 |
| US9676168B2 (en) | 2010-11-19 | 2017-06-13 | Lamart Corporation | Fire barrier layer and fire barrier film laminate |
| US8970032B2 (en) | 2011-09-21 | 2015-03-03 | Infineon Technologies Ag | Chip module and method for fabricating a chip module |
| US9275911B2 (en) | 2012-10-12 | 2016-03-01 | Globalfoundries Inc. | Hybrid orientation fin field effect transistor and planar field effect transistor |
| EP3742476A1 (en) * | 2019-05-20 | 2020-11-25 | Infineon Technologies AG | Method of implanting an implant species into a substrate at different depths |
| KR20220058042A (ko) | 2020-10-30 | 2022-05-09 | 삼성전자주식회사 | 반도체 웨이퍼 및 그 제조 방법 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2600299B2 (ja) * | 1988-06-24 | 1997-04-16 | ソニー株式会社 | 半導体装置の製造方法 |
| JPH0590117A (ja) * | 1991-09-27 | 1993-04-09 | Toshiba Corp | 単結晶薄膜半導体装置 |
| JP3571734B2 (ja) * | 1993-04-19 | 2004-09-29 | セイコーインスツルメンツ株式会社 | 集積回路 |
| US5726440A (en) * | 1995-11-06 | 1998-03-10 | Spire Corporation | Wavelength selective photodetector |
| JP3512701B2 (ja) * | 2000-03-10 | 2004-03-31 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2002299591A (ja) * | 2001-03-30 | 2002-10-11 | Toshiba Corp | 半導体装置 |
| US6541356B2 (en) * | 2001-05-21 | 2003-04-01 | International Business Machines Corporation | Ultimate SIMOX |
| US6531375B1 (en) * | 2001-09-18 | 2003-03-11 | International Business Machines Corporation | Method of forming a body contact using BOX modification |
| US6998353B2 (en) * | 2001-11-05 | 2006-02-14 | Ibis Technology Corporation | Active wafer cooling during damage engineering implant to enhance buried oxide formation in SIMOX wafers |
| US7052974B2 (en) * | 2001-12-04 | 2006-05-30 | Shin-Etsu Handotai Co., Ltd. | Bonded wafer and method of producing bonded wafer |
| EP1468440A2 (en) * | 2002-01-23 | 2004-10-20 | Spinnaker Semiconductor, Inc. | Field effect transistor having source and/or drain forming schottky or schottky−like contact with strained semiconductor substrate |
| US20030194846A1 (en) * | 2002-04-11 | 2003-10-16 | International Business Machines Corp. | Medium dose simox over a wide BOX thickness range by a multiple implant, multiple anneal process |
| JP2004119943A (ja) | 2002-09-30 | 2004-04-15 | Renesas Technology Corp | 半導体ウェハおよびその製造方法 |
| US6835983B2 (en) * | 2002-10-25 | 2004-12-28 | International Business Machines Corporation | Silicon-on-insulator (SOI) integrated circuit (IC) chip with the silicon layers consisting of regions of different thickness |
| US20040195622A1 (en) * | 2003-04-07 | 2004-10-07 | United Microelectronics Corp. | Semiconductor structure with silicon on insulator |
| US7329923B2 (en) | 2003-06-17 | 2008-02-12 | International Business Machines Corporation | High-performance CMOS devices on hybrid crystal oriented substrates |
| US7291886B2 (en) * | 2004-06-21 | 2007-11-06 | International Business Machines Corporation | Hybrid substrate technology for high-mobility planar and multiple-gate MOSFETs |
| JP2006040911A (ja) * | 2004-07-22 | 2006-02-09 | Renesas Technology Corp | 半導体装置及びその製造方法 |
-
2004
- 2004-11-18 US US10/992,150 patent/US7141457B2/en not_active Expired - Fee Related
-
2005
- 2005-11-16 TW TW094140234A patent/TWI374522B/zh not_active IP Right Cessation
- 2005-11-17 WO PCT/EP2005/056042 patent/WO2006053890A1/en active Application Filing
- 2005-11-17 JP JP2007541957A patent/JP5236290B2/ja not_active Expired - Fee Related
- 2005-11-17 EP EP05808127A patent/EP1829098A1/en not_active Ceased
- 2005-11-17 CN CNB200580036878XA patent/CN100533706C/zh active Active
-
2006
- 2006-10-18 US US11/550,681 patent/US7759772B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107709919A (zh) * | 2015-06-29 | 2018-02-16 | 微软技术许可有限责任公司 | 不同取向的分层热管道 |
| US10299407B2 (en) | 2015-06-29 | 2019-05-21 | Microsoft Technology Licensing, Llc | Differently oriented layered thermal conduit |
| CN107709919B (zh) * | 2015-06-29 | 2019-12-03 | 微软技术许可有限责任公司 | 不同取向的分层热管道 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1829098A1 (en) | 2007-09-05 |
| TW200701408A (en) | 2007-01-01 |
| JP5236290B2 (ja) | 2013-07-17 |
| US7759772B2 (en) | 2010-07-20 |
| CN100533706C (zh) | 2009-08-26 |
| US20080128866A1 (en) | 2008-06-05 |
| JP2008521229A (ja) | 2008-06-19 |
| TWI374522B (en) | 2012-10-11 |
| WO2006053890A1 (en) | 2006-05-26 |
| US20060105507A1 (en) | 2006-05-18 |
| US7141457B2 (en) | 2006-11-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101048862A (zh) | SOI衬底材料和形成具有不同取向的含Si的SOI和下覆衬底的方法 | |
| CN1300853C (zh) | 制作集成半导体结构的方法 | |
| CN1293637C (zh) | 具有应变沟道的互补式金属氧化物半导体及其制作方法 | |
| CN101425521B (zh) | Soi衬底及其制造方法 | |
| CN1179408C (zh) | 制造掩埋氧化区域的方法和绝缘体上的硅材料 | |
| CN1320628C (zh) | 通过掩埋氧化物层中的压缩材料导入张力应变硅的半导体器件及其形成方法 | |
| CN1841680A (zh) | 半导体器件及其制造方法 | |
| CN1728362A (zh) | 一种形成集成半导体结构的方法 | |
| CN101065840A (zh) | 半导体装置以及制造包括多堆栈混合定向层之半导体装置之方法 | |
| CN1574226A (zh) | 形成绝缘体上硅锗衬底材料的方法、衬底材料及异质结构 | |
| CN1875473A (zh) | 绝缘体上硅锗(sgoi)和绝缘体上锗(goi)衬底的制造方法 | |
| CN1722363A (zh) | 制造应变含硅混合衬底的方法以及含硅混合衬底 | |
| CN1716554A (zh) | 一种p型mosfet的结构及其制作方法 | |
| CN1449034A (zh) | 具有铜布线的半导体器件 | |
| CN1495849A (zh) | 制造纳米soi晶片的方法及由该法制造的纳米soi晶片 | |
| CN1487597A (zh) | 用于动态阈值电压控制的多晶硅背栅soi mosfet | |
| CN104701239B (zh) | 半导体衬底的制造方法 | |
| TW200924077A (en) | Semiconductor device with (110)-oriented silicon | |
| CN1866524A (zh) | 半导体器件及其制造方法 | |
| JP2008521229A5 (zh) | ||
| JP2007095997A (ja) | 半導体装置及びその製造方法 | |
| CN1841711A (zh) | 形成差别应变主动区的方法及其应变主动区 | |
| CN1702866A (zh) | 半导体器件 | |
| CN106601663B (zh) | Soi衬底及其制备方法 | |
| CN1890794A (zh) | 向改性硅中低剂量注入氧形成薄掩埋氧化物 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20171113 Address after: Grand Cayman, Cayman Islands Patentee after: GLOBALFOUNDRIES INC. Address before: American New York Patentee before: Core USA second LLC Effective date of registration: 20171113 Address after: American New York Patentee after: Core USA second LLC Address before: New York grams of Armand Patentee before: International Business Machines Corp. |
|
| TR01 | Transfer of patent right |