CN1879218A - 半导体装置及半导体集成电路装置 - Google Patents

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Abstract

在各个p沟道MOS晶体管及n沟道MOS晶体管中，将沟道方向设定为<100>方向，在STI型元件分离结构上形成积蓄了拉伸应力的第一应力补偿膜，进而，在硅基板上以覆盖元件分离结构的方式形成积蓄了拉伸应力的第二应力补偿膜。

Description

半导体装置及半导体集成电路装置
技术领域
本发明涉及一种半导体装置，尤其是涉及含有CMOS电路的超高速半导体装置。
CMOS电路为高速逻辑电路的基本元件，广泛应用于当今各种超高速处理器中。CMOS电路具有将P型MOS晶体管和n型MOS晶体管串联连接的结构，因此，为了实现CMOS电路的高速动作，有必要使各个p型MOS晶体管和n型MOS晶体管同时进行高速动作。
背景技术
在当今的超高速半导体装置中，伴随着微细化，人们正将构成CMOS电路的p型MOS晶体管以及n型MOS晶体管的栅长缩小至0.1μm或其以下，并尝试制作栅长为90nm或50nm的MOS晶体管。
在含有这样的超微细化晶体管的半导体集成电路装置中，作为元件分离结构，采用在硅基板中形成元件分离槽并对其填充氧化硅膜的、所谓STI型的元件分离结构。
图1表示具有STI结构的以往典型的CMOS元件10的结构。
参照图1，在具有(100)面方位的硅基板11中，基于STI结构11S，形成有成为p沟道MOS晶体管的元件区域的n型阱11N以及成为n沟道MOS晶体管的元件区域的p型阱11P，在上述n型阱11N中，在上述硅基板11表面上，对应于沟道区域，以隔着栅氧化膜12P而在<110>方向延伸的方式形成栅电极13P。另外，在上述n型阱11N中，将形成p沟道MOS晶体管的一对p型扩散区域11p形成于上述栅电极13P的两侧。
同样地，在上述p型阱11P中，在上述硅基板11的表面上，对应于沟道区域，以隔着栅氧化膜12N而在<110>方向延伸的方式形成栅电极13N。另外，在上述p型阱11P中，将形成n沟道MOS晶体管的一对n型扩散区域11n形成于上述栅电极13N的两侧。
图2A、图2B表示具有(100)面方位的硅基板、形成于上述硅基板表面的栅电极和解理面的关系。其中，图2A表示将定向平面设定于(110)面、栅电极在<110>方向延伸的情况；图2B表示将定向平面设定于(100)面、栅电极在<100>方向延伸的情况。后续还将进行说明，但基于切割线(dicingline)和解理面的关系，在以往的半导体装置中，也包含图1的结构，一般广泛地使用图2A的栅电极方位。
在形成这样的STI型元件分离结构的情况下，根据CVD法通过堆积氧化硅膜而填充元件分离槽，但根据CVD法而形成的氧化硅膜，在成膜之后含有很多缺陷及杂质，且由于膜密度低，在这样的状态下抗蚀刻性低，不能实现显著性的元件分离。
因此，一直以来，在STI型元件分离结构中，在以填充元件槽的方式形成氧化硅膜之后，在约1000℃的温度下，对其进行30秒左右的热处理，将其变换为高品质的氧化硅膜。
但是根据上述的热处理来填充上述元件分离槽的氧化硅膜11S如箭头所示那样进行膨胀，其结果，压应力作用于相邻的元件区域、即n型阱11N或p型阱11P。
即使产生了这样的压应力，在以往的微细化的程度比较缓和的MOS晶体管中，以高速输送载流子的栅电极正下方的沟道和元件分离结构之间充分地存在距离，所以在沟道区域中起作用的应力值比较小，因此，由压应力引起的带结构的变化、及伴随着该变化的迁移率的降低等、特性的恶化不会成为严重的问题。
但在最近的栅长为0.1μm或其以下的超高速MOS晶体管中，为了实现高速动作，有必要降低扩散区域11p或11n的结合电容。另外，为了降低源极电阻，急需使元件分离结构11S和栅电极13P或13N之间的源·漏极宽度SD减小。图1中，将上述源·漏极宽度SD规定为上述元件分离结构11S的边缘部和上述栅电极13N的侧壁绝缘膜间的距离，但侧壁绝缘膜的厚度很小，所以可以认为上述源·漏极宽度SD为上述元件分离结构11S的边缘部和与此对应的栅电极13N的边缘部间的距离。
但是，当这样减小源·漏极宽度SD时，会使元件分离结构11S接近沟道区域，使较大的压应力达到沟道。若在沟道中产生如此大小的压应力，则将对p沟道晶体管及n沟道晶体管的动作特性产生各种的影响。
为了补偿由这样的元件分离结构11S引起的压应力的效果，以往提出了如图3所示的具有设置了应力补偿膜的结构的CMOS元件20。其中，在图2中，对在上述已说明的部分标有相同的附图标记，省略说明。
参照图3，CMOS元件20具有与图1的CMOS元件10相同的结构，但在上述硅基板11上，以包括上述栅电极13P及13N连续地覆盖上述基板表面的方式形成着由典型地通过热CVD法形成的氮化硅膜构成的、积蓄了拉伸应力的应力补偿膜14。
图4表示在设置了这种应力补偿膜14的情况和没有设置的情况下的n沟道MOS晶体管的导通电流和截止电流。
参照图4可得知，通过设置应力补偿膜14，降低了截止电流的值，提高了n沟道MOS晶体管的动作特性。
[专利文献1]JP特开昭58-162027号公报
[专利文献2]JP特开昭59-267022号公报
[专利文献3]美国专利第5729045号公报
[专利文献4]JP特开2003-273206号公报
[非专利文献1]Ito，S.，et al.，IEDM2000，Technical Digest，pp.247-pp.250
[非专利文献2]佐山他，应用物理第69卷第9号(2000)，pp.1099-1102
图5表示针对构成设置了这种应力补偿膜14的、图3所示的CMOS电路的以往的p沟道MOS晶体管以及n沟道MOS晶体管而求取的、源·漏极宽度SD和源·漏极电流Ids的关系。其中，在图3中任何的晶体管都将沟道方向、即载流子流动的方向设定为<110>方向。该沟道方位选择为，在对形成了以往元件的硅基板进行切割时，切割线的延伸方向和解理面的延伸方向一致，难以产生裂痕的方向。参照此前的图2A。图5中，横轴表示将单位以μm示出的源·漏极宽度SD，纵轴表示将源·漏极宽度SD设为5μm时的用源·漏极电流Ids0作了归一化处理的源·漏极电流Ids。
参照图5可知，在上述源·漏极宽度SD为5μm时，n沟道MOS晶体管和p沟道MOS晶体管中，在上述归一化源·漏极电流Ids/Ids0没有差，但如果上述源·漏极宽度SD在1μm或其以下时，n沟道MOS晶体管中归一化源·漏极电流Ids/Ids0减小，反之p沟道MOS晶体管中源·漏极电流Ids/Ids0增大。这样的n沟道MOS晶体管中的源·漏极电流Ids的减少反应了沟道中迁移率的减少，由于n沟道MOS晶体管的动作速度下降，将会导致CMOS电路的动作速度的下降。
图5的关系，仅观察p沟道MOS晶体管，则可发现随着源·漏极宽度SD的减少，可达到归一化源·漏极电流Ids/Ids0增大的良好效果，但是CMOS电路包含p沟道MOS晶体管和n沟道MOS晶体管两部分，由于n沟道MOS晶体管的迁移率的下降，从而整体上的动作特性恶化。
另外，在一个集成电路中如图5中箭头所示那样包含有因具有各种的源·漏极宽度SD而具有各种尺寸的晶体管，所以存在如下问题：在设计半导体集成电路时，如图5所示，如果因源·漏极宽度SD导致p沟道或n沟道MOS晶体管的动作特性变化，则这些动作特性的变化均被认为是特性的波动，半导体集成电路装置的设计变得困难。由图5可知，在使用源·漏极宽度SD在5μm或其以上的以往的晶体管的情况下不会产生这种问题。
图6表示构成图3的CMOS电路20的p沟道MOS晶体管和n沟道MOS晶体管中的压应力和传导率变化率的关系。其中，在图6，将压应力施加在垂直于沟道的方向上、即垂直于载流子在沟道中流动的方向的方向上。
参照图6可知，该情况下，n沟道MOS晶体管的传导率和压缩应力一起或多或少均有减少，而p沟道MOS晶体管中，传导率则会和压缩应力一起有大幅的减小。该传导率对应沟道中的载流子的迁移率，图6的关系意味着，p沟道及n沟道MOS晶体管的各自的动作特性根据施加于沟道的压应力，将有不同变化。
相对于此，图7表示压应力的方向与沟道方向、即沟道中载流子流动的方向平行的情况下的压应力与传导率变化率的关系。
参照图7，即使在压应力平行于沟道方向的情况下，n沟道MOS晶体管的传导率也与压应力一起减小，而p沟道MOS晶体管的传导率则与压应力共同朝着增加的趋势变化。如上所述，传导率对应于沟道中载流子的迁移率，图7的关系意味着，p沟道及n沟道MOS晶体管的各自的动作特性根据施加于沟道的压应力发生不同的变化。
施加在沟道区域的压应力，如前所说明的那样，根据晶体管的尺寸进行变化，该晶体管因源·漏极宽度SD不同而具有各种尺寸，上述源·漏极宽度SD越小，换言之，晶体管越微细化，施加于沟道区域的压应力就越大。另外，在半导体集成电路中含有大小不同的各种各样的晶体管的情况下，每个晶体管的动作特性也不同，而这些动作特性的变化均被认为是半导体集成电路装置设计时晶体管特性的波动。
发明的公开
因此，本发明提供一种解决上述问题的、新颖且实用的半导体装置作为概括性课题。
本发明的更具体课题在于提供了一种在p沟道MOS晶体管及n沟道MOS晶体管中均能补偿由施加于沟道的应力引起的动作特性的变化的半导体装置。
本发明的其他的课题在于提供一种半导体装置，包括：硅基板，其具有(100)面方位；元件分离结构，其形成于上述硅基板上，并区划出第一及第二元件区域；n沟道MOS晶体管，其形成于上述硅基板上的上述第一元件区域；p沟道MOS晶体管，其形成于上述硅基板上的上述第二元件区域，其特征在于，上述n沟道MOS晶体管包括：第一栅电极，其在上述硅基板上的上述第一区域中，隔着第一栅绝缘膜，在上述硅基板的<100>方向上延伸；一对n型扩散区域，其形成在上述第一区域中的上述栅电极的两侧，上述p沟道MOS晶体管包括：第二栅电极，其在上述硅基板上的上述第一区域中，隔着第二栅绝缘膜，在上述硅基板的<100>方向上延伸；一对p型扩散区域，其形成在上述第二区域中的上述栅电极两侧，在上述硅基板上，以覆盖上述第一以及第二区域的方式形成有积蓄了拉伸应力的第一应力补偿膜，上述元件分离结构由在上述硅基板中形成的元件分离槽和填充上述元件分离槽的元件分离绝缘膜构成，在上述元件分离槽的表面，以介于上述硅基板和上述元件分离绝缘膜之间的方式设置有积蓄了拉伸应力的第二应力补偿膜。
本发明的其他的课题提供了一种半导体集成电路装置，由具有(100)面方位的硅基板和形成在上述硅基板上的多个半导体元件构成，其特征在于，上述多个半导体元件包括多个p沟道MOS晶体管和n沟道MOS晶体管，上述多个p沟道MOS晶体管的每一个，分别形成在上述硅基板中由元件分离结构区划出的面积相互不同的各个元件区域中，由在上述硅基板的<100>方向上延伸的栅电极、及在上述元件区域中的上述栅电极的两侧形成的一对p型扩散区域构成，上述多个n沟道MOS晶体管的每一个，分别形成在上述硅基板中由上述元件分离结构区划出的面积相互不同的各个元件区域中，由在上述硅基板的<100>方向上延伸的栅电极、及在上述元件区域中的上述栅电极的两侧形成的一对n型扩散区域构成，上述多个p沟道MOS晶体管和n沟道MOS晶体管分别由积蓄了拉伸应力的第一应力补偿膜覆盖，
上述元件分离结构，由在上述硅基板中以包围上述p沟道MOS晶体管的元件区域以及上述n沟道MOS晶体管的元件区域的方式形成的元件分离槽和填充上述元件分离槽的元件分离绝缘膜构成，在上述元件分离槽的表面，形成了在上述元件分离绝缘膜和上述硅基板之间积蓄了拉伸应力的第二应力补偿膜。
根据本发明，通过将栅电极方位设定于<100>方向上，从而能实质性地消除p沟道MOS晶体管的动作特性的压应力依存性。进而根据本发明，通过将上述第一以及第二应力补偿膜分别形成于硅基板表面及浅沟道(shallowtrench)型元件分离(STI)结构的元件分离槽表面，从而能实质性地消除n沟道MOS晶体管的动作特性的压应力依存性。
根据本发明，无论是在p沟道MOS晶体管及n沟道MOS晶体管的哪一种中，均能实质性地消除由元件分离结构引起的压应力对元件的动作特性的影响，因此，在将元件面积不同的多个半导体元件集成在硅基板上的半导体集成电路装置中，能由消除元件面积的不同引起的元件特性的变化，即使在对各个半导体元件进行了微细化的情况下，仍能有效地实行使用了电路模拟器的集成电路装置的设计。
以下将根据在参照附图的同时进行本发明详细的说明，使本发明的其他课题及特征明朗化。
附图的简单说明
图1为表示以往的半导体装置的结构的图；
图2A、图2B为定义硅基板上的结晶方位的图；
图3为表示以往的其他的半导体装置的结构的图；
图4为对图1及图2的半导体装置特性进行比较的图；
图5为表示具有<100>方向的沟道的以往的n沟道MOS晶体管和p沟道MOS晶体管中的源·漏极电流与晶体管尺寸的关系的图；
图6为表示以往的半导体装置中的压应力与传导率的关系的图；
图7为表示以往的半导体装置中的压应力与传导率的关系的另一个图；
图8A、图8B为说明本发明原理的图；
图9为说明本发明原理的另一个图；
图10为表示本发明的效果的图；
图11为将本发明的效果与其他各种结构进行比较而表示的图；
图12A～图12K为表示本发明第一实施例的半导体装置的制造工序的图；
图13为表示本发明第二实施例的半导体集成电路装置的结构的图；
图14为表示图13的半导体集成电路装置的一个变形例的图。
实施发明的最佳方式
[原理]
图8A、图8B为表示本发明的原理的图。
首先参照图8A，在具有(100)面方位的硅基板31中，基于STI结构31S形成了成为p沟道MOS晶体管的元件区域的n型阱31N和成为n沟道MOS晶体管的元件区域的p型阱31P，在上述n型阱31N中，在上述硅基板31表面对应于沟道区域，以隔着栅氧化膜32P而在<100>方向上延伸的方式形成有栅电极33P。另外，上述n型阱31N中，在上述栅电极33P的两侧形成有形成p沟道MOS晶体管的一对p型扩散区域31p。
同样地，在上述p型阱31P中，在上述硅基板31表面对应于沟道区域，以隔着栅氧化膜32N而在<100>方向上延伸的方式形成有栅电极33N。另外，上述p型阱31P中，在上述栅电极33N的两侧形成了形成n沟道MOS晶体管的一对n型扩散区域31n。
而且，图8A的结构中，在上述硅基板31上，以包括上述栅电极33P及33N在内而连续地覆盖上述基板表面的方式，形成有由典型地根据热CVD法形成的氮化硅膜构成的、积蓄了拉伸应力的应力补偿膜34。
即图8A的结构是这样的结构：在图3的半导体装置20中，将栅电极13P、13N的延伸方向、即各自的沟道中载流子流动的流动方向，在具有上述(100)面方位的硅基板11上，从以往的<110>方向变更为<100>方向。
图9为关于如上所述将栅电极33P、33N的延伸方向设定为<100>方向的情况，将平行于沟道方向起作用的压应力与沟道传导率的关系，与图3所示的将上述栅电极13P、13N的延伸方向设定为<110>方向的情况相比而表示的图。其中，在图9，口表示上述栅电极13P、13N的延伸方向为<110>方向的情况下的关系，相对于此，●表示在本发明中上述栅电极33P、33N的延伸方向为<100>方向的情况下的关系。
参照图9可知，通过像这样使栅电极13P、13N的延伸方向与硅基板11的<100>方向一致，从而在p沟道MOS晶体管中，能使传导率、即沟道中载流子迁移率的压应力依存性实质上变为零。
另一方面可知，n沟道MOS晶体管中，传导率的压应力依存性相反增大，传导率与压应力一起减小。
如上所述，上述的n沟道MOS晶体管中的传导率的压应力依存性，在设计半导体集成电路装置时被认为是基板上的半导体元件特性的波动，因此在本发明中，利用对图8A的结构进一步变形了的图8B的结构，抑制了这样的n沟道型MOS晶体管的特性的波动。
参照图8B，在图示的半导体装置中，在构成上述元件分离结构31S的元件分离槽的表面上，隔着薄的氧化硅膜35a，形成由典型地根据减压CVD法(LPCVD法)形成的氮化硅膜构成的、积蓄了拉伸应力的膜35，并在其上形成了成为元件分离绝缘膜的氧化硅膜。根据这样的结构，有效地消除了因上述氧化硅膜的膨胀而产生的压应力，如图9中箭头及虚线所示，传导率的压应力依存性在p沟道MOS晶体管时几乎为零，另外，在n沟道MOS晶体管时也大幅减少。
参照图9可知，在施加了例如150MPa的压应力的情况下，根据图8B的结构，传导率的变化率，在p沟道MOS晶体管时，减少为1％或其以下，在n沟道MOS晶体管时，减少为3％或其以下。
并且，即使形成这样的拉伸应力膜35，从图9可知，由于没有压缩应力依存性，所以p沟道MOS晶体管的动作特性不受影响。
图10表示在这样形成的图8B的半导体装置30中，在使栅长、进而使上述源·漏极宽度SD发生各种变化时的归一化源·漏极电流Ids/Ids0。
将图10与先前说明的图5做比较可知，即使将SD宽度缩小到0.3μm，归一化源·漏极电流Ids/Ids0的源·漏极宽度SD依存性，不仅在p沟道MOS晶体管，在n沟道MOS晶体管中实质上也消除了。
图11针对图1、3及图8A、图8B的结构，归纳了栅电极13P、13N或33P、33N的沟道方位的设定及拉伸膜14、34、35的有无、和n沟道MOS晶体管的导通电流/截止电流(晶体管特性)以及源·漏极宽度依存性的关系。
参照图11，在将沟道方位、即栅电极13P、13N的延伸方向设定为<110>方向时，如图1所示，在不设置上述应力补偿膜14、15的情况下，n沟道MOS晶体管、p沟道MOS晶体管中的任意一种中，均得不到满足的晶体管特性及源·漏极宽度依存性，相对于此，如图3所示，保持栅电极13P、13N的延伸方向为<110>方向不变而仅设置应力补偿膜14的情况下，如先前图4所说明的那样，提高n沟道MOS晶体管的晶体管特性。但对于其他项目，不仅没有发现提高，还会使p沟道MOS晶体管的特性恶化。进而，在保持上述栅电极13P、13N的延伸方向为<110>方向不变而设置上述应力补偿膜14、15的情况下，可提高上述n沟道MOS晶体管的特性及源·漏极宽度依存性，但p沟道MOS晶体管的特性恶化，且对该源·漏极宽度依存性也不见提高。
相对于此，在将上述栅电极33P、33N的延伸方向设定为<100>方向的情况下，在不设置上述应力补偿膜34、35时，p沟道MOS晶体管的晶体管特性良好，但对于其他项目没有发现提高。进而，在将上述栅电极33P、33N的延伸方向设为<100>方向、而仅设置上述应力补偿膜34时，对应图9，pMOS晶体管的特性稍好，另外，该源·漏极宽度依存性变得良好，但n沟道MOS晶体管的源·漏极宽度依存性恶化。
另一方面，如图8B可知，在将栅电极33P、33N的延伸方向设为<100>方向、且设置了应力补偿膜34及35时，全部的项目都得到良好的结果。
如先前图9所说明的那样，n沟道MOS晶体管的传导率的恶化是在作用于载流子在沟道中流动的方向、即与沟道方向平行的方向的压应力作用在该沟道的情况下，因此上述应力补偿膜34、35能够形成作用于上述沟道方向的拉伸应力特别重要。另外，在上述硅基板31上所形成的应力补偿膜34覆盖成为压应力源的元件分离结构31S特别重要。
[第1实施例]
图12A～图12K表示本发明第1实施例的CMOS元件的制造工序。
参照图12A，在具有(100)面方位的硅基板41上，隔着氧化硅膜41a，形成厚度约100nm的氮化硅膜图案41b，且以上述氮化硅膜图案41b为掩模，对上述硅基板41进行干式蚀刻，由此在上述硅基板41中，形成深度约为300nm、宽度为100～400nm左右的元件分离槽41A、41B。
接着，在图12B的工序中，以上述氮化硅膜图案41b为掩模，对上述硅基板41进行热氧化处理，修复因上述干式蚀刻而在上述元件分离槽41A、41B表面产生的损伤。通过该热氧化处理，在上述元件分离槽41A、41B表面形成厚度约5nm的热氧化膜41c。
接着，在图12C的工序中，在图12B的结构上，通过LPCVD法(减压CVD法)，形成膜厚约为10nm的氮化硅膜41d。该氮化硅膜41d的形成，典型地是通过在600℃的基板温度下，将SiCl2H2和NH3的混合气体作为原料气体进行供给而施行的，但在这种条件下形成的氮化硅膜，如图中的箭头所示那样，公知在内部积蓄了较强的拉伸应力。
接着，在图12D的工序中，在图12C的结构上，通过热CVD法等以填充上述元件分离槽41A、41B的方式形成氧化硅膜42，并在图12D的工序中，以上述氮化硅膜图案41b为停止膜，利用化学机械研磨(CMP)，对上述氧化硅膜42进行研磨、除去。由此，形成填充上述元件分离槽41A的氧化硅膜42A，并形成填充元件分离槽41B的氧化硅膜42B。
在图12E的工序中进行这样的工序：进一步对这样形成的氧化硅膜42A、42B在1,000℃的温度下进行30秒的热处理，从而将其变换为致密、高品质的氧化硅膜。
接着，在图12F的工序中，上述氮化硅膜图案41b通过磷酸处理而被除去，进而，在图13G的工序中，在上述硅基板41中，将B+在150keV的加速电压下、以3×1013cm-2的剂量(dose amount)，通过使用掩模工序有选择地进行离子注入，将p型阱41P作为n沟道MOS晶体管的元件区域形成在上述硅基板41中。进而，在图12G的工序中，在上述硅基板41中，将P+在300keV的加速电压下、以3×1013cm-2的剂量，通过同样的掩模工序有选择地进行离子注入，将n型阱41N作为p沟道MOS晶体管的元件区域形成在上述硅基板41中。
进而，在图12G的工序中，在上述p型阱41P的表面部分，将B+在10keV的加速电压下、以8×1012cm-2的剂量，有选择地进行离子注入，进行上述n沟道MOS晶体管的沟道掺杂。同样地，在图12G的工序中，在上述n型阱41N的表面部分，将As+在100keV的加速电压下、以8×1012cm-2的剂量，有选择地进行离子注入，进行上述p沟道MOS晶体管的沟道掺杂。
进而，在图12G的工序中，通过HF处理对覆盖上述硅基板41表面的氧化膜进行除去，在上述元件区域41N的表面新形成氧化硅膜或氮化硅膜，作为上述p沟道MOS晶体管的栅绝缘膜43P。另外，同时在上述元件区域41P的表面形成同样的栅绝缘膜43N，作为上述n沟道MOS晶体管的栅绝缘膜43N。
在图12G的工序中，在这样形成了栅绝缘膜43P、41N的硅基板41上进一步同样地堆积多晶硅膜44。
接着，在图12H的工序中，对上述多晶硅膜44进行构图，在上述元件区域41N中，在上述栅绝缘膜43P上形成栅电极44P；在上述元件区域41P中，在上述栅绝缘膜43N上形成栅电极44N。这时，在本发明中，以在上述硅基板41的<100>方向延伸的方式形成上述栅电极44P及44N。
进而，在图12H的工序中，在上述元件区域41N中，以上述栅电极44P为掩模，将B+在0.5keV的加速电压下、以1×1015cm-2的剂量，有选择地进行离子注入，在上述元件区域41N中，在上述栅电极44P的两侧形成p-型的LDD区域41p。另外，在图12H的工序中，在上述元件区域41P中，以上述栅电极44N为掩模，将As+在3keV的加速电压下、以1×1015cm-2的剂量，有选择地进行离子注入，在上述元件区域41P中，在上述栅电极44N的两侧形成n-型LDD区域41n。在向上述元件区域41N进行离子注入时，由抗蚀图案(未图示)覆盖上述元件区域41P。另外，在向上述元件区域41P进行离子注入时，由抗蚀图案(未图示)覆盖上述元件区域41N。另外，当形成上述LDD区域41p时，对上述栅电极44P进行p-型掺杂；当形成上述LDD区域41n时，对上述栅电极44N进行n-型掺杂。
接着，在图12I的工序中，利用CVD法在图12H的结构上堆积氧化硅膜，并对其进行蚀刻，从而在上述栅电极44P的侧壁上形成侧壁绝缘膜44Ps，并在上述栅电极44N的侧壁上形成侧壁绝缘膜44Ns。
进而，在图12I的工序中，以上述栅电极44P及侧壁绝缘膜44Ps为掩模，将B+在5keV的加速电压下、以2×1015cm-2的剂量，有选择地进行离子注入，将成为上述p沟道MOS晶体管的源·漏极区域的p+型的深的杂质区域41p+，形成于上述元件区域41N中的上述侧壁绝缘膜44Ps的外侧。另外，以上述栅电极44N及侧壁绝缘膜44Ns为掩模，将P+在10keV的加速电压下，以2×1015cm-2的剂量进行离子注入，将成为上述p沟道MOS晶体管的源·漏极区域的n+型的深的杂质区域41n+，形成于上述元件区域41P中的上述侧壁绝缘膜44Ns的外侧。在本工序中，在向上述元件区域41N进行离子注入时，由抗蚀图案(未图示)覆盖上述元件区域41P，另外，在向上述元件区域41P进行离子注入时，由抗蚀图案(未图示)覆盖上述元件区域41N。还有，当形成上述深的杂质区域41p+时，对上述栅电极44P进行p+型掺杂；当形成上述深的杂质区域41n+时，对上述栅电极44N进行n+型掺杂。
进而，在图12J的工序中，在图12I结构上，利用LPCVC法将形成膜厚为30-150nm、优选为50-100nm的氮化硅膜45，以便上述氮化硅膜45连续地覆盖具有上述元件分离结构42A、42B的表面及侧壁绝缘膜43Ps的栅电极44P、及具有侧壁绝缘膜43N的栅电极44N。典型地，上述氮化硅膜45使用SiCl2H2和NH3的混合气体作为原料气体，在600℃的基板温度下通过施行LPCVD法而形成，将强的拉伸应力积蓄在膜内。
以往，在硅基板表面以覆盖栅电极的方式来形成SiN膜作为蚀刻停止膜。该情况下，猛一看是得到了与图12J的SiN膜类似的结构。但是，当形成蚀刻停止膜时，SiN膜的膜厚为20-30nm已足够，为了避免应力的增加，通常不以超过30nm的膜厚形成SiN膜。另一方面，由于本发明中将上述SiN膜45作为应力补偿膜使用，所以在SiN膜45的膜厚为30nm或其以下时，将得不到所期望的应力补偿效果，因此有必要将SiN膜45的膜厚设置为30nm或其以上，优选为50nm或其以上。另一方面，在硅基板上形成这样的非常厚的SiN膜时，在例如使接触孔开口时，蚀刻将变得很困难，因此期望上述SiN膜的膜厚在150nm或其以下，优选为100nm或其以下。
根据图12J的结构，得到这样的半导体装置：无论是p沟道MOS晶体管还是n沟道MOS晶体管均有优良特性，且不会发生由元件尺寸引起的特性的变化。由于使用进行了这种应力补偿的半导体装置，在设计半导体集成电路装置时，将消除元件尺寸引起的元件特性的变化被认为是波动的问题，可以用于已存在的电路模拟器，能够更有效地设计具有各种尺寸的半导体元件的半导体集成电路装置。
最后，在图12K的工序中，在图12J的结构上，形成由氧化硅膜等制成的层间绝缘膜46，进而在上述层间绝缘膜中形成露出上述深的扩散区域41p+、41n+的接触孔46A。上述接触孔46A用多晶硅或钨等导体进行填充，由此形成接触插件46B，该接触插件46B用于和构成半导体集成电路的一部分的多层布线结构(未图示)的连接。
通过干式蚀刻形成上述接触孔46A时，在图12K的结构中，由于形成了氮化硅膜45，所以干式蚀刻将在上述氮化硅膜45露出的那一刻暂时停止。因此，随后通过对上述氮化硅膜45有选择地进行干式蚀刻，从而不对上述元件分离绝缘膜42A、42B的边缘部进行蚀刻而形成与上述扩散区域41p+或41n+接触的接触孔，不会发生由元件分离结构42A、42B引起的元件分离效果的恶化。
[第2实施例]
图13表示形成在硅基板上的本发明第二实施例的半导体集成电路装置60的结构。
参照图13，半导体集成电路装置60含有形成在硅基板61上的不同尺寸的半导体元件60A、60B、60C。
各个半导体元件60A～60C形成于由形成STI结构的元件分离绝缘结构61S划出的元件区域60R中，具有与上述图17(K)所示的相同的结构。
进而，在各个元件分离结构61S与元件区域60R的边界上，形成与上述氮化硅膜41d对应的拉伸应力膜61作为应力补偿膜。另外，在上述各个半导体元件60A～60C中，栅电极60G在<100>方向上延伸，伴随于此，在沟道中载流子的流动方向也为<100>方向。
进而，省略图示，在上述硅基板61上同样地通过热CVD法形成有与上述应力补偿膜45相当的氮化硅膜，与上述应力补偿膜61N一起，对将上述氧化硅膜61s形成于元件区域中的压应力进行补偿。
此时，如先前在图9说明的那样，在n沟道MOS晶体管的沟道区域中，使载流子迁移率恶化的主要是与沟道方向、即载流子流动方向平行的应力，因此，改变图13的结构，在上述各个半导体元件60A～60C中，如图14所示，也可以将应力补偿膜61N仅形成于元件区域60R中的沟道方向上。其中，图14为表示图13的一个变形例的半导体集成电路装置70的结构的平面图，图中，对先前说明的部分附以相同的附图标记，省略说明。
以上，针对优选实施例对本发明进行了说明，但本发明并不限于上述特定的实施例，而是在权利要求所记载的要点内，可以进行各种各样的变形、变化。
产业上的可利用性
根据本发明，通过将栅电极方位设定于<100>方向上，从而能实质性地消除p沟道MOS晶体管的动作特性的压应力依存性。进而，根据本发明，通过将上述第一以及第二应力补偿膜分别形成于硅基板表面及浅沟道型元件分离(STI)结构的元件分离槽表面，从而能实质性地消除n沟道MOS晶体管的动作特性的压应力依存性。
根据本发明，无论是在p沟道MOS管及n沟道MOS管的任意一种中，均能实质性地消除由元件分离结构引起的压应力对元件的动作特性的影响，因此，在将元件面积不同的多个半导体元件集成在硅基板上的半导体集成电路装置中，能消除由于元件面积的不同引起的元件特性的变化，即使在对各个半导体元件进行了微细化的情况下，仍能有效地实行使用了电路模拟器的集成电路装置的设计。

Claims (10)

1.一种半导体装置，包括：
硅基板，其具有(100)面方位；
元件分离结构，其形成于上述硅基板上，并区划出第一及第二元件区域；
n沟道MOS晶体管，其形成于上述硅基板上的上述第一元件区域中；
p沟道MOS晶体管，其形成于上述硅基板上的上述第二元件区域中，
其特征在于，
上述n沟道MOS晶体管包括：第一栅电极，其在上述硅基板上的上述第一区域中，隔着第一栅绝缘膜而在上述硅基板的<100>方向上延伸；一对n型扩散区域，其形成在上述第一区域中的上述栅电极两侧，
上述p沟道MOS晶体管包括：第二栅电极，其在上述硅基板上的上述第一区域中，隔着第二栅绝缘膜而在上述硅基板的<100>方向上延伸；一对p型扩散区域，其形成在上述第二区域中的上述栅电极两侧，
在上述硅基板上，以至少覆盖上述元件分离结构的方式形成有积蓄了拉伸应力的第一应力补偿膜，
上述元件分离结构由在上述硅基板中形成的元件分离槽和填充上述元件分离槽的元件分离绝缘膜构成，
在上述元件分离槽的表面，以介于上述硅基板和上述元件分离绝缘膜之间的方式设置有积蓄了拉伸应力的第二应力补偿膜。
2.如权利要求1所述的半导体装置，其特征在于，在上述p沟道MOS晶体管中，上述第二栅电极的边缘部和与上述第二栅电极边缘部对向的元件分离槽的边缘部之间的距离为1μm或1μm以下，在上述n沟道MOS晶体管中，上述第一栅电极的边缘部和与上述第一栅电极边缘部对应的元件分离槽的边缘部间的距离为1μm或1μm以下。
3.如权利要求1所述的半导体装置，其特征在于，上述第一以及第二应力补偿膜由氮化硅膜形成。
4.如权利要求1所述的半导体装置，其特征在于，在上述第二应力补偿膜与上述硅基板之间形成有热氧化膜。
5.如权利要求1所述的半导体装置，其特征在于，上述第一应力膜连续覆盖上述第一以及第二区域。
6.如权利要求1所述的半导体装置，其特征在于，上述第一应力膜，在上述第一区域中将上述第一栅电极包含其侧壁绝缘膜在内而进行覆盖，在上述第二区域中，将上述第二栅电极包含其侧壁绝缘膜在内而进行覆盖。
7.如权利要求1所述的半导体装置，其特征在于，上述第一应力补偿膜具有50～150nm的厚度。
8.如权利要求1所述的半导体装置，其特征在于，上述第一应力补偿膜在上述元件分离绝缘膜上膜厚增大。
9.如权利要求1所述的半导体装置，其特征在于，上述元件分离槽具有100～400nm的宽度。
10.一种半导体集成电路装置，由具有(100)面方位的硅基板和形成在上述硅基板上的多个半导体元件构成，其特征在于，
上述多个半导体元件包括多个p沟道MOS晶体管和n沟道MOS晶体管，
上述多个p沟道MOS晶体管的每一个，分别形成在上述硅基板中由元件分离结构区划出的面积相互不同的各个元件区域中，由在上述硅基板的<100>方向上延伸的栅电极、及在上述元件区域中的上述栅电极的两侧形成的一对p型扩散区域构成，
上述多个n沟道MOS晶体管的每一个，分别形成在上述硅基板中由上述元件分离结构区划出的面积相互不同的各个元件区域中，由在上述硅基板的<100>方向上延伸的栅电极、及在上述元件区域中的上述栅电极的两侧形成的一对n型扩散区域构成，
上述多个p沟道MOS晶体管和n沟道MOS晶体管分别由积蓄了拉伸应力的第一应力补偿膜覆盖，
上述元件分离结构，由在上述硅基板中以包围上述p沟道MOS晶体管的元件区域以及上述n沟道MOS晶体管的元件区域的方式形成的元件分离槽和填充上述元件分离槽的元件分离绝缘膜构成，
在上述元件分离槽的表面，形成有在上述元件分离绝缘膜和上述硅基板之间积蓄了拉伸应力的第二应力补偿膜。
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