CN1925159A - 半导体器件以及其制造方法 - Google Patents

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Abstract

提供通过使nMOSFET以及pMOSFET的沟道部分产生应变来提高载流子迁移率的半导体器件以及其制造方法。所述半导体器件包括：隔着栅极绝缘膜形成在衬底上的栅极、形成在所述栅极的两侧的栅极侧壁、以及形成在所述衬底上的源·漏区域的第1以及第2MOSFET；被埋入在所述第1以及第2MOSFET的相邻的所述栅极侧壁之间的绝缘膜；以及覆盖所述第1以及第2MOSFET的所述栅极和所述栅极侧壁、以及所述绝缘膜从而使形成在所述源·漏区域之间的沟道产生应变的覆盖层。

Description

半导体器件以及其制造方法
技术领域
本发明涉及半导体器件以及其制造方法，特别是涉及使沟道产生应变的MOSFET的结构以及制造方法。
背景技术
随着信息通信设备的进步对半导体器件越来越要求有较高的处理能力，这主要靠光刻技术等微细加工技术的进步来达成。特别是在Si半导体中，加工尺寸进入纳米的区域，在现在的90nm节点中栅极尺寸已经达到50nm以下。由于最小栅极长等微细化加工尺寸受到光刻技术的波长的限制，因此为了45nm节点以后的MOSFET(金属-氧化物-半导体-场效应晶体管)的高速化，必须有迁移率提高技术。
于是，有人公开了如下的谋求晶体管的高速化的方法，即，在衬底上层叠硅锗(silicon germanium)，并在其上外延生长硅层，然后使通过使硅晶体变形而成为沟道的部分产生应变(strain)，从而提高电子的迁移率，(例如，参照专利文献1)。
但是，如果以使晶体的晶格常数不同的材料进行晶格匹配(latticeadjustment)的方式进行外延生长，则在晶体上产生的应变较大，在晶体上出现错位，在半导体制造过程中伴随由硅锗这种特殊材料的导入而导致的新的制造装置的投入而出现的成本的增加等，不容易实现实用化。另外，在需要n沟道和p沟道的CMOSFET(ComplementaryMOSFET)等方面，很难用该方法制作。
另外，有人公开了如下的半导体器件，即，在具有沟道方向为<100>晶轴方向的、n沟道型场效应晶体管和p沟道型场效应晶体管的半导体器件中，通过使沟道部分产生应变(strain)，使n沟道型场效应晶体管、p沟道型场效应晶体管的漏极电流特性良好(例如，参照专利文献2)。
但是，由于使用了晶轴方向与通常使用的硅衬底的晶轴方向不同的材料，因此不能利用以往的制造工艺数据，不能得到可以稳定地进行高速动作的半导体器件。
专利文献1：特开平11-340337号公报
专利文献2：特开2004-87640号公报
发明内容
本发明的目的在于提供例如，通过使n沟道型MOSFET(以下称为n MOSFET)以及p沟道型MOSFET(以下称为p MOSFET)的沟道部分产生应变的方式，提高载流子迁移率(carrier mobility)的半导体器件以及其制造方法。
本发明提供了一种半导体器件，其特征在于，包括：分别具有隔着栅极绝缘膜形成在衬底上的栅极、形成在所述栅极的两侧的栅极侧壁、以及形成在所述衬底上的源·漏区域的第1以及第2MOSFET；被埋入在所述第1以及第2MOSFET的相邻的所述栅极侧壁之间的绝缘膜；以及覆盖所述第1以及第2MOSFET的所述栅极和所述栅极侧壁、以及所述绝缘膜，从而使形成在所述源·漏区域之间的沟道产生应变的覆盖层。
本发明还提供了一种半导体器件，其特征在于，包括：分别具有隔着栅极绝缘膜形成在衬底上的栅极、形成在所述栅极的两侧的栅极侧壁、以及形成在所述衬底上的源·漏区域的第1以及第2第1导电型MOSFET；分别具有隔着栅极绝缘膜形成在所述衬底上的栅极、形成在所述栅极的两侧的栅极侧壁、以及形成在所述衬底上的源·漏区域的第1以及第2第2导电型MOSFET；被埋入在所述第1以及第2第1导电型MOSFET的相邻的所述栅极侧壁之间的绝缘膜；覆盖所述第1以及第2第1导电型MOSFET的所述栅极和所述栅极侧壁、以及所述绝缘膜，从而使形成在所述源·漏区域之间的沟道产生应变的第1覆盖层；以及覆盖所述第1以及第2第2导电型MOSFET的所述栅极以及所述栅极侧壁，从而使形成在所述源·漏区域之间的沟道产生应变的第2覆盖层。
另外，根据本发明的一个样态，提供一种半导体器件的制造方法，其特征在于，具有：通过隔着栅极绝缘膜在衬底上形成栅极，在所述栅极的两侧形成栅极侧壁，以及在所述衬底上形成源·漏区域，形成第1以及第2MOSFET的第1步骤；在所述第1以及第2MOSFET的相邻的所述栅极侧壁之间形成绝缘膜的第2步骤；以及用使形成在所述源·漏区域之间的沟道产生应变的覆盖层覆盖所述第1以及第2MOSFET的所述栅极、所述栅极侧壁、以及所述绝缘膜的第3步骤。
本发明的效果在于，根据本发明的实施方式，可以提供提高了载流子迁移率的半导体器件以及其制造方法。
附图说明
图1是按顺序表示本发明的实施方式的nMOSFET的制造工序的流程图(之1)。
图2是按顺序表示本发明的实施方式的nMOSFET的制造工序的流程图(之2)。
图3是用于比较第1实施方式的效果的图。
图4是按顺序表示本发明的实施方式的在衬底上形成nMOSFET以及pMOSFET的半导体器件的制造工序的流程图(之1)。
图5是按顺序表示本发明的实施方式的在衬底上形成nMOSFET以及pMOSFET的半导体器件的制造工序的流程图(之2)。
图6是按顺序表示本发明的实施方式的在衬底上形成nMOSFET以及pMOSFET的半导体器件的制造工序的流程图(之3)。
图7是按顺序表示本发明的实施方式的在衬底上形成nMOSFET以及pMOSFET的半导体器件的制造工序的流程图(之1)。
图8是按顺序表示本发明的实施方式的在衬底上形成nMOSFET以及pMOSFET的半导体器件的制造工序的流程图(之2)。
图9是按顺序表示本发明的实施方式的在衬底上形成nMOSFET以及pMOSFET的半导体器件的制造工序的流程图(之3)。
图10是表示将栅极侧壁7变薄的实施方式的图。
图11是用于说明第1～6实施方式的效果的图。
具体实施方式
(第1实施方式)
图1(a)、(b)、(c)、图2(a)、(b)、(c)是按顺序表示本发明的实施方式的nMOSFET的制造工序的流程的图。在该实施方式中，在衬底上形成多个nMOSFET，该多个nMOSFET之中，第1MOSFET201和第2MOSFET202接近，设在第1MOSFET201和第2MOSFET202之间存在规定量的间隙，对于第1nMOSFET区域以及第2nMOSFET按顺序表示制造工序的流程。
图1(a)是形成栅极部以及源·漏区域的工序。在作为p型Si衬底的衬底1上，形成氧化硅膜等栅极绝缘膜2，并淀积成为栅极3的多晶硅。制作用于形成规定的电路的光掩模，据此，通过光刻工序以及RIE(反应离子蚀刻)技术形成栅极部。
使磷、砷等n型杂质扩散，形成扩散区域，从而形成源·漏区域4。在此，代替p型Si衬底，也可以在形成在n型Si衬底上的p阱(p-well)中形成上述的栅极部以及源·漏区域4。
在图1(b)中，在栅极部以及源·漏区域4上淀积氧化硅膜等第1绝缘膜5，并在其上淀积氮化硅膜等第2绝缘膜6。
在图1(c)中，将第1绝缘膜5作为蚀刻停止层(etching stopper)，然后通过RIE等对第2绝缘膜6进行各向异性蚀刻(anisotropicetching)。之后，除去第1绝缘膜5的一部分，从而在栅极3的两侧形成由第1绝缘膜5以及第2绝缘膜6构成的栅极侧壁7。通过将该栅极侧壁7作为掩模，然后利用离子注入(ion implantation)等在源·漏区域上形成更深的源·漏区域，与上述的扩散区域一起形成源·漏区域4。
图2(a)是在第1MOSFET201以及第2MOSFET202上淀积第3绝缘膜9。在第3绝缘膜9的材质方面没有特别地限定，例如可以举出氧化硅膜等，但也可以是其他的绝缘膜，另外，即便不是绝缘性的膜(例如，具有导电性的膜)，也可以起到作用。
图2(b)是第3绝缘膜9的蚀刻工序。例如，用CF4等氟类气体、通过RIE回蚀(etch back)除去第3绝缘膜9。即，第3绝缘膜9是被埋入在第1和第2MOSFET的相邻的栅极侧壁之间的状态。由于第1和第2MOSFET接近，因此第3绝缘膜9很容易残存在栅极区域间隙部8内。如图所示，如果将栅极3的高度设为Hg，则蚀刻后残存的第3绝缘膜9的高度H1最好小于等于Hg。第3绝缘膜9的高度H1被设定为规定的值，以使得后述的应变量成为最好的状态。或者，在半导体制造工序中，以H1成为规定的值来设定各种工艺参数(process parameter)。
图2(c)表示了作为覆盖第1和第2MOSFET的栅极3、栅极侧壁7、以及第3绝缘膜9的覆盖膜的接触孔蚀刻停止层(contact etchstop layer)的形成。如上述所述，在第3绝缘膜9以规定的高度残留在栅极区域间隙部8内的状态下形成接触孔蚀刻停止层10。接触孔蚀刻停止层10通过等离子CVD(化学气相淀积)装置，作为等离子氮化硅膜被淀积在第1n MOSFET区域以及第2n MOSFET区域的栅极区域间隙部8、栅极3以及栅极侧壁7之上。可以通过等离子CVD装置的运行条件设定该等离子氮化硅膜的各种膜质，在n MOSFET的制造工序中，以对于沟道产生拉伸应力(tensil stress)的方式设定。例如，通过适当设定等离子CVD装置的RF(射频)功率等，作为等离子氮化硅膜可以设定SixNy(0＜x＜1，y＝1-x)，并能够以对于沟道产生拉伸应力的方式设定。另外，在n MOSFET的制造工序中，通过CVD装置，即便作为氮化硅膜形成Si3N4，也可以形成对于沟道产生拉伸应力的接触孔蚀刻停止层。
在上述的制造过程后，通过自对准接触孔(SAC：Self AlionContact)形成法在源·漏区域4上形成接触孔(contact hole)。即，在通过CVD法等淀积了氧化硅膜等层间绝缘膜(图未示)后，用接触孔用的掩模图案将接触孔蚀刻停止层10作为蚀刻终止层(etchstop)进行干蚀刻(dry etching)，形成SAC结构。
(第1实施方式的效果)
第1实施方式具有如下的效果。
(1)在n MOSFET中，由于在栅极3以及栅极侧壁7之上形成具有拉伸应力的接触孔蚀刻停止层10，因此通过隔着栅极区域以及其周边结构使位于其下部的沟道产生拉伸应力，各向同性的Si衬底晶体的能带结构(band structure)的对称性瓦解，出现能级的分裂。该能带结构变化的结果是，电子的迁移率因由晶格振动(lattice vibration)导致的载流子散射(carrier scattering)的减少和有效质量的降低而提高。
(2)在第1实施方式中，如图2(c)所示，由于第3绝缘膜9以规定的高度残存在栅极区域间隙部8内，因此即便在其上形成具有拉伸应力的接触孔蚀刻停止层10，在栅极区域间隙部8中，特别是形成在栅极侧壁7之上的接触孔蚀刻停止层10的厚度也不会形成得较薄，并产生足够的拉伸应力(tensil stress)。作为比较，在图3中表示了在栅极区域间隙部8内不存在第3绝缘膜9的状态下形成接触孔蚀刻停止层10时的状态。栅极区域间隙部8的特别是形成在栅极侧壁7之上的接触孔蚀刻停止层10的厚度变薄，并且未对沟道产生足够的拉伸应力。另外，由于通过从栅极侧壁7的中间部向上部施加膜应力而引起沟道内的应力，因此可以忽略由在栅极区域间隙部8内埋入没有应力的材料所导致的应力劣化的效果。由此，通过(1)中所述的沟道的应变效果，可以谋求稳定并且充分的电子迁移率的提高。
(3)因而，在今后的由比例缩小导致的性能提高较困难的状况下，根据本实施方式，通过简单的结构就可以实现电子迁移率的提高，对高速且驱动力较大的半导体器件，特别是n MOSFET上具有较大的效果。
(第2实施方式)
第2实施方式涉及p MOSFET，说明与第1实施方式不同的部分，其他的部分不过是通常的p MOSFET制造工序和n MOSFET制造工序的差别，因此省略说明。
在p MOSFET的制造工序中，图1以及图2所示的衬底1是n型Si衬底。或者，代替n型Si衬底，例如，也可以在形成在p型Si衬底上的n阱(n-well)内形成栅极部以及源·漏区域。P MOSFET的制造工序与图1以及图2所示的工序相同。
在图2(c)中，接触孔蚀刻停止层10通过等离子CVD装置，作为等离子氮化硅膜被淀积在栅极区域间隙部8、栅极3以及栅极侧壁7之上。该等离子氮化硅膜可以通过等离子CVD装置的运行条件设定各种膜质，在p MOSFET的制造工序中，以对于沟道产生压缩应力(compressive stress)的方式设定。例如，通过适当设定等离子CVD装置的RF功率等，作为等离子氮化硅膜可以设定SixNy(0＜x＜1，y＝1-x)，并能够以对于沟道产生压缩应力的方式设定。
(第2实施方式的效果)
第2实施方式具有如下的效果。
(1)在p MOSFET中，由于形成对于沟道产生压缩应力的接触孔蚀刻停止层10，因此通过隔着栅极区域以及其周边结构使位于其下部的沟道产生应变，使各向同性的Si衬底晶体的能带结构的对称性瓦解。该能带结构变化的结果，空穴迁移率因由晶格振动导致的载流子散射的减少和有效质量的降低而提高。虽然与接触孔蚀刻停止层10的对于沟道的压缩应力的设定有关，但可以将空穴迁移率提高到约1.5倍左右。
(2)与第1实施方式的效果同样，由于第3绝缘膜9以规定的高度残存在栅极区域间隙部8内，因此即便在其上形成对于沟道产生压缩应力的接触孔蚀刻停止层10，在栅极区域间隙部8中，特别是形成在栅极侧壁7之上的接触孔蚀刻停止层10的厚度不会形成的较薄，能产生足够的压缩应力。另外，由于通过从栅极侧壁7的中间部向上部施加膜应力的方式引起沟道内的应力，因此可以忽略由在栅极区域间隙部8内埋入没有应力的材料所导致的应力劣化的效果。由此，通过(1)中所述的沟道的应变效果，可以谋求稳定并且充分的空穴迁移率的提高。
(3)因而，在今后的由比例缩小导致的性能提高较困难的状况下，根据本实施方式，通过简单的构成就可以实现空穴迁移率的提高，在高速且驱动力较大的半导体器件，特别是p MOSFET上具有较大的效果。
(第3实施方式)
图4(a)、(b)、(c)、图5(a)、(b)、(c)、图6(a)、(b)、(c)是按顺序表示本发明的实施方式的在衬底1上形成nMOSFET以及p MOSFET的半导体器件的制造工序的流程的图。
在该实施方式中，在衬底1上形成多个n MOSFET以及多个pMOSFET，第1n MOSFET203和第2n MOSFET204接近，第1pMOSFET205和第2p MOSFET206接近，假设在它们之间存在规定量的间隙，按顺序表示图4～6的左侧的n MOSFET和右侧的p MOSFET的制造工序的流程。
图4(a)是到形成栅极部以及源·漏区域为止的工序。作为p型Si衬底的衬底1，用STI(浅槽隔离结构)301将图左侧所示的nMOSFET区域和图右侧所示的p MOSFET区域进行元件隔离，并在p MOSFET区域上形成n阱302。代替p型Si衬底，例如，也可以在n型Si衬底上形成用于n MOSFET区域的p阱(p-well)。在衬底1上形成氧化硅膜等栅极绝缘膜2，并淀积成为栅极3的多晶硅(poly-silicon)。制作用于形成规定的电路的光掩模，据此，通过光刻工序以及RIE技术形成栅极部。
用光掩模掩盖将成为n MOSFET区域的区域以外的部分，然后扩散使磷、砷等n型杂质，形成n MOSFET区域的扩散区域，从而形成源·漏区域4。
另外，用光掩模掩盖将成为p MOSFET区域的区域以外的部分，然后扩散硼等p型杂质，形成p MOSFET区域的扩散区域，从而形成源·漏区域4。
在图4(b)中，在栅极部以及源·漏区域上淀积氧化硅膜等第1绝缘膜5，并在其上淀积氮化硅膜等第2绝缘膜6。
在图4(c)中，将第1绝缘膜5作为蚀刻停止层(etching stopper)，然后通过RIE(反应性离子蚀刻)等对第2绝缘膜6进行各向异性蚀刻(anisotropic etching)。之后，除去第1绝缘膜5的一部分，从而在栅极3的两侧形成由第1绝缘膜5以及第2绝缘膜6构成的栅极侧壁7。通过将该栅极侧壁7作为掩模、利用离子注入等在源·漏区域上形成更深的源.漏区域，与上述的扩散区域一起形成源·漏区域4。
在图5(a)中，在成为n MOSFET以及p MOSFET的区域上淀积第1接触孔蚀刻停止层101。第1接触孔蚀刻停止层101是覆盖栅极3以及栅极侧壁7的覆盖层。在该工序中，淀积对于n MOSFET区域的沟道产生拉伸应力的第1接触孔蚀刻停止层101。第1接触孔蚀刻停止层101通过等离子CVD装置、作为等离子氮化硅膜被淀积在各栅极区域间隙部8、栅极3以及栅极侧壁7之上。该等离子氮化硅膜可以通过等离子CVD装置的运行条件设定各种膜质，为了对于nMOSFET的沟道产生拉伸应力，以具有拉伸应力的方式设定。例如，通过适当设定等离子CVD装置的RF功率等，作为等离子氮化硅膜可以设定SixNy(0＜x＜1，y＝1-x)，并能够以具有拉伸应力的方式设定。另外，在该工序中，通过CVD装置，即便作为氮化硅膜形成Si3N4，也可以形成对于沟道产生拉伸应力的接触孔蚀刻停止层101。
图5(b)是第1接触孔蚀刻停止层101的蚀刻工序。用第1保护膜21掩盖在n MOSFET区域上，例如，通过RIE回蚀除去第1接触孔蚀刻停止层101。即，第1接触孔蚀刻停止层101成为被埋入在第1p MOSFET205和第2p MOSFET206的相邻的栅极侧壁7之间的各栅极区域间隙部8内的状态。与在第1实施方式中说明的内容一样，第1接触孔蚀刻停止层101的高度H1被设定为规定的值，以使得后述的应变量成为最好的状态。或者，在半导体制造工序中，设定各种工艺参数使H1成为规定的值。
在图5(c)中，在n MOSFET以及p MOSFET区域上淀积第2接触孔蚀刻停止层102。第2接触孔蚀刻停止层102是覆盖栅极3、栅极侧壁7、以及第1接触孔蚀刻停止层101的覆盖层。在该工序中，为了使p MOSFET区域的沟道产生应变，淀积对于沟道产生压缩应力的第2接触孔蚀刻停止层102。第2接触孔蚀刻停止层102通过等离子CVD装置，作为等离子氮化硅膜被淀积在各栅极区域间隙部8、栅极3以及栅极侧壁7之上。该等离子氮化硅膜可以通过等离子CVD装置的运行条件设定各种膜质，以对于p MOSFET的沟道产生压缩应力的方式设定。例如，通过适当设定等离子CVD装置的RF功率等，作为等离子氮化硅膜可以设定SixNy(0＜x＜1，y＝1-x)，并能够以对于沟道产生压缩应力的方式设定。
在图6(a)～(c)中，作为用于除去形成在n MOSFET区域上的第2接触孔蚀刻停止层102的准备，在p MOSFET区域上形成第2保护膜22，接着，通过蚀刻除去形成在n MOSFET区域上的第2接触孔蚀刻停止层102，最后，剥离第1保护膜21以及第2保护膜22。
在上述的制造工序后，通过自对准接触孔(SAC)形成法在源·漏区域4上形成接触孔。即，在通过CVD法等淀积氧化硅膜等层间绝缘膜(图未示)后，用接触孔用的掩模图案将第1接触孔蚀刻停止层101以及第2接触孔蚀刻停止层102作为蚀刻终止层进行干蚀刻，形成SAC结构。
在上面所示的本实施方式的半导体器件的制造工序中，虽然在图5(a)的工序中淀积的第1接触孔蚀刻停止层101，和在图5(b)的回蚀工序中残存在栅极区域间隙部8内的第1接触孔蚀刻停止层101是相同的，但是即便通过别的工序，使在图5(b)的回蚀工序中残存在栅极区域间隙部8内的部分成为与接触孔蚀刻停止层101不同材质的绝缘膜，也可以作为具有同等的效果的结构。
(第3实施方式的效果)
除了在n MOSFET区域以及p MOSFET区域上都可以得到与第1以及第2实施方式相同的效果之外，通过追加一点点工序，就能具有如下的效果。即，通过对于沟道产生拉伸应力以及压缩应力的接触孔蚀刻停止层101、102，可以提高n MOSFET以及p MOSFET两者的驱动力。另外，通过在回蚀工序中将接触孔蚀刻停止层残留在pMOSFET区域的栅极区域间隙部8内，还特别可以提高p MOSFET的空穴迁移率。因而，在今后的由比例缩小导致的性能提高较困难的状况下，根据本实施方式，在衬底上具有n MOSFET区域以及pMOSFET区域的半导体器件中，对驱动力较大的半导体器件上具有效果。
(第4实施方式)
第4实施方式由于在nMOSFET区域的栅极区域间隙部8内残留下接触孔蚀刻停止层，因此说明与第3实施方式不同的部分，由于其他的部分不过是常规的p MOSFET制造工序和n MOSFET制造工序的差别，因此省略说明。
在图5(a)的工序中，淀积用于对于p MOSFET区域的沟道产生压缩应力的第1接触孔蚀刻停止层101。第1接触孔蚀刻停止层101是覆盖栅极3以及栅极侧壁7的覆盖层。第1接触孔蚀刻停止层101通过等离子CVD装置，作为等离子氮化硅膜被淀积在各栅极区域间隙部8、栅极3以及栅极侧壁7之上。该等离子氮化硅膜可以通过等离子CVD装置的运行条件设定各种膜质，以对于p MOSFET的沟道产生压缩应力的方式设定。例如，通过适当设定等离子CVD装置的RF功率等，作为等离子氮化硅膜可以设定SixNy(0＜x＜1，y＝1-x)，并能够以对于沟道产生压缩应力的方式设定。
在图5(b)的工序中，掩盖p MOSFET区域，然后进行蚀刻工序，将第1接触孔蚀刻停止层101残留在n MOSFET区域的第1nMOSFET203和第2n MOSFET204之间的栅极区域间隙部8内。
在图5(c)的工序中，在n MOSFET以及p MOSFET区域上淀积第2接触孔蚀刻停止层102。第2接触孔蚀刻停止层102是覆盖第1以及第2MOSFET的栅极3、栅极侧壁7、以及第1接触孔蚀刻停止层101的覆盖层。在该工序中，为了使nMOSFET区域的沟道产生应变，淀积对于沟道产生拉伸应力的第2接触孔蚀刻停止层102。第2接触孔蚀刻停止层102通过等离子CVD装置，作为等离子氮化硅膜被淀积在各栅极区域间隙部8、栅极3以及栅极侧壁7之上。该等离子氮化硅膜可以通过等离子CVD装置的运行条件设定各种膜质，以对于nMOSFET的沟道产生拉伸应力的方式设定。例如，通过适当设定等离子CVD装置的RF功率等，作为等离子氮化硅膜可以设定SixNy(0＜x＜1，y＝1-x)，并能够以对于沟道产生拉伸应力的方式设定。另外，在该工序中，通过CVD装置，即便形成Si3N4作为氮化硅膜，也可以形成对于沟道产生拉伸应力的接触孔蚀刻停止层102。
在图6(a)～(c)中，与第3实施方式同样地进行保护膜形成以及剥离工序，在该制造过程之后，形成SAC结构。
(第4实施方式的效果)
除了在n MOSFET区域以及p MOSFET区域上都可以得到与第1以及第2实施方式相同的效果之外，通过追加一点点工序而具有如下的效果。即，通过对于沟道产生拉伸应力以及压缩应力的接触孔蚀刻停止层，可以提高n MOSFET以及p MOSFET两者的驱动力，通过在回蚀工序中将接触孔蚀刻停止层残留在n MOS器件区域的栅极区域间隙部8内，特别可以提高nMOSFET的电子迁移率。
因而，在今后的由比例缩小导致的性能提高较困难的状况下，根据本实施方式，在衬底上具有nMOSFET区域以及pMOSFET区域的半导体器件中，对驱动力较大的半导体器件上具有效果。
(第5实施方式)
图7(a)、(b)、(c)、图8(a)、(b)、(c)、图9(a)、(b)、(c)是按顺序表示本发明的实施方式的在衬底上形成nMOSFET以及p MOSFET的半导体器件的制造工序的流程的图。
在该实施方式中，在衬底1上形成多个n MOSFET以及多个pMOSFET，在形成多个n MOSFET以及p MOSFET的区域中，第1nMOSFET203和第2nMOSFET204接近，第1p MOSFET205和第2p MOSFET206接近，假设在它们之间存在规定量的间隙，对于图7～9的左侧的n MOSFET和右侧的p MOSFET，按顺序表示制造工序的流程。再者，到说明第3实施方式的图4(c)的工序为止都是共通的，因此省略说明以及图示。
在图7(a)中，在n MOSFET区域以及第p MOSFET区域上淀积第3绝缘膜9。在第3绝缘膜9的材质方面没有特别地限定，例如可以举出氧化硅膜等，但也可以是其他的绝缘膜，另外，即便不是绝缘性的膜(例如，具有导电性的膜)，也可以起到作用。
图7(b)是第3绝缘膜9的蚀刻工序。例如，用CF4等氟类气体通过RIE回蚀除去第3绝缘膜9。即，第3绝缘膜9是被埋入在第1以及第2nMOSFET203、204的相邻的栅极侧壁之间(栅极区域间隙部8)和第1以及第2p MOSFET205、206的相邻的栅极侧壁之间(栅极区域间隙部8)的状态。与在第1实施方式中说明的情况同样，第3绝缘膜9的高度H1被设定为规定的值，以使得后述的应变量成为最好的状态。或者，在半导体制造工序中，以H1成为规定的值的方式设定各种工艺参数。
在图7(c)中，在成为n MOSFET以及p MOSFET的区域上淀积第1接触孔蚀刻停止层101。第1接触孔蚀刻停止层101是覆盖栅极3、栅极侧壁7以及第3绝缘膜9的覆盖层。在该工序中，淀积用于对于n MOSFET区域的沟道产生拉伸应力的第1接触孔蚀刻停止层101。第1接触孔蚀刻停止层101通过等离子CVD装置，作为等离子氮化硅膜被淀积在各栅极区域间隙部8、栅极3以及栅极侧壁7之上。该等离子氮化硅膜可以通过等离子CVD装置的运行条件设定各种膜质，以对于nMOSFET的沟道产生拉伸应力的方式设定。例如，通过适当设定等离子CVD装置的RF功率等，作为等离子氮化硅膜可以设定SixNy(0＜x＜1，y＝1-x)，并能够以对于沟道产生拉伸应力的方式设定。另外，在该工序中，通过CVD装置，即便形成Si3N4作为氮化硅膜，也可以形成对于沟道产生拉伸应力的接触孔蚀刻停止层101。
图8(a)表示了作为用于除去形成在pMOSFET区域上的第1接触孔蚀刻停止层(contact etch stop layer)101的准备，用第1保护膜21掩盖n MOSFET区域的状态。
图8(b)是第1接触孔蚀刻停止层101的蚀刻工序。例如，通过RIE回蚀除去第1接触孔蚀刻停止层101。
在图8(c)中，在n MOSFET以及p MOSFET区域上淀积第2接触孔蚀刻停止层102。第2接触孔蚀刻停止层102是覆盖栅极3、栅极侧壁7、以及第3绝缘膜9的覆盖层。在该工序中，为了使pMOSFET区域的沟道产生应变，淀积对于沟道产生压缩应力的第2接触孔蚀刻停止层102。第2接触孔蚀刻停止层102通过等离子CVD装置，作为等离子氮化硅膜被淀积在各栅极区域间隙部8、栅极3以及栅极侧壁7之上。该等离子氮化硅膜可以通过等离子CVD装置的运行条件设定各种膜质，以对于pMOSFET的沟道产生压缩应力的方式设定。例如，通过适当设定等离子CVD装置的RF功率等，作为等离子氮化硅膜可以设定SixNy(0＜x＜1，y＝1-x)，并能够以对于沟道产生压缩应力的方式设定。
在图9(a)、(b)、(c)中，作为用于除去形成在n MOSFET区域上的第2接触孔蚀刻停止层102的准备，在p MOSFET区域上形成第2保护膜22，然后，通过蚀刻除去形成在n MOSFET区域上的第2接触孔蚀刻停止层102，最后，剥离第1保护膜21以及第2保护膜22。
在上述的制造过程后，通过自对准接触孔(SAC)形成法在源·漏区域4上形成接触孔。即，在通过CVD法等淀积氧化硅膜等层间绝缘膜(图未示)后，用接触孔用的掩模图案将第1接触孔蚀刻停止层101以及第2接触孔蚀刻停止层102作为蚀刻终止层进行干蚀刻，形成SAC结构。
再者，在本实施方式中是先形成n MOSFET区域用的接触孔蚀刻停止层，但即便先形成p MOSFET区域用的接触孔蚀刻停止层，也可以得到同样的结构，由此得到的作用效果也相同。
(第5实施方式的效果)
除了在n MOSFET区域以及p MOSFET区域上都可以得到与第1以及第2实施方式的效果相同的效果之外，通过追加一点点工序而具有如下的效果。即，通过对于沟道产生拉伸应力以及压缩应力的接触孔蚀刻停止层，可以独立地提高n MOSFET以及p MOSFET两者的驱动力，通过在回蚀工序中将第3绝缘膜9残留在n MOSFET以及p MOSFET区域的栅极区域间隙部8内，可以同时提高n MOSFET的电子迁移率以及p MOSFET的空穴迁移率。
因而，在今后的由比例缩小导致的性能提高较困难的状况下，根据本实施方式，在衬底上具有n MOSFET区域以及p MOSFET区域的半导体器件中，对驱动力较大的半导体器件上具有效果。
(第6实施方式)
图10是表示将栅极侧壁7变薄了的实施方式的图。在第5实施方式中的图7(a)所示的工序中，在将第3绝缘膜9淀积在第1nMOSFET203和第2n MOSFET204之间以及第1p MOSFET205和第2p MOSFET206之间的栅极区域间隙部8内之前，在由第1绝缘膜5和第2绝缘膜6构成的栅极侧壁7之中，剥离第2绝缘膜6，以使得第1绝缘膜5构成栅极侧壁7。由于已经利用栅极侧壁7通过离子注入等形成接触区域，并与扩散区域一起形成源·漏区域4，因此没有问题。以后的制造工序与第5实施方式同样。本实施方式的半导体器件中，L字型以及反L字型的较薄的第1绝缘膜5与各栅极3相接，然后残留在各栅极的两侧，并构成栅极侧壁。
本实施方式是剥离了第2绝缘膜6后形成L字型以及反L字型的第1绝缘膜5作为栅极侧壁7，但不限于此，在用于由离子注入等得到的接触区域形成的栅极侧壁部是用单一的材料形成的情况下，通过蚀刻等将上述的栅极侧壁部加工得较薄，也可以制成同样的结构。另外，加工得较薄的栅极侧壁部不限于L字型以及反L字型，只要是较薄的形状就起到与本实施方式的构成同样的作用。
(第6实施方式的效果)
除了第5实施方式的效果之外，本实施方式特别具有如下的效果。即，由于通过从栅极侧壁中间部向上部施加膜应力的方式引起沟道内的应力，特别是栅极侧壁部是较薄的形状，因此接触孔蚀刻停止层的拉伸以及压缩应力更有效地作用于各沟道。因而，通过对于沟道产生拉伸以及压缩应力的接触孔蚀刻停止层，可以提高n MOSFET以及pMOSFET两者的驱动力，并可以进一步提高n MOSFET的电子迁移率以及p MOSFET的空穴迁移率。
另外，将栅极侧壁部变薄、并在其上形成接触孔蚀刻停止层的方式，当然也可以适用于第1～4实施方式，其效果也与上述所示的效果相同。
(第1～6实施方式的效果)
图11是用于说明第1～6实施方式的效果的图。第1～6实施方式有降低接触电阻的效果。通常，由于狭窄栅极之间的膜厚变厚，因此当与源·漏区域4上的残膜一起进行回蚀时，衬底被挖下去，削去了硅化物部分400，因此引起接触电阻的增大。但是根据本实施方式，由于在栅极之间残留下膜，并且没有削去源·漏区域4上的硅化物部分400，因此可以防止接触电阻的增大，从而充分得到提高性能的效果。

Claims (5)

1.一种半导体器件，其特征在于，包括：
分别具有隔着栅极绝缘膜形成在衬底上的栅极、形成在所述栅极的两侧的栅极侧壁、以及形成在所述衬底上的源·漏区域的第1以及第2MOSFET；
被埋入在所述第1以及第2MOSFET的相邻的所述栅极侧壁之间的绝缘膜；以及
覆盖所述第1以及第2MOSFET的所述栅极和所述栅极侧壁、以及所述绝缘膜，从而使形成在所述源·漏区域之间的沟道产生应变的覆盖层。
2.一种半导体器件，其特征在于，包括：
分别具有隔着栅极绝缘膜形成在衬底上的栅极、形成在所述栅极的两侧的栅极侧壁、以及形成在所述衬底上的源·漏区域的第1以及第2第1导电型MOSFET；
分别具有隔着栅极绝缘膜形成在所述衬底上的栅极、形成在所述栅极的两侧的栅极侧壁、以及形成在所述衬底上的源·漏区域的第1以及第2第2导电型MOSFET；
被埋入在所述第1以及第2第1导电型MOSFET的相邻的所述栅极侧壁之间的绝缘膜；
覆盖所述第1以及第2第1导电型MOSFET的所述栅极和所述栅极侧壁、以及所述绝缘膜，从而使形成在所述源·漏区域之间的沟道产生应变的第1覆盖层；以及
覆盖所述第1以及第2第2导电型MOSFET的所述栅极和所述栅极侧壁，从而使形成在所述源·漏区域之间的沟道产生应变的第2覆盖层。
3.如权利要求2所述的半导体器件，其特征在于，所述第2覆盖层，是用与所述绝缘膜相同的材质形成的接触孔蚀刻停止层。
4.如权利要求1至3的任意一项所述的半导体器件，其特征在于，所述栅极侧壁的至少一部分与所述栅极相接而形成为L字以及反L字型。
5.一种半导体器件的制造方法，其中，具有：
第1步骤，通过隔着栅极绝缘膜在衬底上形成栅极，在所述栅极的两侧形成栅极侧壁，以及在所述衬底上形成源·漏区域，形成第1以及第2MOSFET；
第2步骤，在所述第1以及第2MOSFET的相邻的所述栅极侧壁之间形成绝缘膜；以及
第3步骤，用使形成在所述源·漏区域之间的沟道产生应变的覆盖层覆盖所述第1以及第2MOSFET的所述栅极、所述栅极侧壁、以及所述绝缘膜。
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