JP2008186989A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】ソース・ドレイン領域12,32上に設けられ、ゲート電極14(34)と同程度の形成高さに形成した層間絶縁膜2を含む全面に引っ張り性ストレス膜3を凹凸なく平坦に形成する。その後、PMOS形成領域における引っ張り性ストレス膜3を選択的に除去する。そして、層間絶縁膜2を含む全面に圧縮性ストレス膜5を凹凸なく平坦に形成した後、NMOS形成領域の圧縮性ストレス膜5を選択的に除去する。
【選択図】図8
Description
図1〜図10はこの発明の実施の形態1である半導体装置の製造方法を示す断面図である。以下、これらの図を参照して、実施の形態1の製造方法を説明する。なお、これらの図において、(a) は複数のNMOSトランジスタが形成されるNMOS形成領域における製造方法、(b) は複数のPMOSトランジスタが形成されるPMOS形成領域における製造方法を示している。
図1〜図10で示される実施の形態1の製造方法により得られる効果は以下の通りである。
図11〜図20はこの発明の実施の形態2である半導体装置の製造方法を示す断面図である。以下、これらの図を参照して、実施の形態2の製造方法を説明する。なお、これらの図において、(a) は複数のNMOSトランジスタが形成されるNMOS形成領域における製造方法、(b) は複数のPMOSトランジスタが形成されるPMOS形成領域における製造方法を示している。
図11〜図20で示される実施の形態2の製造方法により得られる効果は以下の通りである。
図21〜図30はこの発明の実施の形態3である半導体装置の製造方法を示す断面図である。以下、これらの図を参照して、実施の形態3の製造方法を説明する。なお、これらの図において、(a) は複数のNMOSトランジスタが形成されるNMOS形成領域における製造方法、(b) は複数のPMOSトランジスタが形成されるPMOS形成領域における製造方法を示している。
図21〜図30で示される実施の形態3の製造方法により実施の形態2と同様な効果に加え以下の効果が得られる。
図31〜図34はこの発明の実施の形態4である半導体装置の製造方法を示す断面図である。以下、これらの図を参照して、実施の形態4の製造方法を説明する。
上述した実施の形態4の製造方法により実施の形態1〜実施の形態3と同様な効果に加え以下の効果が得られる。
図35〜図38はこの発明の実施の形態5である半導体装置の製造方法を示す断面図である。以下、これらの図を参照して、実施の形態5の製造方法を説明する。
上述した実施の形態5の製造方法により実施の形態1〜実施の形態3と同様な効果に加え以下の効果が得られる。
Claims (15)
- 半導体基板上に形成され、ゲート電極及びソース・ドレイン領域を有するMOSトランジスタと、
前記ソース・ドレイン領域上に形成された層間絶縁膜とを備え、前記層間絶縁膜は前記ゲート電極上に形成されず、
前記MOSトランジスタの前記ゲート電極及び前記層間絶縁膜上に形成されたストレス膜をさらに備え、前記ストレス膜は前記MOSトランジスタに対し駆動能力を向上させるストレスを与える、
半導体装置。 - 請求項1記載の半導体装置であって、
前記ストレス膜は前記ゲート電極の側面に沿ってさらに形成される、
半導体装置。 - 請求項1あるいは請求項2記載の半導体装置であって、
前記MOSトランジスタは、各々が前記ゲート電極及び前記ソース・ドレイン領域を有するNMOSトランジスタ及びPMOSトランジスタを含み、前記NMOSトランジスタ及びPMOSトランジスタはNMOS形成領域及びPMOS形成領域にそれぞれ形成され、
前記ストレス膜は、前記NMOS形成領域に形成される引っ張り性ストレス膜と、前記PMOS形成領域に形成される圧縮性ストレス膜とを含む、
半導体装置。 - 請求項3記載の半導体装置であって、
前記NMOSトランジスタの前記ゲート電極及びPMOSトランジスタの前記ゲート電極は、前記NMOSトランジスタ及び前記PMOSトランジスタで共有される共有ゲート電極を含み、
前記NMOS形成領域及び前記PMOS形成領域のPN境界部の近傍において、前記共有ゲート電極上の一部に、前記引っ張り性ストレス膜及び前記圧縮性ストレス膜が共に形成されない開口部を有し、前記開口部を挟んで前記引っ張り性ストレス膜と前記圧縮性ストレス膜とは前記共有ゲート上で分離形成される、
半導体装置。 - 請求項1ないし請求項4のうち、いずれか1項に記載の半導体装置であって、
前記ゲート電極上及び前記層間絶縁膜下に形成される、前記層間絶縁膜と異なる膜種の下層膜をさらに備える、
半導体装置。 - 請求項1ないし請求項5のうち、いずれか1項に記載の半導体装置であって、
前記MOSトランジスタは前記ゲート電極の側面に多層構造のサイドウォール部を有する、
半導体装置。 - 請求項1ないし請求項5のうち、いずれか1項に記載の半導体装置であって、
前記MOSトランジスタは前記ゲート電極の側面に単層構造のサイドウォール部を有する、
半導体装置。 - (a) 半導体基板に、ゲート電極、ソース・ドレイン領域を有するMOSトランジスタを形成するステップと、
(b) 前記ソース・ドレイン領域上に層間絶縁膜を形成するステップとを備え、前記層間絶縁膜は前記ゲート電極上に形成されず、
(c) 前記ゲート電極及び前記層間絶縁膜上にストレス膜を形成するステップをさらに備え、前記ストレス膜は前記MOSトランジスタに対し駆動能力を向上させるストレスを与える、
半導体装置の製造方法。 - 請求項8記載の半導体装置の製造方法であって、
前記ステップ(b) は、
(b-1) 前記ゲート電極、前記ソース・ドレイン領域を覆って層間絶縁下層膜を形成するステップと、
(b-2) 前記層間絶縁下層膜上に前記層間絶縁膜を形成するステップと、
(b-3) 前記ゲート電極側面の前記層間絶縁下層膜を選択的に除去し、前記ゲート電極の側面に沿って側面開口部を設けるステップとを含み、
前記ステップ(c) は、前記ゲート電極及び前記層間絶縁膜上に加えて、前記側面開口部にも前記ストレス膜を形成するステップを含む、
半導体装置の製造方法。 - 請求項8あるいは請求項9記載の半導体装置の製造方法であって、
前記MOSトランジスタは各々が前記ゲート電極及び前記ソース・ドレイン領域を有するNMOSトランジスタ及びPMOSトランジスタを含み、前記NMOSトランジスタ及びPMOSトランジスタはNMOS形成領域及びPMOS形成領域にそれぞれ形成され、
前記ストレス膜は引っ張り性ストレス膜と圧縮性ストレス膜とを含み、
前記ステップ(c) は、
(c-1) 前記NMOS形成領域において、前記引っ張り性ストレス膜を選択的に形成するステップと、
(c-2) 前記PMOS形成領域において、前記引っ張り性ストレス膜を選択的に形成するステップとを含む、
半導体装置の製造方法。 - 請求項10記載の半導体装置の製造方法であって、
前記NMOSトランジスタの前記ゲート電極及びPMOSトランジスタの前記ゲート電極は、前記NMOSトランジスタ及び前記PMOSトランジスタで共有される共有ゲート電極を含み、前記共有ゲート電極は前記NMOS形成領域上から前記PMOS形成領域上にかけて形成され、
前記ステップ(c-1),(c-2)の実行後に、 前記NMOS形成領域及びPMOS形成領域のPN境界部近傍の前記共有ゲート電極上において、前記引っ張り性ストレス膜と前記圧縮性ストレス膜とが重なったストレス膜重複部が形成され、
(d) 前記ストレス膜重複部を覆って全面に平坦化膜を形成した後、前記平坦化膜及び前記ストレス膜重複部に対する平坦化処理を行い、前記ストレス膜重複部を除去するステップ、
をさらに備える半導体装置の製造方法。 - 請求項10記載の半導体装置の製造方法であって、
前記NMOSトランジスタの前記ゲート電極及びPMOSトランジスタの前記ゲート電極は、前記NMOSトランジスタ及び前記PMOSトランジスタで共有される共有ゲート電極を含み、前記共有ゲート電極は前記NMOS形成領域上から前記PMOS形成領域上にかけて形成され、
前記ステップ(c-1),(c-2)の実行後に、 前記NMOS形成領域及びPMOS形成領域のPN境界部近傍の前記共有ゲート電極上において、前記引っ張り性ストレス膜と前記圧縮性ストレス膜とが共に形成されない開口部が形成され、前記開口部を挟んで前記引っ張り性ストレス膜と前記圧縮性ストレス膜とは前記共有ゲート上で分離形成され
(d) 前記開口部を埋め込んで全面に平坦化膜を形成した後、前記平坦化膜に対する平坦化処理を行うステップ、
をさらに備える半導体装置の製造方法。 - 請求項8ないし請求項12のうち、いずれか1項に記載の半導体装置の製造方法であって、
前記MOSトランジスタは前記ゲート電極の側面に多層構造のサイドウォール部を有する、
半導体装置の製造方法。 - 請求項8ないし請求項12のうち、いずれか1項に記載の半導体装置の製造方法であって、
前記MOSトランジスタは前記ゲート電極の側面に単層構造のサイドウォール部を有する、
半導体装置の製造方法。 - 請求項8記載の半導体装置の製造方法であって、
前記ステップ(b) は、
(b-1) 前記ゲート電極、前記ソース・ドレイン領域を覆って下層膜を形成するステップと、
(b-2) 前記下層膜上に前記層間絶縁膜を形成するステップと、
(b-3) 前記下層膜をストッパーとして、前記層間絶縁膜を上方から除去するステップと、
を備える半導体装置の製造方法。
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JP2007018923A JP2008186989A (ja) | 2007-01-30 | 2007-01-30 | 半導体装置及びその製造方法 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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US20160293735A1 (en) * | 2013-12-04 | 2016-10-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor Device with Strained Layer |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007067118A (ja) * | 2005-08-30 | 2007-03-15 | Toshiba Corp | 半導体装置及びその製造方法 |
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2007
- 2007-01-30 JP JP2007018923A patent/JP2008186989A/ja active Pending
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JP2007067118A (ja) * | 2005-08-30 | 2007-03-15 | Toshiba Corp | 半導体装置及びその製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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US20160293735A1 (en) * | 2013-12-04 | 2016-10-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor Device with Strained Layer |
US9831321B2 (en) * | 2013-12-04 | 2017-11-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device with strained layer |
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