CN102136429B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及半导体器件及其制造方法。通过提高施加到晶体管的沟道部分的应力而提高电流增加效应。半导体器件设置有：侧壁绝缘膜(33、53)，具有通过移除牺牲栅极而形成的沟槽(39、59)并且形成于半导体衬底(11)上；栅电极(43、63)，经由栅极绝缘膜(41)而形成于所述沟槽(39、59)内；第一和第二应力施加膜(21、22)，分别从所述侧壁绝缘膜(33、53)之上形成于所述半导体衬底(11)上；以及源极/漏极区域(35、36、55、56)，在所述半导体衬底(11)上形成于所述栅电极(43、63)的两侧。所述应力施加膜(21、22)在形成所述第一沟槽(39)和所述第二沟槽(59)之前形成。

Description

半导体器件及其制造方法
分案申请说明
本申请是于2008年2月27日递交的专利申请号为200880009111.1，发明名称为“半导体器件及其制造方法”的专利申请的分案申请。
技术领域
本发明涉及具有施加到晶体管沟道的应力的半导体器件及其制造方法。
背景技术
这些年来，半导体集成电路在集成度、高速以及能耗方面已经达到了较高水平，并且已经对改善晶体管的质量方面提出了更多要求。增强晶体管的能力存在许多方法。具体而言，在半导体器件的表面上层叠受应力薄膜的情况下通过在半导体器件上施加适当的应力而提高载流子的迁移率的方法已经广泛使用，因为其在100nm或更短的栅极长度的晶体管中没有副作用(例如，参考JP-A-2002-198368，JP-A-2005-57301，JP-A-2006-165335，and JP-A-2006-269768)。
参考图26-28中的制造工艺描述使用应力施加膜来制造晶体管的传统方法。
如图26(1)所示，在半导体衬底111上形成STI(浅沟槽隔离)结构的元件隔离区域114。
接着，如图26(2)所示，通过表面氧化形成氧化硅膜(未示出)作为当在硅衬底11中离子注入杂质时保护沟道的保护膜。然后，分别在n型晶体管区域和p型晶体管区域离子注入杂质，由此形成p型阱区域115和n型阱区域116。
然后，如图26(3)所示，移除保护性的氧化硅，以约1-3nm的厚度形成新的栅极氧化物膜141。
接着，如图26(4)所示，在栅极氧化物膜141上以约100-150nm的厚度形成多晶硅膜后，使用光刻技术和干法蚀刻技术，用多晶硅膜形成栅电极143和163。
接着，如图27(5)所示，通过杂质注入，在n型晶体管区域通过注入n型杂质(注入As离子、P离子等)形成n型延伸区域131和132，通过注入p型杂质(诸如B离子等)在p型晶体管区域形成p型延伸区域151和152。
接着，如图27(6)所示，在利用CVD方法和干法蚀刻方法形成包括约20nm-50nm厚度的氮化硅膜或氧化物膜的栅极侧壁绝缘膜133和153后，注入杂质离子，以形成n型晶体管区域中的源极/漏极区域135和136以及p型晶体管区域中的源极/漏极区域155和156。然后，通过瞬间在约1050℃温度下加热，活化杂质。
接着，如图27(7)所示，按照硅化物工艺技术，使用钴(Co)、镍(Ni)等在源极/漏极区域135、136、155和156以及栅电极143和163上形成厚度为20nm-50nm的硅化物电极137、138、157、158、139和159。
接着，如图28(8)所示，利用CVD方法、光刻方法和干法蚀刻方法，在p型晶体管103上形成厚度为约20nm-60nm、压应力为约1GPa-3GPa的氮化硅膜的压应力线性膜122。
此外，如图28(9)所示，利用CVD方法、光刻方法和干法蚀刻方法，在n型晶体管102上形成张应力为约1GPa-2GPa由氮化硅膜形成的张应力线性膜121。由于此线性膜的效应，压应力沿沟道的方向被施加到p型晶体管的沟道，以提高空穴的迁移率，张应力施加到n型晶体管的沟道，以提高电子的迁移率。
接着，如图28(10)所示，通过CVD方法形成由氧化硅(SiO2)等形成的层间绝缘膜171。此外，在利用干法蚀刻技术钻出接触孔后，嵌入钨(W)等金属，以形成接触电极144、145、164和165，其连接到源极/漏极区域135、136、155和156，从而完成晶体管101。
在传统晶体管结构中，通过在完成的晶体管器件上形成应力薄膜，可以将应力施加到器件上并且比较容易地提高晶体管的迁移率；但是，存在这样的一个问题，与薄膜的应力相比，由于来自栅电极的排斥力，仅较小的应力被强加到晶体管的沟道。为了施加较大的应力，必须使得膜变厚或使得膜的内部应力自身变大。但是，当膜变厚时，存在一些问题，即，其与相邻晶体管部分开始接触，这降低了应力效应，并且因为氮化硅膜的一部分变厚而使得钻出接触孔变难。此外，当膜的内部应力变大时，存在产生膜的缺陷(诸如裂纹)的问题。
要解决的问题是，在在晶体管器件上形成具有应力的薄膜结构中，与薄膜的应力相比，由于来自栅电极的排斥力，仅较小的应力被施加到晶体管的沟道上。
本发明的目的在于通过提高施加在晶体管沟道区域的应力而增强电流提高效应。
发明内容
根据权利要求1的本发明的特征在于包括：侧壁绝缘膜，其形成在半导体衬底上，具有通过移除牺牲栅极而形成的沟槽；栅电极，其经由栅极绝缘膜而形成于所述半导体衬底上的所述沟槽内；应力施加膜，其沿所述侧壁绝缘膜形成于所述半导体衬底上方；以及源极/漏极区域，其在所述半导体衬底中形成于所述栅电极的两侧，其特征还在于：所述应力施加膜在形成所述沟槽之前形成。
在根据权利要求1的发明中，因为应力施加膜在形成所述沟槽之前形成，所述牺牲栅极是在以下状态下移除的：由于所述应力施加膜而有应力施加在所述半导体衬底上。因此，已经施加到所述牺牲栅极上的应力开始施加到半导体衬底上移除所述牺牲栅极的区域，即，晶体管沟道区域，由此提高施加到所述沟道区域的应力。
根据权利要求5的本发明包括n型晶体管和p型晶体管，其特征在于：所述n型晶体管在所述半导体衬底的n型晶体管形成区域中具有：侧壁绝缘膜，其形成在所述半导体衬底上，具有通过移除第一牺牲栅极而形成的第一沟槽；栅电极，其经由栅极绝缘膜在所述半导体衬底上形成于所述第一沟槽内；具有张应力的第一应力施加膜，沿所述侧壁绝缘膜形成于所述半导体衬底上方；以及源极/漏极区域，其在所述半导体衬底中形成于所述栅电极的两侧；并且所述p型晶体管在所述半导体衬底的p型晶体管形成区域中，具有：侧壁绝缘膜，其形成在所述半导体衬底上，具有通过移除第二牺牲栅极而形成的第二沟槽；栅电极，其在所述半导体衬底上经由栅极绝缘膜形成于所述第二沟槽内；具有压应力的第二应力施加膜，其沿所述侧壁绝缘膜形成于所述半导体衬底上方，以及源极/漏极区域，其在所述半导体衬底中形成于所述栅电极的两侧，其特征还在于：所述第一应力施加膜在形成所述第一沟槽之前形成；所述第二应力施加膜在形成所述第二沟槽之前形成。
在根据权利要求5的发明中，因为所述第一应力施加膜在形成所述第一沟槽之前形成并且所述第二应力施加膜在形成所述第二沟槽之前形成，所以在应力由于所述应力施加膜而已施加在所述半导体衬底的状态下移除所述牺牲栅极。因此，已经施加到所述牺牲栅极上的应力开始施加到半导体衬底上移除所述牺牲栅极的区域，即，晶体管沟道区域，由此提高施加到所述沟道区域的应力。
根据权利要求17的发明的特征在于包括：在半导体衬底上形成牺牲栅极、接着在所述牺牲栅极的每个侧壁上形成侧壁绝缘膜以及在所述半导体衬底中在各个所述牺牲栅极的两侧形成源极/漏极区域的步骤；沿所述侧壁绝缘膜而在所述半导体衬底上方形成应力施加膜的步骤；通过移除所述牺牲栅极形成沟槽的步骤；以及经由栅极绝缘膜而在所述半导体衬底上所述沟槽内形成栅电极的步骤。
在根据权利要求17的发明中，因为应力施加膜在形成所述沟槽之前形成，所以在应力由于所述应力施加膜而已施加在所述半导体衬底的状态下移除所述牺牲栅极。因此，已经施加到所述牺牲栅极上的应力开始施加到半导体衬底上移除所述牺牲栅极的区域，即，晶体管沟道区域，由此提高施加到所述沟道区域的应力。
在根据权利要求19的发明中，提供了一种制造半导体器件的方法，其特征在于包括：在半导体衬底上在n型晶体管形成区域和p型晶体管形成区域中均形成牺牲栅极、接着在各个所述牺牲栅极的侧壁上形成侧壁绝缘膜以及在所述半导体衬底中在各个所述牺牲栅极的两侧形成源极/漏极区域的步骤；沿所述侧壁绝缘膜而在所述半导体衬底上方的所述n型晶体管形成区域中形成第一应力施加膜的步骤；沿所述侧壁绝缘膜而在所述半导体衬底上方的所述p型晶体管形成区域中形成第二应力施加膜的步骤；通过移除各个所述牺牲栅极形成沟槽的步骤；以及经由栅极绝缘膜而在所述半导体衬底上的各个所述沟槽内形成栅电极的步骤。
在根据权利要求19的发明中，因为所述第一应力施加膜在形成所述第一沟槽之前形成并且所述第二应力施加膜在形成所述第二沟槽之前形成，所以在应力由于所述应力施加膜而已经施加在所述半导体衬底的状态下移除所述牺牲栅极。因此，已经施加到所述牺牲栅极上的应力开始施加到半导体衬底上移除所述牺牲栅极的区域，即，晶体管沟道区域，由此提高施加到所述沟道区域的应力。
根据本发明，因为施加到晶体管的沟道区域的应力增大，所以可以急剧增大迁移率，由此有利地提高晶体管的响应性能。
附图说明
图1是示出根据本发明的半导体器件的一个实施例(第一实施例)的示意性剖面结构视图。
图2是示出根据本发明的制造半导体器件的方法的一个实施例(第一实施例)的制造工艺的剖面图。
图3是示出根据本发明的制造半导体器件的方法的一个实施例(第一实施例)的制造工艺的剖面图。
图4是示出根据本发明的制造半导体器件的方法的一个实施例(第一实施例)的制造工艺的剖面图。
图5是示出根据本发明的制造半导体器件的方法的一个实施例(第一实施例)的制造工艺的剖面图。
图6是示出根据本发明的制造半导体器件的方法的一个实施例(第一实施例)的制造工艺的剖面图。
图7是示出根据本发明的制造半导体器件的方法的一个实施例(第一实施例)的制造工艺的剖面图。
图8是用于描述根据第一实施例的n型晶体管的应力增加效应的示意图。
图9是用于描述根据第一实施例的p型晶体管的应力增加效应的示意图。
图10是用于描述根据第一实施例的n型和p型晶体管的迁移率增强效应的示意图。
图11是示出根据本发明的半导体器件的另一个实施例(第二实施例)的示意性剖面结构视图。
图12是示出根据本发明的制造半导体器件的方法的实施例(第二实施例)的制造工艺的剖面图。
图13是示出根据本发明的制造半导体器件的方法的实施例(第二实施例)的制造工艺的剖面图。
图14是用于描述根据第二实施例的n型晶体管的应力增加效应的示意图。
图15是用于描述根据第二实施例的p型晶体管的应力增加效应的示意图。
图16是用于描述根据第二实施例的n型和p型晶体管的迁移率增强效应的示意图。
图17是示出根据本发明的半导体器件的另一个实施例(第三实施例)的示意性剖面结构视图。
图18是示出根据本发明的半导体器件的另一个实施例(第四实施例)的示意性剖面结构视图。
图19是用于描述根据第三和第四实施例的p型晶体管的应力增加效应的示意图。
图20是用于描述根据第三和第四实施例的p型晶体管的迁移率增强效应的示意图。
图21是示出根据本发明的半导体器件的另一个实施例(第五实施例)的示意性剖面结构视图。
图22是示出根据本发明的半导体器件的另一个实施例(第六实施例)的示意性剖面结构视图。
图23是用于描述根据第五和第六实施例的p型晶体管的应力增加效应的示意图。
图24是用于描述根据第五和第六实施例的p型晶体管的迁移率增强效应的示意图。
图25是示出根据本发明的半导体器件的另一个实施例(第七实施例)的示意性剖面结构视图。
图26是示出根据传统技术的制造半导体器件的方法的一个示例的制造工艺的剖面图。
图27是示出根据传统技术的制造半导体器件的方法的示例的制造工艺的剖面图。
图28是示出根据传统技术的制造半导体器件的方法的示例的制造工艺的剖面图。
具体实施方式
参考图1的示意性剖面结构视图，描述根据本发明的半导体器件的一个实施例(第一实施例)。
如图1所示，在半导体衬底11上形成分别隔开n型晶体管形成区域12和p型晶体管形成区域13的元件隔离区域14。例如，硅衬底用作半导体衬底11，并且例如元件隔离区域14形成在包括氧化物膜的STI(浅沟槽隔离)结构中。
具有p型杂质引入的p型阱区域15形成在半导体衬底11的n型晶体管形成区域12中，具有n型杂质引入的n型阱区域16形成在半导体衬底11的p型晶体管形成区域13中。
在半导体衬底11上，具有通过移除第一牺牲栅极(未示出)而形成的第一沟槽39的侧壁绝缘膜33形成在n型晶体管形成区域12中，而具有通过移除第二牺牲栅极(未示出)而形成的第二沟槽59的侧壁绝缘膜53形成在p型晶体管形成区域13中。侧壁绝缘膜33和53的厚度例如形成为约20nm-50nm。
栅电极43经由栅极绝缘膜41而形成于半导体衬底11上的第一沟槽39内，栅电极63经由栅极绝缘膜41而形成于半导体衬底11上的第二沟槽59内。
例如，栅极绝缘膜41由氧化铪(HfO2)膜、高介电常数(高k)的绝缘膜形成，其厚度为约2nm-3nm。虽然此实施例采用HfO2，但是可以使用另外的高k材料，诸如HfSiO、氧化钽(Ta2O5)、氧化铝铪(HfAlOx)等，或者，半导体材料的表面(例如，硅表面)可以简单地被氧化作为栅极绝缘膜41。或者，高介电常数(高k)绝缘膜可以预先形成于半导体衬底11的表面上并且可以作为栅极绝缘膜。
例如，栅电极43和63由金属化合物层或金属层形成。作为示例，这里使用氮化钛(TiN)。作为金属层，可以选择钨(W)、钛(Ti)、氮化钛(TiN)、铪(Hf)、硅化铪(HfSi)、钌(Ru)、铱(Ir)、钴(Co)等。虽然本实施例采用单层，但是可以层叠多层金属膜，以降低阻抗和调节阈值电压。
延伸区域31和32在半导体衬底11中形成于n型晶体管形成区域12中的第一沟槽39的两侧。此外，源极/漏极区域35和36在半导体衬底11中经由各个延伸区域31和32形成于第一沟槽39的两侧。作为n型杂质，磷(P)或砷(As)被引入到延伸区域31和32以及源极/漏极区域35和36。
此外，在p型晶体管形成区域13中，延伸区域51和52在半导体衬底11中形成于第二沟槽59的两侧。此外，源极/漏极区域55和56经由各个延伸区域51和52在半导体衬底11中形成于第二沟槽59的两侧。作为p型杂质，硼(B)、铟(In)等被引入到延伸区域51和52以及源极/漏极区域55和56中。
硅化物电极37和38形成在源极/漏极区域35和36上，硅化物电极57和58形成在源极/漏极区域55和56上，由此降低各个源极/漏极区域的阻抗。各个硅化物电极37、38、57和58由例如含钴(Co)、镍(Ni)、铂(Pt)或其化合物的硅化物层形成，其厚度为20nm-30nm。
在n型晶体管形成区域12中，具有张应力的第一应力施加膜21沿着侧壁绝缘膜33形成在半导体衬底11上，在p型晶体管形成区域13中，具有压应力的第二应力施加膜22沿着侧壁绝缘膜53形成在半导体衬底11上。这样，在形成第一沟槽39之前形成第一应力施加膜21，在形成第二沟槽59之前形成第二应力施加膜22。
例如第一应力施加膜21由具有张应力的氮化硅膜形成，膜厚度为约40nm。虽然在本实施例中形成具有约1.2GPa的张应力的膜，但是应力并不局限于此值。膜厚度并不局限于本实施例中的上述膜厚度。
此外，例如第二应力施加膜22由具有压应力的氮化硅膜形成，膜厚度为约40nm。虽然在本实施例中形成具有约1.2GPa的压应力的膜，但是应力并不局限于此值。膜厚度并不局限于本实施例中的上述膜厚度。
此外，第一层间绝缘膜71和第二层间绝缘膜72形成在半导体衬底11的整个表面上。例如，这些第一和第二层间绝缘膜71和72由氧化硅(SiO2)膜形成。
与源极/漏极区域35、36、55和56连通的接触空73、74、75和76形成于第二层间绝缘膜72和第一层间绝缘膜71中，形成嵌入钨(W)等的源/漏电极44、45、64和65。这样就构造成包括n型晶体管Tr1和p型晶体管Tr2的半导体器件1。
接着，参考图2-7中的制造工艺的剖视图描述制造半导体衬底的制造方法的实施例(第一实施例)。这里，描述根据第一实施例的制造半导体器件的方法。
如图2(1)所示，电隔离n型晶体管形成区域12和p型晶体管形成区域13的元件隔离区域14形成于半导体衬底11上。例如，上述半导体衬底11采用硅衬底，并且元件隔离区域14形成在例如由氧化物膜形成的STI(浅沟槽隔离)结构中。
接着，如图2(2)所示，用于在离子注入时保护沟道的保护膜80形成在半导体衬底11上。例如，保护膜80由氧化硅膜形成，其厚度为约5nm-10nm。例如，其形成方法采用表面氧化。接着，在形成覆盖p型晶体管形成区域13的离子注入掩膜(未示出)之后，按照离子注入方法，在半导体衬底11的n型晶体管形成区域12中引入p型杂质，以形成p型阱区域15。
此后，移除上述离子注入掩膜。
接着，在形成覆盖n型晶体管形成区域12的离子注入掩膜(未示出)之后，按照离子注入方法，在半导体衬底11的p型晶体管形成区域13中引入n型杂质，以形成n型阱区域16。
此后，移除上述离子注入掩膜。此外，移除保护膜18。
可以首先形成p型阱区域15和n型阱区域16中的任何一个。
接着，如图2(3)所示，在半导体衬底11上顺序地形成牺牲栅极绝缘膜81、牺牲栅极形成膜82和硬掩膜层83。
例如，牺牲栅极绝缘膜81由氧化硅膜形成，其厚度为约1nm-3nm。例如，形成膜的方法采用热氧化工艺。
例如，牺牲栅极形成膜82由多晶硅膜形成，其厚度为约100nm-150nm。其形成方法例如采用CVD方法等。虽然，在本实施例的后续工艺中移除牺牲栅极绝缘膜，但是，在某些情况下可以在此阶段形成栅极绝缘膜。例如，栅极绝缘膜可以使用氧化铪(HfO2)等的高介电常数(高k)绝缘膜。牺牲栅极形成膜82可以采用无定形硅膜。
硬掩膜83例如使用氮化硅膜，其厚度为约30nm-100nm。膜形成方法例如采用CVD方法。
然后，在硬掩膜层83上通过光刻技术或电子束光刻技术图案化光刻胶(未示出)，以形成用于形成晶体管的栅电极的光刻胶掩膜图案(未示出)。使用光刻胶掩膜图案作为掩膜，通过干法蚀刻方法等蚀刻硬掩膜层83。在蚀刻之后，移除光刻胶掩膜图案，在剩余的硬掩膜层83作为蚀刻掩膜的情况下，使用干法蚀刻方法等蚀刻牺牲栅极形成膜82和牺牲栅极绝缘膜81。
由此，如图3(4)所示，在半导体衬底11上形成牺牲栅极84和85。
优选地，在几乎不导致蚀刻硬掩膜层83的选择比的情况下进行干法蚀刻。
接着，如图3(5)所示，在n型晶体管形成区域12中，延伸区域31和32在半导体衬底11中形成于n型晶体管形成区域12中的牺牲栅极84的两侧。
在p型晶体管形成区域13中，延伸区域51和52在半导体衬底11中形成于p型晶体管形成区域13中的牺牲栅极85的两侧。
更具体而言，在形成覆盖p型晶体管形成区域13的离子注入掩膜(未示出)之后，根据离子注入方法，在半导体衬底11的n型晶体管形成区域12中的牺牲栅极84的两侧引入n型杂质，由此形成延伸区域31和32。在此离子注入中，例如使用磷(P)、砷(As)等作为n型杂质。此外，例如，使用光刻胶膜作为n型杂质的离子注入掩膜。此后，移除上述离子注入掩膜。
然后，在形成覆盖n型晶体管形成区域12的离子注入掩膜(未示出)之后，根据离子注入方法，在半导体衬底11的p型晶体管形成区域13中的牺牲栅极85的两侧引入p型杂质，由此形成延伸区域51和52。在此离子注入中，例如使用硼(B)、铟(In)等作为p型杂质。此外，例如，使用光刻胶膜作为p型杂质的离子注入掩膜。
此后，移除离子注入掩膜。
在各个延伸区域31、32、51和52中注入杂质之前，可以由侧壁保护膜(诸如氮化硅膜、氧化硅膜等)保护各个牺牲栅极84和85的侧壁。
接着，如图3(6)所示，在牺牲栅极84和85的各个侧壁上分别形成侧壁绝缘膜33和53。侧壁绝缘膜33和53的厚度例如形成为约20nm-50nm。
此后，源极/漏极区域35和36经由各个延伸区域31和32而在半导体衬底11中形成于牺牲栅极84的两侧。
同样，源极/漏极区域55和56经由各个延伸区域51和52而在半导体衬底11中形成于牺牲栅极85的两侧。
在p型晶体管形成区域中形成离子注入掩膜(未示出)之后，例如在半导体衬底11中通过离子注入n型杂质形成源极/漏极区域35和36。
接着，移除上述离子注入掩膜。
此外，在n型晶体管形成区域中形成离子注入掩膜(未示出)之后，例如在半导体衬底11中通过离子注入p型杂质形成源极/漏极区域55和56。
接着，移除上述离子注入掩膜。
此后，进行活化退火，以活化延伸区域31、32、51和52以及源极/漏极区域35、36、55和56中所注入的杂质。例如通过在约1000℃-1100℃下快速热退火(RTA)进行活化退火。
接着，如图4(7)所示，根据硅化物工艺技术，硅化物电极37和38形成在源极/漏极区域35和36上，硅化物电极57和58形成在源极/漏极区域55和56上，由此降低各个源极/漏极区域的阻抗。在硅化物工艺技术中，厚度为约20nm-50nm的硅化物层由钴(Co)、镍(Ni)、铂(Pt)或其化合物形成。
接着，如图4(8)所示，具有压应力的第二应力施加膜(压应力线性膜)22形成在整个表面上。此应力施加膜按照等离子体CVD方法由具有1.2GPa的压应力的氮化硅膜形成，其膜厚度为40nm。
通过在400℃-600℃的衬底温度、0.13kPa-0.67kPa的压力以及50W-500W的RF功率条件下，提供用于化学反应的氢气(H2)(1000cm3/min-5000cm3/min)、氮气(N2)(500cm3/min-2500cm3/min)、氩气(Ar)(1000cm3/min-5000cm3/min)、氨气(NH3)(50cm3/min-200cm3/min)以及三甲基硅烷气体(10cm3/min-50cm3/min)，形成第二应力施加膜22。
虽然在本实施例中形成具有约1.2GPa的压应力的膜，但是应力并不局限于此值。同样，膜厚度也并不局限于本实施例中的上述膜厚度。
此后，将光刻技术和干法蚀刻技术用于处理第二应力施加膜22，使得仅在p型晶体管形成区域13上的第二应力施加膜22保留下来。
接着，如图4(9)所示，具有张应力的第一应力施加膜(张应力线性膜)21形成在整个表面上。此第一应力施加膜21按照等离子体CVD方法由具有1.2GPa的张应力的氮化硅膜形成，其膜厚度为40nm。
通过在200℃-400℃的衬底温度、0.67kPa-2.0kPa的压力以及50W-500W的RF功率条件下，提供用于化学反应的氮气(N2)(500cm3/min-2000cm3/min)、氨气(NH3)(500cm3/min-1500cm3/min)、硅烷(SiH4)气体(50cm3/min-300cm3/min)，形成第一应力施加膜21。此外，在膜形成之后，在400℃-600℃的温度、0.67kPa-2.0kPa的压力下以及1kW-10kW紫外线(UV)灯功率的条件下，供应氦气(He)(10L/min-20L/min)并进行紫外照射处理。
虽然在本实施例中形成具有约1.2GPa的张应力的膜，但是应力并不局限于此值。此外，膜厚度不并局限于本实施例中的上述膜厚度。
此后，将光刻技术和干法蚀刻技术用于处理第一应力施加膜21，使得仅在n型晶体管形成区域12上的第一应力施加膜21保留下来。可以首先形成第一和第二应力施加膜21和22中的任何一个。
接着，如图5(10)所示，第一层间绝缘膜71形成在半导体衬底11的整个表面上。第一层间绝缘膜71例如由氧化硅(SiO2)膜形成。
接着，如图5(11)所示，移除第一层间绝缘膜71的表面部分，以暴露各个牺牲栅极84和85的顶部。在此移除工艺中，例如按照CMP方法抛光第一层间绝缘膜71的表面。然后，暴露各个牺牲栅极84和85的顶部。
接着，如图5(12)所示，移除牺牲栅极84和85(参考图5(11))。此移除工艺通过干法蚀刻进行。继续地，通过湿法蚀刻使用氢氟酸移除牺牲栅极绝缘膜81的氧化硅膜，以形成沟槽39和59。由此，在侧壁绝缘膜33和53内形成沟槽39和59。
接着，如图6(13)所示，栅极绝缘膜41形成在包括沟槽39和49的内表面在内的第一层间绝缘膜71的表面上。例如，栅极绝缘膜41按照CVD方法等由氧化铪(HfO2)膜、高介电常数(高k)的绝缘膜形成，其厚度为约2nm-3nm。虽然此实施例采用HfO2，但是可以使用其它高k材料，诸如HfSiO、氧化钽(Ta2O5)、氧化铝铪(HfAlOx)等，或者，半导体衬底11的表面(例如，硅表面)可以简单地被氧化作为栅极绝缘膜41。或者，高介电常数(高k)绝缘膜可以预先形成于半导体衬底11的表面上并且可以作为栅极绝缘膜。
如图6(14)所示，栅电极形成层42经由栅极绝缘膜41而嵌入在沟槽39和59中。此栅电极形成层42例如使用金属化合物层或金属层。这里，作为示例，使用氮化钛(TiN)。形成栅电极形成层42的方法例如采用ALD方法(原子层沉积)或PVD方法(物理气相沉积)。本实施例通过PVD方法采用具有压应力的氮化钛(TiN)膜。作为金属层，可以选择钨(W)、钛(Ti)、氮化钛(TiN)、铪(Hf)、硅化铪(HfSi)、钌(Ru)、铱(Ir)、钴(Co)等。虽然本实施例采用单层膜，但是可以层叠多层金属膜，以降低阻抗和调节阈值电压。
如图6(15)所示，移除第一层间绝缘膜71上的剩余栅电极形成膜42和栅极绝缘膜41，使得栅电极形成层42嵌入在沟槽39和59中，由此形成栅电极43和63。此移除工艺例如采用CMP，其中，抛光上层使得暴露第一层间绝缘膜71的表面。
接着，如图7(16)所示，第二层间绝缘膜72形成在第一层间绝缘膜71上。第二层间绝缘膜72例如由氧化硅(SiO2)膜形成。使用干法蚀刻技术在第二层间绝缘膜72和第一层间绝缘膜71中钻出与源极/漏极区域35、36、55和56连通的接触孔73、74、75和76之后，嵌入包括钨(W)等的金属，以形成源/漏电极44、45、64和65，由此完成了包括n型晶体管Tr1和p型晶体管Tr2的半导体器件1。
接着，参考图8-10描述上述第一实施例中的应力增加效应。图8-10示出根据上述第一实施例的结构形成的应力模拟结果。
图8示出传统技术和本发明第一实施例的各个工艺的n型晶体管的沟道中的应力。此模拟假设栅极长度为60nm。另外，在此模拟中，x轴限定为从源极到漏极的方向(晶体管栅极长度(L)的方向)，y轴限定为从栅电极开始的衬底深度方向，z轴限定为从前方向后方的方向(晶体管栅极宽度(W)的方向)，标号Sxx、Syy和Szz表示朝向各个方向的主应力分量。沟道中的应力表示在栅极的中间部分从硅衬底的表面到深度1nm处的值。在图8-10中，“传统技术”示出图28(10)状态下的应力值，“移除牺牲栅极后”示出根据实施例刚移除牺牲栅极后的应力值；“移除牺牲栅极和牺牲氧化物膜之后”示出根据实施例刚移除牺牲栅极和牺牲栅极绝缘层(图5(12))后的应力值；以及“形成栅电极后”示出刚形成栅电极43和63(图6(15))后的应力值，并且在每种情况下，示出Sxx、Syy和Szz的值。正(+)应力值表示张应力，负(-)应力值表示压应力。
根据上述模拟结果，发现与传统技术相比，Sxx的值在刚移除牺牲栅极后急剧增大。这说明，在传统技术中，由于来自栅电极的排出功率，从受压(应力线性)膜施加的应力没有有效地施加到半导体衬底(硅衬底)上，但是在移除多晶硅牺牲栅极后张应力有效地沿x方向施加。但是发现，在传统技术中，压应力作为Syy施加，而其在刚移除牺牲栅极之后消失。此外，相对于Szz，在传统技术中只发现极小的应力，但是在移除牺牲栅极后施加张应力。此外，在移除牺牲栅极绝缘膜后，发现Sxx通过移除牺牲栅极绝缘膜而进一步增大。应力的趋势不发生变化，即使在形成栅电极43和63之后。
图9示出p型晶体管的应力变化。因为p型晶体管使用具有压应力的受应力(应力线性)膜，与n型晶体管相反，正/负应力值颠倒，但是与在n型晶体管的情况下趋势是相同的。即，通过移除牺牲栅极，Sxx和Szz值增加，但是Syy值减小。此外发现，即使在形成栅电极43和63之后，值仍具有相同的趋势。
作为估计根据这些应力值的迁移率的变化的方法，已知使用压阻系数的方法。根据在C.S.Smith所著的Phys.Rev.vo.94，pp42-49(1954)中所公开的压阻系数，n型和p型晶体管中的每种迁移率增强因子如下所述。
N型：(μxx/μ0)＝1+0.316Sxx-0.534Syy+0.176Szz
P型：(μxx/μ0)＝1-0.718Sxx+0.011Syy+0.663Szz
图10中示出根据上述公式在各个状态下的每种迁移率增强因子的图。图8和9中示出了用于计算的Sxx、Syy和Szz值。迁移率增强因子是当没有施加应力的状态下的迁移率被定义为1时的相对值。
如图10所示，发现通过移除牺牲栅极84和85急剧提高迁移率。通过移除牺牲栅极绝缘膜81进一步提高迁移率。由于这个，发现移除牺牲栅极绝缘膜81优于在牺牲栅极84和85下方预先形成高k绝缘膜。形成嵌入栅极后的迁移率增强因子在p型晶体管Tr2中减小一些，因为栅电极形成层42的TiN具有压应力。但是，与传统技术相比，发现根据第一实施例的晶体管在n型和p型中都比传统技术更多地提高迁移率增强因子。
下面参考图11的示意性剖面结构图描述根据本发明的半导体器件的另一个实施例(第二实施例)。
如图11所示，电隔离n型晶体管形成区域12和p型晶体管形成区域13的元件隔离区域14形成于半导体衬底11上。例如，硅衬底用作半导体衬底11，并且元件隔离区域14形成在包括例如氧化物膜的STI(浅沟槽隔离)结构中。
具有p型杂质引入的p型阱区域15形成在半导体衬底11的n型晶体管形成区域12中，具有n型杂质引入的n型阱区域16形成在半导体衬底11的p型晶体管形成区域13中。
在半导体衬底11上，具有通过移除第一牺牲栅极(未示出)而形成的第一沟槽39的侧壁绝缘膜33形成在n型晶体管形成区域12中，而具有通过移除第二牺牲栅极(未示出)而形成的第二沟槽59的侧壁绝缘膜形成在p型晶体管形成区域13中。侧壁绝缘膜33和53的厚度例如形成为约20nm-50nm。
栅电极43经由栅极绝缘膜41形成在第一沟槽39中，栅电极63经由栅极绝缘膜41形成在第二沟槽59中。
例如，栅极绝缘膜41由氧化铪(HfO2)膜、高介电常数(高k)的绝缘膜形成，其厚度为约2nm-3nm。虽然此实施例采用HfO2，但是可以使用另外的高k材料，诸如HfSiO、氧化钽(Ta2O5)、氧化铝铪(HfAlOx)等，或者，半导体衬底11的表面(例如，硅表面)可以简单地被氧化，或者预先形成在半导体衬底11的表面上的高介电常数膜可以用作栅极绝缘膜41。
例如，栅电极43和63采用金属化合物层或金属层。这里，作为示例，使用氮化钛(TiN)。作为金属层，可以选择钨(W)、钛(Ti)、氮化钛(TiN)、铪(Hf)、硅化铪(HfSi)、钌(Ru)、铱(Ir)、钴(Co)等。虽然本实施例采用单层膜，但是可以层叠多层金属膜，以降低阻抗和调节阈值电压。
在n型晶体管形成区域12中，延伸区域31和32在半导体衬底11中形成于第一沟槽39的两侧。此外，源极/漏极区域35和36经由各个延伸区域31和32而在半导体衬底11中形成于第一沟槽39的两侧。作为n型杂质，磷(P)或砷(As)被引入到延伸区域31和32以及源极/漏极区域35和36。
此外，在p型晶体管形成区域13中，延伸区域51和52在半导体衬底11中形成于第二沟槽59的两侧。此外，源极/漏极区域55和56经由各个延伸区域51和52而在半导体衬底11中形成于第二沟槽59的两侧。作为p型杂质，硼(B)、铟(In)等被引入到延伸区域51和52以及源极/漏极区域55和56中。
硅化物电极37和38形成在源极/漏极区域35和36上，硅化物电极57和58形成在源极/漏极区域55和56上，由此降低各个源极/漏极区域的阻抗。各个硅化物电极37、38、57和58由例如含钴(Co)、镍(Ni)、铂(Pt)或其化合物的硅化物层形成，其厚度为20nm-30nm。
在n型晶体管形成区域12中，具有张应力的第一应力施加膜21从侧壁绝缘膜33之上起形成在半导体衬底11上，在p型晶体管形成区域13中，具有压应力的第二应力施加膜22从侧壁绝缘膜53之上起形成在半导体衬底11上。这样，在形成第一沟槽39之前形成第一应力施加膜21，在形成第二沟槽59之前形成第二应力施加膜22。
例如第一应力施加膜21由具有张应力的氮化硅膜形成，膜厚度为约40nm。虽然本实施例形成具有约1.2GPa的张应力的膜，但是应力并不局限于此值。膜厚度不并局限于本实施例中的上述膜厚度。此外，例如第二应力施加膜22由具有压应力的氮化硅膜形成，膜厚度为约40nm。虽然在本实施例中形成具有约1.2GPa的压应力的膜，但是应力并不局限于此值。膜厚度不并局限于本实施例中的上述膜厚度。
此外，具有张应力的第三应力施加膜23形成在第一应力施加膜21上，具有压应力的第四应力施加膜24形成在第二应力施加膜22上。
例如第三应力施加膜23由具有张应力的氮化硅膜形成，膜厚度为约40nm。虽然在本实施例中形成具有约1.2GPa的张应力的膜，但是应力并不局限于此值。膜厚度不并局限于本实施例中的上述膜厚度。
例如第四应力施加膜24由具有压应力的氮化硅膜形成，膜厚度为约40nm。虽然在本实施例中形成具有约1.2GPa的压应力的膜，但是应力并不局限于此值。膜厚度不并局限于本实施例中的膜厚度。
此外，第一层间绝缘膜71和第二层间绝缘膜72形成在半导体衬底11的整个表面上。例如，第一和第二层间绝缘膜71和72由氧化硅(SiO2)膜形成。
与源极/漏极区域35、36、55和56连通的接触孔73、74、75和76形成于第二层间绝缘膜72和第一层间绝缘膜71中，形成嵌入钨(W)等的源/漏电极44、45、64和65。这样就构造成包括n型晶体管Tr1和p型晶体管Tr2的半导体器件2。
接着，参考图12-13中的制造步骤的剖视图描述制造半导体衬底的制造方法的另一实施例(第二实施例)。这里，描述根据第二实施例的制造半导体器件的方法。
下面进行根据第二实施例的制造方法。
首先，通过进行根据图2(1)-6(15)所描述的工艺，移除第一层间绝缘膜71上的剩余栅电极形成膜42和栅极绝缘膜41，使得栅电极形成层42嵌入在沟槽39和59中，由此形成图12(1)中所示的栅电极43和63。此移除工艺例如采用CMP，其中，抛光上层使得暴露第一层间绝缘膜71的表面。
接着，如图12(2)所示，按照干法蚀刻方法移除第一层间绝缘膜71(参考图12(1))。
接着，如图12(3)所示，仅在p型晶体管形成区域13上形成具有压应力的第四应力施加膜24。例如，膜厚度为40nm的具有压应力的氮化硅膜(压应力线性膜)按照等离子体方法形成在整个表面上，按照光刻技术和干法蚀刻技术，仅在p型晶体管形成区域13上留下氮化硅膜，由此形成第四应力施加膜24。虽然在本实施例中，其形成有膜厚度为40nm，并且具有与预先形成的具有压应力的第二应力施加膜22相同的压应力1.2GPa，但是并不局限于此应力和膜厚度。
接着，如图13(4)所示，具有张应力的第三应力施加膜23仅形成在n型晶体管形成区域12上。例如，膜厚度为40nm的具有张应力的氮化硅膜(张应力线性膜)按照等离子体方法形成在整个表面上，按照光刻技术和干法蚀刻技术，仅在n型晶体管形成区域12上留下氮化硅膜，由此形成第三应力施加膜23。虽然在本实施例中，其形成有膜厚度为40nm，并且具有与预先形成的具有张应力的第一应力施加膜21相同的张应力1.2GPa，但是并不局限于此应力和膜厚度。
接着，如图13(5)所示，形成层间绝缘膜77。此层间绝缘膜77例如由氧化硅(SiO2)形成。
接着，如图13(6)所示，使用干法蚀刻技术在层间绝缘膜77中钻出与源极/漏极区域35、36、55和56连通的接触孔73、74、75和76之后，然后嵌入包括钨(W)等的金属，以形成源/漏电极44、45、64和65，由此完成了包括n型晶体管Tr1和p型晶体管Tr2的半导体器件2。
接着，参考图14-16描述上述第二实施例中的应力增加效应。图14示出根据传统技术、第一实施例和第二实施例的n型晶体管中的应力模拟值。
如图14所示，发现，在第二实施例中，沿深度方向的压应力回复到一定程度，因为具有张应力的第三应力施加膜形成在通过嵌入工艺所制造的栅电极上，而在第一实施例中，沿深度方向的压应力(Syy)减小，因为具有张应力的第一应力施加膜顶部通过CMP移除并且牺牲栅极通过蚀刻移除。根据第一实施例中所示的迁移率增强因子的公式，发现，在n型晶体管中，随着压应力(即，沿深度方向的应力(Syy)的负值)变的越大，所述迁移率提高的越多。因此，具有张应力的第三应力施加膜对于提高迁移率而言是有效的。
如图15所示，通过甚至在p型晶体管中形成具有压应力的第四应力施加膜，Syy值变得更大。但是，在p型晶体管的情况下，因为Syy的系数在迁移率增强因子的公式中较小，所以效应受到限制。
如表示基于各个应力值计算的迁移率的提高比例的图16中所示，第二实施例比第一实施例在n型和p型晶体管中都可以获得更大的迁移率提高。
下面参考图17的示意性剖面结构图描述根据本发明的半导体器件的另一个实施例(第三实施例)，
如图17所示，根据第三实施例的半导体器件3的构造在于：具有张应力的第三应力施加膜23形成于第一和第二应力施加膜21和22上，以覆盖基于已经参考图1所描述的第一实施例中的半导体器件1中的各个栅电极43和63。其它部件与第一实施例中的半导体器件1中相同。在附图中，省略源/漏电极的图示。
接着，描述相对于本发明的制造半导体器件的方法的另一实施例(第三实施例)。这里，描述根据制造半导体器件3的方法。
根据第三实施例中的制造方法，进行到图12(2)的工艺，然后在整个表面上形成具有张应力的第三应力施加膜23，如图17所示。此后，进行图12(5)之后的工艺。
在根据第三实施例的半导体器件3中，第一层中具有张应力的第一应力施加膜21和具有压应力的第二应力施加膜22与第一和第二实施例中相同，而在第二层中，仅存在具有张应力的第三应力施加膜23。据此，不需要像第二实施例中在第二层中分别地在n型和p型中形成应力施加膜，由此减少工艺并提高生产率。虽然在第三实施例中，具有张应力的第三应力施加膜23采用具有张应力1.2GPa的氮化硅膜，其厚度为40nm，但是膜厚度和内部应力并不局限于此。在本实施例中，因为p型晶体管具有张应力的第三应力施加膜23，其性能向不利的方向变化，但是这种不利的影响不大。
接着，参考图18的示意性剖面图描述根据本发明的半导体器件的另一个实施例(第四实施例)。
如图18所示，在根据第四实施例的半导体器件4中，p型晶体管的源极/漏极区域55和56由基于已经参考图17所描述的第三实施例的半导体器件3中的应力施加源形成。此应力施加源例如由硅锗(SiGe)形成。其它部件与半导体器件3中的相同。
接着，描述根据本发明的制造半导体器件的方法的另一实施例(第四实施例)。这里，描述根据制造半导体器件4的方法。
下面进行根据第四实施例的制造方法。
首先，进行根据图2(1)-3(6)所述的工艺。此时，通过应力施加源形成p型晶体管的源极/漏极区域55和56。应力施加源例如通过锗注入而形成。或者，通过蚀刻移除源极/漏极的形成区域，以形成沟槽，在沟槽部分中选择性地外延生长硅锗(SiGe)层。在此情况下，其他部分由绝缘膜覆盖，以保护其免于外延生长。在外延生长之后移除绝缘膜。在第四实施例中，通过外延生长的硅锗(SiGe)用作具有压应力的应力施加源。锗(Ge)浓度例如为18％，但是锗浓度不限于此。虽然本实施例采用SiGe，但是不限于SiGe，只要其可以向沟道区域施加压应力。
此外，例如，在JP-A-2006-186240、由T.Ghani等人所著的“IEDM2003Technical Digest”以及“A 90nm High Volume ManufacturingLogic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOSTransistors”(p.987(US)，2003)中，描述了通过在源极/漏极区域中使用SiGe而在p型晶体管上施加压应力的方法。
然后，进行根据图4(7)-16(15)所述的工艺。在图12(2)中所示工艺之后，具有张应力的第三应力施加膜23形成在整个表面上，如图17所示。进行图12(5)之后的工艺。
使用图19和20中所示的模拟结果描述第三和第四实施例的效果。对于n型晶体管，结果与第二实施例中相同，因此其描述省略。图19示出根据传统技术、第一实施例、第三实施例和第四实施例的p型晶体管中的应力模拟结果。此外，图20示出各种情况下的迁移率增强因子的比较。
如图19所示，形成在p型晶体管中的第二层中的第三应力施加膜23在第三实施例中是具有张应力的膜，根据此效应，Syy的压应力值变得比第一实施例的大。根据迁移率增强因子的公式，p型晶体管中的迁移率随着压应力Syy变大而变小。在第四实施例中，因为压应力源形成在源极/漏极区域中，所以沿沟道方向的压应力(Sxx)增大很多。
如图20所示，在第三实施例中，因为沿深度方向的压应力(Syy)增大，与第一实施例相比，迁移率增强因子变小，但是与传统技术相比，迁移率提高。因为在第四实施例中沿沟道方向的压应力(Sxx)提高很大，所以可以获得较大的迁移率增强因子。在第三和第四实施例中，第二层中的应力施加膜由具有张应力的氮化硅膜形成，以不恶化n型晶体管中的迁移率增强；但是，当p晶体管中的迁移率增强重要时，第二层中的应力施加膜可以由具有压应力的压应力线性膜形成。
参考图21的示意性剖面图描述根据本发明的半导体器件的另一个实施例(第五实施例)。
如图21所示，根据第五实施例的半导体器件5的构造在于，基于已经参考图18所描述的第四实施例的半导体器件4中的p型晶体管中没有形成应力施加膜。即，作为应力施加膜，在n型晶体管中仅存在具有张应力的第一应力施加膜21和第三应力施加膜23。其它部件与半导体器件4中的相同。
接着，描述根据本发明的制造半导体器件的方法的另一实施例(第五实施例)。这里，描述根据制造半导体器件5的方法。
根据第五实施例的制造方法，在具有张应力的第一应力施加膜21上不形成具有压应力的第二应力施加膜，而是形成具有张应力的第三应力施加膜23，并且基于第四实施例的制造方法移除p型晶体管区域的第三应力施加膜23。其它工艺与第四实施例中的制造方法中相同。
在第五实施例中，工艺比第四实施例中可以进一步缩短。此外，在n型晶体管中仅形成具有应力的应力施加膜(即具有张应力的第一应力施加膜21和第三应力施加膜23)。但是，在p型晶体管中，源极/漏极区域55和56通过外延生长由SiGe层形成，使得与第四实施例类似，源极/漏极区域55和56可以是应力施加源。据此，因为p型晶体管的沟道区域接受沿SiGe层沿沟道方向的压应力，所以在没有形成具有压应力的应力施加膜的情况下可以增强迁移率且提高晶体管性能。虽然第五实施例采用SiGe，但是不限于SiGe，只要其可以向沟道区域施加压应力。
下面参考图22的示意性剖面结构图描述根据本发明的半导体器件的另一个实施例(第六实施例)。
如图22所示，第六实施例的半导体器件6构造在于，基于第五实施例的半导体器件5，具有张应力的第三应力施加膜23形成在整个表面上。其它部件与第五实施例中的半导体器件5中相同。
接着，描述根据本发明的制造半导体器件的方法的另一实施例(第六实施例)。这里，描述半导体器件6的制造方法。
根据第六实施例的制造方法，基于第五实施例的制造方法，具有张应力的第三应力施加膜23形成在整个表面上，并且在p型晶体管区域中不移除第三应力施加膜23而保留。其它制造工艺与第五实施例中的制造方法中相同。
在第六实施例的半导体器件6，虽然具有张应力的第三应力施加膜以恶化p型晶体管的晶体管能力的方式工作，但是在栅电极形成之后形成第三应力施加膜，因此类似于第三实施例，其效果不大。此外，虽然具有张应力的第一应力施加膜和第三应力施加膜形成在n型晶体管的第一层和第二层中，但是为了缩短工艺的目的，第二层中的第三应力施加膜可以省略。
使用图23和24中所示的模拟结果描述第五和第六实施例的效果。n型晶体管与第二实施例中的情况下相同，因此其描述省略。图23示出根据传统技术、第一实施例、第五实施例和第六实施例的p型晶体管中的应力模拟结果。图24示出各种情况下的迁移率增强因子的比较。
如图23所示，根据第五实施例，因为包括SiGe的压应力源用在源极/漏极区域中，代替p型晶体管中的具有压应力的应力施加膜，它们与第一实施例取大致相同的值。因为在第六实施例中形成具有张应力的第三应力施加膜，压应力Sxx减小一定程度，并且压应力Syy增大许多。
如图24所示，在第五实施例中，因为沿横向方向的压应力(Sxx)增大，与第一实施例相比，迁移率增强因子变大。另一方面，在第六实施例中，因为压应力Syy由于具有张应力的第三应力施加膜23的效应而增大，迁移率增强因子基本与第一实施例的增强因子相同。与传统技术相比，两种情况都可以获得更高的迁移率增强因子。在第五和第六实施例中，p型晶体管中的源极/漏极区域55和56由SiGe形成，因此在沟道中施加压应力，而在n型晶体管中，n型晶体管中的源极/漏极区域35和36由具有张应力的层(诸如SiC等)形成，由此类似地得到源极/漏极区域35和36中具有应力施加源的结构。
参考图25的示例性剖视结构图描述根据本发明的半导体器件的另一实施例(第七实施例)。
如图25所示，根据第七实施例的半导体器件7构造在于，基于已经根据图11所述的第二实施例的半导体器件2，p型晶体管中的源极/漏极区域55和56由应力施加源形成。应力施加源例如由硅锗(SiGe)层形成。其他部件与半导体器件2中相同。
接着，描述根据本发明的制造半导体器件的方法的另一实施例(第七实施例)。这里，描述半导体器件7的制造方法。
根据第七实施例的制造方法，基于第二实施例的制造方法，p型晶体管中的源极/漏极区域55和56由应力施加源形成。应力施加源例如通过锗注入形成。或者，源极/漏极区域通过蚀刻移除，以形成沟槽，在沟槽部分中选择性地外延生长硅锗(SiGe)层。在此情况下，其他区域被绝缘膜覆盖，以保护其免于外延生长。绝缘膜在外延生长后移除。在第四实施例中，外延生长硅锗(SiGe)层用作具有压应力的应力施加源。锗(Ge)浓度例如为18％，但是锗浓度不限于此。虽然本实施例中采用SiGe，但是不限于SiGe，只要其能够向沟道区域施加压应力。
在第七实施例的半导体器件7中，与第三和第四实施例类似，通过外延生长而制造的SiGe层形成在p型晶体管的源极/漏极区域55和56中，并且与第二实施例类似，形成具有压应力的第二应力施加膜和第四应力施加膜。因此，来自SiGe层的压应力和来自第二和第三应力施加膜的压应力施加在p型晶体管下方的沟道区域，由此将较大的应力施加到沟道区域。此外，在n型晶体管中采用与第二实施例相同的结构，由此急剧增强n型晶体管和p型晶体管两者中的迁移率。
此外，在第七实施例中，诸如SiC等具有张应力的层形成在n型晶体管的源极/漏极区域中，由此得到源极/漏极区域中具有应力施加源的结构。

Claims (8)

1.一种制造半导体器件的方法，其特征在于包括：
在半导体衬底上形成牺牲栅极、接着在所述牺牲栅极的每个侧壁上形成侧壁绝缘膜、以及在所述半导体衬底中在所述牺牲栅极的两侧形成源极/漏极区域的步骤；
沿所述侧壁绝缘膜而在半导体衬底上方形成应力施加膜的步骤；
移除所述应力施加膜的形成在所述牺牲栅极上方的部分、使得所述应力施加膜仅形成在所述侧壁绝缘膜的两侧的步骤；
通过移除所述牺牲栅极形成沟槽的步骤；以及
经由栅极绝缘膜而在所述半导体衬底上的所述沟槽内形成栅电极的步骤。
2.根据权利要求1所述的制造半导体器件的方法，其特征在于：
所述牺牲栅极通过连续在所述半导体衬底上层叠牺牲栅极绝缘膜和牺牲栅极形成膜并对所述牺牲栅极形成膜进行图案化而形成，以及
当移除所述牺牲栅极时，移除形成在所述牺牲栅极的底部的所述牺牲栅极绝缘膜。
3.根据权利要求1所述的制造半导体器件的方法，其特征在于：
所述方法还包括：
在所述应力施加膜上形成绝缘膜，
抛光所述绝缘膜直至暴露出牺牲栅极，并且在所述抛光处理之后进行形成所述沟槽的处理。
4.一种制造半导体器件的方法，其特征在于包括：
在所述半导体衬底上在n型晶体管形成区域和p型晶体管形成区域中均形成牺牲栅极、接着在各个所述牺牲栅极的侧壁上形成侧壁绝缘膜以及在所述半导体衬底中在各个所述牺牲栅极的两侧形成源极/漏极区域的步骤；
沿所述侧壁绝缘膜而在所述半导体衬底上方的所述n型晶体管形成区域中形成第一应力施加膜的步骤；
沿所述侧壁绝缘膜而在所述半导体衬底上方的所述p型晶体管形成区域中形成第二应力施加膜的步骤；
移除所述第一应力施加膜和所述第二应力施加膜的形成在各个所述牺牲栅极上方的部分、使得所述第一应力施加膜和所述第二应力施加膜仅形成在所述侧壁绝缘膜的两侧的步骤；
通过移除各个所述牺牲栅极形成沟槽的步骤；以及
经由栅极绝缘膜而在所述半导体衬底上所述沟槽内形成栅电极的步骤。
5.根据权利要求4所述的制造半导体器件的方法，其特征在于：
所述牺牲栅极通过连续在所述半导体衬底上层叠牺牲栅极绝缘膜和牺牲栅极形成膜并对所述牺牲栅极形成膜进行图案化而形成，以及
当移除所述牺牲栅极时，移除形成在所述牺牲栅极的底部的所述牺牲栅极绝缘膜。
6.根据权利要求4所述的制造半导体器件的方法，其特征在于：
在形成所述栅电极后，在所述n型晶体管或在所述n型晶体管以及p型晶体管上形成第三应力施加膜。
7.根据权利要求4所述的制造半导体器件的方法，其特征在于：
通过应力施加源形成所述p型晶体管中的所述源极/漏极区域。
8.根据权利要求7所述的制造半导体器件的方法，其特征在于：
通过在形成用于形成所述半导体衬底的所述源极/漏极区域的区域中形成沟槽后在所述沟槽中外延生长硅锗层而形成所述应力施加源。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5003515B2 (ja) * 2007-03-20 2012-08-15 ソニー株式会社 半導体装置
US8030197B2 (en) * 2009-05-04 2011-10-04 Intel Corporation Recessed channel array transistor (RCAT) in replacement metal gate (RMG) logic flow
JP5668277B2 (ja) 2009-06-12 2015-02-12 ソニー株式会社 半導体装置
JP5456150B2 (ja) * 2010-02-17 2014-03-26 パナソニック株式会社 半導体装置及びその製造方法
CN102214576A (zh) * 2010-04-09 2011-10-12 中国科学院微电子研究所 半导体器件及其制作方法
JP5569173B2 (ja) * 2010-06-18 2014-08-13 ソニー株式会社 半導体装置の製造方法及び半導体装置
JP5531812B2 (ja) 2010-06-23 2014-06-25 富士通セミコンダクター株式会社 Ｍｏｓトランジスタおよびその製造方法、半導体集積回路装置
JP5569243B2 (ja) 2010-08-09 2014-08-13 ソニー株式会社 半導体装置及びその製造方法
CN102376575A (zh) * 2010-08-16 2012-03-14 中国科学院微电子研究所 Mos晶体管源漏应力区的形成方法及mos晶体管制作方法
CN102386095B (zh) * 2010-08-31 2014-05-07 中国科学院微电子研究所 半导体结构的制造方法
CN102446726B (zh) * 2010-10-13 2013-10-09 中芯国际集成电路制造(上海)有限公司 一种金属栅极的形成方法
CN102487015A (zh) * 2010-12-03 2012-06-06 中国科学院微电子研究所 一种半导体结构及其制造方法
CN102646588B (zh) * 2011-02-17 2015-06-24 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制作方法
US8421132B2 (en) * 2011-05-09 2013-04-16 International Business Machines Corporation Post-planarization UV curing of stress inducing layers in replacement gate transistor fabrication
US8765561B2 (en) * 2011-06-06 2014-07-01 United Microelectronics Corp. Method for fabricating semiconductor device
CN103681498B (zh) * 2012-09-12 2016-03-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN103107240B (zh) * 2012-12-06 2016-08-03 杭州赛昂电力有限公司 多晶硅薄膜太阳能电池及其制作方法
JP2015032661A (ja) * 2013-08-01 2015-02-16 ルネサスエレクトロニクス株式会社 半導体装置とその製造方法および半導体装置の実装方法
KR102302073B1 (ko) 2015-07-28 2021-09-14 삼성전자주식회사 반도체 소자 및 그 제조 방법
US10026818B1 (en) * 2017-01-19 2018-07-17 Globalfoundries Inc. Field effect transistor structure with recessed interlayer dielectric and method
US10276442B1 (en) * 2018-05-30 2019-04-30 Globalfoundries Inc. Wrap-around contacts formed with multiple silicide layers
JP2021009971A (ja) * 2019-07-03 2021-01-28 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1505839A (zh) * 2000-12-08 2004-06-16 ������������ʽ���� 半导体器件
JP2005259945A (ja) * 2004-03-11 2005-09-22 Sanyo Electric Co Ltd 半導体装置の製造方法及び半導体装置
CN1925159A (zh) * 2005-08-30 2007-03-07 株式会社东芝 半导体器件以及其制造方法

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005057301A (ja) 2000-12-08 2005-03-03 Renesas Technology Corp 半導体装置及びその製造方法
JP2002198368A (ja) * 2000-12-26 2002-07-12 Nec Corp 半導体装置の製造方法
JP3974507B2 (ja) * 2001-12-27 2007-09-12 株式会社東芝 半導体装置の製造方法
JP4173672B2 (ja) * 2002-03-19 2008-10-29 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US6573172B1 (en) * 2002-09-16 2003-06-03 Advanced Micro Devices, Inc. Methods for improving carrier mobility of PMOS and NMOS devices
JP4557508B2 (ja) * 2003-06-16 2010-10-06 パナソニック株式会社 半導体装置
US6939814B2 (en) * 2003-10-30 2005-09-06 International Business Machines Corporation Increasing carrier mobility in NFET and PFET transistors on a common wafer
US7078282B2 (en) * 2003-12-30 2006-07-18 Intel Corporation Replacement gate flow facilitating high yield and incorporation of etch stop layers and/or stressed films
US7154118B2 (en) * 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
JP2006093242A (ja) 2004-09-21 2006-04-06 Sanyo Electric Co Ltd 半導体装置の製造方法
US7268049B2 (en) * 2004-09-30 2007-09-11 International Business Machines Corporation Structure and method for manufacturing MOSFET with super-steep retrograded island
KR20070069160A (ko) 2004-10-29 2007-07-02 어드밴스드 마이크로 디바이시즈, 인코포레이티드 서로 다른 스트레인드 채널 영역들을 갖는 반도체 영역들을포함하는 반도체 디바이스 및 이를 제조하는 방법
DE102004052617B4 (de) * 2004-10-29 2010-08-05 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Halbleiterbauelements und Halbleiterbauelement mit Halbleitergebieten, die unterschiedlich verformte Kanalgebiete aufweisen
US7479684B2 (en) * 2004-11-02 2009-01-20 International Business Machines Corporation Field effect transistor including damascene gate with an internal spacer structure
JP2006165335A (ja) * 2004-12-08 2006-06-22 Toshiba Corp 半導体装置
JP2006165355A (ja) 2004-12-09 2006-06-22 Matsushita Electric Ind Co Ltd 多層配線基板とその製造方法
JP4369379B2 (ja) * 2005-02-18 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置
JP2006253317A (ja) * 2005-03-09 2006-09-21 Fujitsu Ltd 半導体集積回路装置およびｐチャネルＭＯＳトランジスタ
JP4426988B2 (ja) * 2005-03-09 2010-03-03 富士通マイクロエレクトロニクス株式会社 ｐチャネルＭＯＳトランジスタの製造方法
WO2006094834A1 (en) 2005-03-11 2006-09-14 Ryco Book Protection Services Limited Method and apparatus for directly coating a substrate with a hot flowable viscous adhesive
JP4982958B2 (ja) * 2005-03-24 2012-07-25 富士通セミコンダクター株式会社 半導体装置とその製造方法
JP4605463B2 (ja) 2005-07-12 2011-01-05 スズキ株式会社 キャニスタの配管構造
JP2007103654A (ja) 2005-10-04 2007-04-19 Toshiba Corp 半導体装置およびその製造方法
US20070023795A1 (en) * 2005-07-15 2007-02-01 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
JP5114881B2 (ja) 2005-07-26 2013-01-09 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP4997752B2 (ja) 2005-12-13 2012-08-08 ソニー株式会社 半導体装置の製造方法
JP5092754B2 (ja) * 2006-02-08 2012-12-05 富士通セミコンダクター株式会社 ｐチャネルＭＯＳトランジスタおよび半導体装置
US20070222035A1 (en) * 2006-03-23 2007-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Stress intermedium engineering
US20070281405A1 (en) * 2006-06-02 2007-12-06 International Business Machines Corporation Methods of stressing transistor channel with replaced gate and related structures
US7618866B2 (en) * 2006-06-09 2009-11-17 International Business Machines Corporation Structure and method to form multilayer embedded stressors
JP5018780B2 (ja) 2006-09-27 2012-09-05 富士通株式会社 半導体装置およびその製造方法
JP4501965B2 (ja) * 2006-10-16 2010-07-14 ソニー株式会社 半導体装置の製造方法
JP5380827B2 (ja) * 2006-12-11 2014-01-08 ソニー株式会社 半導体装置の製造方法
US20080157200A1 (en) * 2006-12-27 2008-07-03 International Business Machines Corporation Stress liner surrounded facetless embedded stressor mosfet
DE102007004824A1 (de) * 2007-01-31 2008-08-07 Advanced Micro Devices, Inc., Sunnyvale Verbesserte Verspannungsübertragung in einem Zwischenschichtdielektrikum durch Verwendung einer zusätzlichen Verspannungsschicht über einer Schicht mit dualer Verspannung in einem Halbleiterbauelement
US20080191285A1 (en) * 2007-02-09 2008-08-14 Chih-Hsin Ko CMOS devices with schottky source and drain regions
US20080217686A1 (en) * 2007-03-09 2008-09-11 International Business Machines Corporation Ultra-thin soi cmos with raised epitaxial source and drain and embedded sige pfet extension
JP5003515B2 (ja) * 2007-03-20 2012-08-15 ソニー株式会社 半導体装置
US7534678B2 (en) * 2007-03-27 2009-05-19 Samsung Electronics Co., Ltd. Methods of forming CMOS integrated circuit devices having stressed NMOS and PMOS channel regions therein and circuits formed thereby
US7989901B2 (en) * 2007-04-27 2011-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with improved source/drain regions with SiGe
US7923321B2 (en) * 2008-11-03 2011-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method for gap filling in a gate last process
DE102008059648B4 (de) * 2008-11-28 2011-12-22 Advanced Micro Devices, Inc. Gateelektrodenstruktur mit großem ε, die nach der Transistorherstellung unter Anwendung eines Abstandshalters gebildet wird
JP5434360B2 (ja) * 2009-08-20 2014-03-05 ソニー株式会社 半導体装置及びその製造方法
US9087741B2 (en) * 2011-07-11 2015-07-21 International Business Machines Corporation CMOS with dual raised source and drain for NMOS and PMOS
US8865595B2 (en) * 2012-01-05 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Device and methods for forming partially self-aligned trenches
US8841181B2 (en) * 2012-03-07 2014-09-23 United Microelectronics Corp. Method for fabricating semiconductor device and PMOS device fabricated by the method
US9064948B2 (en) * 2012-10-22 2015-06-23 Globalfoundries Inc. Methods of forming a semiconductor device with low-k spacers and the resulting device
US9064891B2 (en) * 2013-07-16 2015-06-23 Globalfoundries Inc. Gate encapsulation achieved by single-step deposition
US9190272B1 (en) * 2014-07-15 2015-11-17 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US20160268256A1 (en) * 2015-03-13 2016-09-15 Qualcomm Incorporated Complementary metal-oxide semiconductor (cmos) transistor and tunnel field-effect transistor (tfet) on a single substrate
US10163704B2 (en) * 2015-12-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US9917082B1 (en) * 2017-01-17 2018-03-13 International Business Machines Corporation Approach to fabrication of an on-chip resistor with a field effect transistor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1505839A (zh) * 2000-12-08 2004-06-16 ������������ʽ���� 半导体器件
JP2005259945A (ja) * 2004-03-11 2005-09-22 Sanyo Electric Co Ltd 半導体装置の製造方法及び半導体装置
CN1925159A (zh) * 2005-08-30 2007-03-07 株式会社东芝 半导体器件以及其制造方法

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