CN104900662A

CN104900662A - 半导体器件及其形成方法

Info

Publication number: CN104900662A
Application number: CN201410077116.5A
Authority: CN
Inventors: 洪中山
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2014-03-04
Filing date: 2014-03-04
Publication date: 2015-09-09
Anticipated expiration: 2034-03-04
Also published as: CN104900662B

Abstract

一种半导体器件及其形成方法，其中半导体器件的形成方法包括：提供具有第一区域和第二区域的衬底，第一区域衬底表面具有第一半导体层，第二区域衬底表面具有第二半导体层，第一半导体层和第二半导体层的材料不同，第一半导体层表面具有第一栅极结构，第二半导体层表面具有第二栅极结构，第一栅极结构两侧具有第一源区和第一漏区，第二栅极结构两侧具有第二源区和第二漏区；在第一源区、第一漏区、第二源区和第二漏区表面形成第三半导体层；使第一源区和第一漏区表面的第三半导体层形成第一接触层，使第二源区和第二漏区表面的第三半导体层形成第二接触层，第一接触层和第二接触层的材料相同。所形成的半导体器件性能改善。

Description

半导体器件及其形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件正朝着更高的元件密度以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的栅极尺寸变得比以往更短。然而，晶体管的栅极尺寸变短会使晶体管产生短沟道效应，进而产生漏电流，最终影响半导体器件的电学性能。目前，现有技术主要通过提高载流子迁移率来提高半导体器件性能。当载流子的迁移率提高，晶体管的驱动电流提高，则晶体管中的漏电流减少。

现有的提高载流子迁移率的一种方法是在衬底表面形成有利于载流子迁移的沟道层，而晶体管的栅极结构形成于所述沟道层表面。具体的，对于PMOS晶体管来说，载流子为空穴，而所述沟道层的材料为锗，由于所述空穴的尺寸较大，而锗的晶格常数较大，有利于使空穴通过，以此提高空穴在沟道区的迁移率（channel mobility）；对于NMOS晶体管来说，载流子为电子，而电子在III-V族材料中迁移能力得到提升，因此使沟道层的材料为III-V族材料，有利于提高电子在沟道区的迁移率。

由于CMOS晶体管同时具有PMOS晶体管和NMOS晶体管，为了提高CMOS晶体管的性能，会分别在PMOS晶体管区域的衬底表面形成锗材料的沟道层，在NMOS晶体管区域的衬底表面形成III-V族材料的沟道层。

然而，即使采用不同材料作为PMOS晶体管区域和NMOS晶体管区域的沟道层，对所述CMOS晶体管的性能提升有限，所述CMOS晶体管的性能依旧不稳定。

发明内容

本发明解决的问题是提供一种半导体器件及其形成方法，所形成的半导体器件的性能改善。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供衬底，所述衬底具有第一区域和第二区域，第一区域的衬底表面具有第一半导体层，第二区域的衬底表面具有第二半导体层，所述第一半导体层和第二半导体层的材料不同，所述第一半导体层表面具有第一栅极结构，所述第二半导体层表面具有第二栅极结构，所述第一栅极结构两侧的第一半导体层内具有第一源区和第一漏区，所述第二栅极结构两侧的第二半导体层内具有第二源区和第二漏区；在所述第一源区、第一漏区、第二源区和第二漏区表面形成第三半导体层；采用自对准金属化工艺使第一源区和第一漏区表面的第三半导体层形成第一接触层，使第二源区和第二漏区表面的第三半导体层形成第二接触层，所述第一接触层和第二接触层的材料相同；在第一接触层表面形成第一导电插塞，在第二接触层表面形成第二导电插塞。

可选的，所述第一半导体层的材料为III-V族材料，所述第一源区和第一漏区内具有N型离子；所述第二半导体层的材料为锗，所述第二源区和第二漏区内具有P型离子。

可选的，在形成第三半导体层之前，在第一源区和第一漏区内注入N型离子，在第二源区和第二漏区内注入P型离子。

可选的，所述第三半导体层的材料为硅，厚度小于10纳米，形成工艺为选择性外延沉积工艺。

可选的，所述自对准硅化工艺包括：在第三半导体层、第一栅极结构和第二栅极结构表面形成金属层；采用退火工艺使所述金属层内的金属原子向第三半导体层内扩散，直至所述第三半导体层底部至顶部均扩散有金属原子，形成第一接触层和第二接触层；在所述退火工艺之后，去除剩余的金属层。

可选的，所述金属层包括反应层、以及位于反应层表面的保护层，所述反应层的材料为镍、钴或钛，所述保护层的材料为氮化钛，所述反应层的厚度为5纳米～30纳米，所述保护层的厚度为5纳米～30纳米。

可选的，所述退火工艺的温度为200℃～600℃。

可选的，在所述退火工艺中，所述金属层内的金属原子还向第三半导体层底部的第一源区、第一漏区、第二源区和第二漏区内扩散，在第一接触层底部的第一源区和第一漏区表面形成第一金属化层，在第二接触层底部的第二源区和第二漏区表面形成第二金属化层。

可选的，所述第一金属化层和第二金属化层的厚度小于10纳米。

可选的，所述第一导电插塞和第二导电插塞的形成工艺包括：在衬底、第一半导体层、第二半导体层、第三半导体层、第一接触层、第二接触层、第一栅极结构和第二栅极结构表面形成介质层；在所述介质层内形成暴露出第一接触层的第一开口、以及暴露出第二接触层的第二开口；在所述第一开口和第二开口内填充满导电材料，在第一开口内形成第一导电插塞，在第二开口内形成第二导电插塞。

可选的，所述第一栅极结构包括：位于第一半导体层表面的第一栅介质层、位于第一栅介质层表面的第一栅极、以及位于第一栅介质层和第一栅极侧壁的表面的第一侧墙；所述第二栅极结构包括：位于第二半导体层表面的第二栅介质层、位于第二栅介质层表面的第二栅极、以及位于第二栅介质层和第二栅极侧壁的表面的第二侧墙。

相应的，本发明还提供一种采用上述任一项方法所形成的半导体器件，包括：衬底，所述衬底表面具有第一半导体层和第二半导体层，所述第一半导体层和第二半导体层的材料不同，所述第一半导体层表面具有第一栅极结构，所述第二半导体层表面具有第二栅极结构，所述第一栅极结构两侧的第一半导体层内具有第一源区和第一漏区，所述第二栅极结构两侧的第二半导体层内具有第二源区和第二漏区；位于所述第一源区和第一漏区表面的第一接触层；位于所述第二源区和第二漏区表面的第二接触层，所述第一接触层和第二接触层的材料相同；位于第一接触层表面形成第一导电插塞；位于第二接触层表面形成第二导电插塞。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的方法中，所述第一源区和第一漏区形成于第一半导体层内，所述第二源区和第二漏区形成于第二半导体层内，而第一半导体层和第二半导体层的材料不同。在所述第一源区、第一漏区、第二源区和第二漏区表面形成第三半导体层后，采用自对准金属化工艺使第一源区和第一漏区表面的第三半导体层形成第一接触层，使第二源区和第二漏区表面的第三半导体层形成第二接触层。由于第一接触层和第二接触层均通过在第三半导体层内扩散金属原子而形成，因此所述第一接触层和第二接触层的材料相同而且厚度相同，则所述第一接触层和第二接触层的电阻率相同，从而能够使第一源区、第一漏区、第二源区和第二漏区表面的接触电阻相同。因此，第一区域所形成的晶体管和第二区域所形成的晶体管工作电流更为可控，有利于使所形成的半导体器件的性能符合设计标准。所形成的半导体器件性能得到改善，稳定性和可靠性得到提高。

进一步，所述第一半导体层的材料为III-V族材料，所述第一源区和第一漏区内具有N型离子，即所述第一区域形成的晶体管为NMOS晶体管。由于NMOS晶体管的载流子为电子，而电子在III-V族材料中的迁移率较高，因此以所述III-V族材料作为NMOS晶体管的沟道区时，NMOS晶体管的性能得到改善。其次，所述第二半导体层的材料为锗，所述第二源区和第二漏区内具有P型离子，即所述第二区域形成的晶体管为PMOS晶体管。由于PMOS晶体管的载流子为空穴，而空穴在锗材料中的迁移率较高，因此以所述锗材料作为PMOS晶体管的沟道区时，PMOS晶体管的性能得到改善。从而，所形成的CMOS晶体管的性能得到改善。

进一步，在自对准金属化工艺过程中，退火工艺还使金属原子进入第三半导体层底部的第一源区、第一漏区、第二源区和第二漏区内，从而使第一接触层底部的第一源区和第一漏区表面形成第一金属化层，第二接触层底部的第二源区和第二漏区表面形成第二金属化层。所述第一金属化层能够进一步降低第一源区和第一漏区表面的接触电阻，所述第二金属化层能够进一步降低第二源区和第二漏区表面的接触电阻。进而改善所形成的半导体器件的性能。

本发明的结构中，所述第一源区和第一漏区形成于第一半导体层内，所述第二源区和第二漏区形成于第二半导体层内，而第一半导体层和第二半导体层的材料不同。由于第一源区和第一漏区表面具有第一接触层，第二源区和第二漏区表面具有第二接触层，而且所述第一接触层和第二接触层的材料相同、厚度相同，因此所述第一接触层和第二接触层的电阻率相同，从而使第一源区、第一漏区、第二源区和第二漏区表面的接触电阻相同。因此，所述第一区域内的晶体管、以及第二区域内的晶体管工作电流更为可控，有利于所述半导体器件的性能符合设计标准，而且使所述半导体器件的性能得到改善，稳定性和可靠性得到提高。

附图说明

图1是一种CMOS晶体管的剖面结构示意图；

图2至图7是本发明实施例的半导体器件形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，即使采用不同材料作为PMOS晶体管区域和NMOS晶体管区域的沟道层，对所述CMOS晶体管的性能提升有限，所述CMOS晶体管的性能依旧不稳定。

经过研究发现，请参考图1，图1是一种CMOS晶体管的剖面结构示意图，包括：具有PMOS区域101和NMOS区域102的衬底100；位于PMOS区域101衬底100表面的第一沟道层103，所述第一沟道层103的材料为锗；位于第一沟道层103表面的第一栅极结构104；位于第一栅极结构104两侧的第一沟道层103内的第一源区105a和第一漏区105b，所述第一源区105a和第一漏区105b内具有P型离子；位于NMOS区域102衬底100表面的第二沟道层106，所述第二沟道层106的材料为锗；位于第二沟道层106表面的第二栅极结构107；位于第二栅极结构107两侧的第二沟道层106内的第二源区108a和第二漏区108b，所述第二源区108a和第二漏区108b内具有N型离子。

为了减小第一源区105a、第一漏区105b、第二源区108a和第二漏区108b与后续形成的导电结构之间的接触电阻，需要采用自对准金属化（Self-AlignedMetallide）工艺在所述第一源区105a、第一漏区105b、第二源区108a和第二漏区108b形成金属化层，具体包括：在第一沟道层103、第二沟道层106、第一栅极结构104和第二栅极结构107表面形成金属层；采用退火工艺使金属层内的金属原子扩散入第一沟道层103和第二沟道层106内，在第一源区105a和第一漏区105b表面形成第一金属化层109，在第二源区108a和第二漏区108b表面形成第二金属化层110；在退火工艺之后，去除剩余的金属层。

然而，由于所述第一沟道层103的材料为锗，第二沟道层106的材料为III-V族材料，即使扩散入第一沟道层103和第二沟道层106内的金属原子相同，所形成的第一金属化层109和第二金属化层110的材料也不相同；其中，所述第一金属化层109的材料为锗金属化物，所述第二金属层110的材料为III-V族金属化物。由于第一金属化层109和第二金属化层110的材料不同，则所述第一金属化层109和第二金属化层110的电性能也不相同，例如电阻率不同，继而导致第一源区105a和第一漏区105b表面的接触电阻与第二源区108a和第二漏区108b表面的接触电阻不同，容易造成PMOS区域的晶体管或NMOS区域的晶体管工作电流与设计需求存在差异。因此，所述CMOS晶体管的性能有待改善。

为了解决上述问题，本发明提出一种半导体器件及其形成方法。其中，所述第一源区和第一漏区形成于第一半导体层内，所述第二源区和第二漏区形成于第二半导体层内，而第一半导体层和第二半导体层的材料不同。在所述第一源区、第一漏区、第二源区和第二漏区表面形成第三半导体层后，采用自对准金属化工艺使第一源区和第一漏区表面的第三半导体层形成第一接触层，使第二源区和第二漏区表面的第三半导体层形成第二接触层。由于第一接触层和第二接触层均通过在第三半导体层内扩散金属原子而形成，因此所述第一接触层和第二接触层的材料相同而且厚度相同，则所述第一接触层和第二接触层的电阻率相同，从而能够使第一源区、第一漏区、第二源区和第二漏区表面的接触电阻相同。因此，第一区域所形成的晶体管和第二区域所形成的晶体管工作电流更为可控，有利于使所形成的半导体器件的性能符合设计标准。所形成的半导体器件性能得到改善，稳定性和可靠性得到提高。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

请参考图2，提供衬底200，所述衬底200具有第一区域I和第二区域II，第一区域I的衬底表面具有第一半导体层201，第二区域II的衬底200表面具有第二半导体层202，所述第一半导体层201和第二半导体层202的材料不同，所述第一半导体层201表面具有第一栅极结构203，所述第二半导体层202表面具有第二栅极结构204，所述第一栅极结构203两侧的第一半导体层201内具有第一源区205a和第一漏区205b，所述第二栅极结构204两侧的第二半导体层202内具有第二源区206a和第二漏区206b。

所述衬底200为后续工艺提供工作平台。所述衬底200为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、绝缘体上硅（SOI）衬底或绝缘体上锗（GOI）衬底。本实施例中，所述衬底200为硅衬底。

本实施例中，在第一区域I形成NMOS晶体管，即所述第一栅极结构203用于形成NMOS晶体管，在第二区域II用于形成PMOS晶体管，即所述第二栅极结构204用于形成PMOS晶体管。因此，本实施例所形成的半导体器件为CMOS晶体管器件。

为了提高所形成的NMOS晶体管和PMOS晶体管沟道区载流子迁移率，本实施例中，所述第一半导体层201的材料为III-V族材料，所述第二半导体层202的材料为锗。

其中，所述第一半导体层201的形成工艺为选择性外延沉积工艺。第一栅极结构203形成于所述第一半导体层201表面，即位于第一栅极结构203底部的第一半导体层201作为NMOS晶体管的沟道区。由于NMOS晶体管的载流子为电子，而电子在III-V族材料中的迁移率较高，因此能够改善第一区域I形成的NMOS晶体管的性能。

所述第二半导体层202的形成工艺为选择性外延沉积工艺。第二栅极结构204形成于所述第二半导体层202表面，即位于第二栅极结构204底部的第二半导体层202作为PMOS晶体管的沟道区。由于PMOS晶体管的载流子为空穴，而空穴在锗材料中的迁移率较高，因此能够改善第二区域II形成的PMOS晶体管的性能。

本实施例中，所述第一栅极结构203用于形成NMOS晶体管，包括：位于第一半导体层201表面的第一栅介质层230、位于第一栅介质层230表面的第一栅极231、以及位于第一栅介质层230和第一栅极231侧壁的表面的第一侧墙232。

所述第二栅极结构204用于形成PMOS晶体管，包括：位于第二半导体层202表面的第二栅介质层240、位于第二栅介质层240表面的第二栅极241、以及位于第二栅介质层240和第二栅极241侧壁的表面的第二侧墙242。

在本实施例中，所述第一栅介质层230和第二栅介质层240的材料为氧化硅，所述第一栅极231和第二栅极241的材料为多晶硅。在一实施例中，所需形成的NMOS晶体管和PMOS晶体管为高K金属栅（HKMG，High-KMetal Gate）晶体管，即所述NMOS晶体管和PMOS晶体管采用后栅（GateLast）工艺形成。具体的，在后续形成第一接触层和第二接触层之后，需要去除第一栅极231和第一栅介质层230以形成第一开口，并在第一开口内形成第一金属栅和第一高K栅介质层，去除第二栅极241和第二栅介质层240以形成第二开口，并在第二开口内形成第二金属栅和第二高K栅介质层。

本实施例中，由于第一区域I用于形成NMOS晶体管，因此在形成第一栅极结构203后，采用离子注入工艺在第一栅极结构203两侧的第一半导体层201内注入N型离子，以形成第一源区205a和第一漏区205b；其中，第一侧墙233定义了第一源区205a和第一漏区205b的位置。由于第二区域II用于形成PMOS晶体管，因此在形成第二栅极结构204后，采用离子注入工艺在第二栅极结构204两侧的第二半导体层202内注入P型离子，以形成第二源区206a和第一漏区206b；其中，第二侧墙243定义了第二源区206a和第二漏区206b的位置。本实施例中，所述第一源区205a、第一漏区205b、第二源区206a和第二漏区206b在形成后续的第三半导体层之前形成。在另一实施例中，在后续形成第三半导体层之后，形成第一接触层和第二接触层之前，采用离子注入工艺形成所述第一源区、第一漏区、第二源区和第二漏区。

然而，由于第一半导体层201和第二半导体层202的材料不同，若直接采用自对准金属化工艺在所述第一源区205a、第一漏区205b、第二源区206a和第二漏区206b表面形成电接触层，则形成于第一源区205a和第一漏区205b表面的第一金属化层、与形成于第二源区206a和第二漏区206b表面的第二金属化层的材料不同，则所述第一金属化层和第二金属化层的电阻率不同，致使第一源区205a和第一漏区205b表面的接触电阻、与第二源区206a和第二漏区206b表面的接触电阻不同，则容易造成所形成的半导体器件的性能不稳定。

请参考图3，在所述第一源区205a、第一漏区205b、第二源区206a和第二漏区206b表面形成第三半导体层207。

本实施例中，为了使后续所形成的第一接触层和第二接触层的材料相同，本实施例在后续的自对准金属化工艺之前，在第一源区205a、第一漏区205b、第二源区206a和第二漏区206b表面形成所述第三半导体层207。

所述第三半导体层207的材料为硅，所述第三半导体层207的形成工艺包括：在衬底200、第一半导体层201、第二半导体层202、第一栅极结构203和第二栅极结构204表面形成第一掩膜层（未示出），所述第一掩膜层暴露出需要形成第三半导体层的第一半导体层201和第二半导体层202表面；以所述第一掩膜层为掩膜，采用选择性外延沉积工艺在第一源区205a、第一漏区205b、第二源区206a和第二漏区206b表面形成第三半导体层207。其中，所述第一掩膜层的材料为氮化硅、氧化硅、氮氧化硅中的一种或多种组合，所述第一掩膜层能够在后续的退火工艺之后去除，使所述第一掩膜层能够作为后续的自对准金属化工艺的掩膜。

本实施例中，由于第三半导体层207的材料为硅，所述选择性外延沉积工艺的参数包括：温度为500摄氏度～800摄氏度，气压为1托～100托，沉积气体包括硅源气体（SiH₄或SiH₂Cl₂），所述硅源气体的流量为1标准毫升/分钟～1000标准毫升/分钟。此外，所述选择性外延沉积工艺的气体还包括HCl和H₂，所述HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H₂的流量为0.1标准升/分钟～50标准升/分钟。

所述第三半导体层207用于通过后续的自对准金属化工艺形成电接触层，用于减小第一源区205a、第一漏区205b、第二源区206a和第二漏区206b表面的接触电阻。本实施例中，形成于第一源区205a、第一漏区205b、第二源区206a和第二漏区206b表面的第三半导体层207的厚度相同，而且所述第三半导体层207的厚度小于10纳米。由于所述第三半导体层207的厚度较薄，则后续的退火工艺中，金属层内的金属原子易于扩散到第三导电层207底部，使得整个第三半导体层207均转化为半导体金属化材料，有利于进一步减小第一源区205a、第一漏区205b、第二源区206a和第二漏区206b表面的接触电阻。

请参考图4，在第三半导体层207、第一栅极结构203和第二栅极结构204表面形成金属层208。

所述金属层208用于向第三半导体层207内提供金属原子，促使所述第三半导体层207成为半导体金属化材料。

所述金属层208包括反应层、以及位于反应层表面的保护层，所述反应层的材料为镍、钴或钛，所述保护层的材料为氮化钛，所述反应层的厚度为5纳米～30纳米，所述保护层的厚度为5纳米～30纳米。所述反应层的形成工艺为化学液相沉积工艺、化学气相沉积工艺或物理气相沉积工艺，所述保护层的形成工艺为化学气相沉积工艺。

本实施例中，所述金属层208的材料为镍，形成工艺为化学液相沉积工艺，工艺参数包括：反应溶液包括NiSO₄溶液、以及(NH₄)₂SO₄、NH₄F和C₆H₅Na₃O₇溶液中的一种或多种，其中，所述NiSO₄在反应溶液中的摩尔浓度为0.01mol/L～1mol/L；所述反应溶液的PH值为8～10；沉积时间为30秒～3000秒，沉积温度为0℃～90℃。

本实施例中，通过后续的退火工艺，所述金属层208内的金属原子需要扩散入整个第三半导体层207内，因此所述金属层208的厚度需要保证能够将第三半导体层207完全金属化。

请参考图5，采用退火工艺使所述金属层208内的金属原子向第三半导体层207内扩散，直至所述第三半导体层207底部至顶部均扩散有金属原子，使第一源区205a和第一漏区205b表面的第三半导体层207（如图4所示）形成第一接触层209，使第二源区206a和第二漏区206b表面的第三半导体层207形成第二接触层210，所述第一接触层209和第二接触层210的材料相同。

所述退火工艺用于促使金属层208内的金属原子向第三半导体层207内扩散。所述退火工艺能够为快速热退火、尖峰热退火或激光热退火，所述退火工艺的温度为200℃～600℃。所述形成金属层208以及退火工艺即自对准金属化工艺。

具体的，当采用快速退火时，所述快速热退火的温度为200～500℃，时间为10秒～120秒，保护气体为氮气或惰性气体；当采用尖峰热退火时，温度为300～600℃，保护气体为氮气或惰性气体；当采用激光热退火时，温度为500～900℃，时间为0.1毫秒～2毫秒，保护气体为氮气或惰性气体。所形成的硅化物层207的厚度与退火时间的延长而增加。

在所述退火工艺过程中，金属层208内的金属原子进入向第三半导体层207扩散、并且与第三半导体层207的材料相结合，使第三半导体层207成为金属化成了。本实施例中，所述第三半导体层207的材料为硅，金属层208的材料为镍，则所形成的第一接触层209和第二接触层210的材料为镍硅。

本实施例中，所述金属原子能够扩散到第三半导体层207底部，使得所述第三半导体层207自底部至顶部均成为半导体金属化材料，以形成第一接触层209和第二接触层210。由于第一源区205a、第一漏区205b、第二源区206a和第二漏区206b表面的第三半导体层207厚度相同，则经过所形成的第一接触层209和第二接触层210的厚度相同，而且，由于所述第一接触层209和第二接触层210的材料相同，则所述第一源区205a和第一漏区205b表面的接触电阻、与第二源区206a和第二漏区206b的接触电阻相同，从而使所形成的半导体器件的性能更稳定。

本实施例中，在所述退火工艺中，所述金属层208内的金属原子还能够向第三半导体层207底部的第一源区205a、第一漏区205b、第二源区206a和第二漏区206b内扩散，在第一接触层209底部的第一源区205a和第一漏区205b表面形成第一金属化层211，在第二接触层210底部的第二源区206a和第二漏区206b表面形成第二金属化层212。所述第一金属化层211和第二金属层212用于进一步减小第一源区205a、第一漏区205b、第二源区206a和第二漏区206b表面的接触电阻，以提高所形成的半导体器件的性能。

而且，所述第一金属化层211和第二金属化层212的厚度小于10纳米，由于所述第一金属化层211和第二金属化层212的厚度较薄，即使所述第一金属化层211和第二金属化层212的材料不同，所述第一金属化层211和第二金属化层212对于第一源区205a、第一漏区205b、第二源区206a和第二漏区206b表面接触电阻的影响较小。

请参考图6，在所述退火工艺之后，去除剩余的金属层208（如图5所示）；在去除剩余的金属层208之后，在衬底200、第一半导体层201、第二半导体层202、第三半导体层207、第一接触层209、第二接触层210、第一栅极结构203和第二栅极结构204表面形成介质层213。

去除剩余的金属层208的工艺为各向同性的干法刻蚀工艺或各向同性的湿法刻蚀工艺。本实施例中，所述刻蚀金属层208的工艺为各向同性的湿法刻蚀工艺，刻蚀液为SC-1溶液，所述SC-1溶液包括去离子水（DI water）、双氧水（H₂O₂）和氨水（NH₄OH）。

在本实施例中，在去除金属层208之后去除第一掩膜层，去除所述第一掩膜层的工艺为湿法刻蚀工艺或干法刻蚀工艺，本实施例中为湿法刻蚀工艺，所述湿法刻蚀工艺为对所形成的第一接触层209和第二接触层210的损伤较小。

所述介质层213内在后续工艺中形成第一导电插塞和第二导电插塞。所述介质层213的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料、超低K介质材料中的一种或多种组合。

所述介质层213的形成工艺包括：采用沉积工艺在第一半导体层201、第二半导体层202、第一接触层209、第二接触层210、第一栅极结构203和第二栅极结构204表面形成介质膜；采用化学机械抛光工艺对所述介质膜进行平坦化，形成介质层207。

在一实施例中，在形成介质层213之前，在在第一半导体层201、第二半导体层202、第一接触层209、第二接触层210、第一栅极结构203和第二栅极结构204表面形成停止层（未示出），所述介质层213形成于所述停止层表面。所述停止层的材料与介质层213的材料不同，使所述停止层与介质层213之间具有刻蚀选择性，所述停止层能够定义后续刻蚀第一开口和第二开口的停止位置。所述停止层的形成工艺为化学气相沉积工艺或物理气相沉积工艺。

请参考图7，在所述介质层213内形成位于第一接触层209表面形成第一导电插塞214、以及位于第二接触层210表面形成第二导电插塞215。

所述第一导电插塞214用于对第一源区205a和第一漏区205b施加偏压，所述第二导电插塞215用于对第二源区206a和第二源区205b施加偏压。

所述第一导电插塞214和第二导电插塞215的形成工艺包括：刻蚀介质层213以形成暴露出第一接触层209的第一开口、以及暴露出第二接触层210的第二开口；形成填充满所述第一开口和第二开口的导电层；采用化学机械抛光工艺去除介质层207表面的导电层，使第一开口内形成第一导电插塞214，第二开口内形成第二导电插塞215。

其中，所述导电层的材料为铜、钨或铝，形成工艺为电镀工艺、化学镀工艺、物理气相沉积工艺、化学气相沉积工艺。在一实施例中，在形成导电层之前，还能够在介质层213表面以及第一开口和第二开口内沉积阻挡层，所述阻挡层定义了所述化学机械抛光工艺的停止位置，而位于介质层207表面的部分阻挡层能够在抛光导电层之后，通过化学机械抛光工艺或回刻蚀工艺去除，所述阻挡层的材料为钛、氮化钛、钽、氮化钽中的一种或多种组合。

在一实施例中，在形成介质层213之前形成了停止层，则刻蚀介质层213的工艺停止于所述停止层表面，并且在刻蚀至暴露出停止层之后，通过干法刻蚀或湿法刻蚀以去除第一开口和第二开口底部的停止层。

本实施例中，所述第一源区和第一漏区形成于第一半导体层内，所述第二源区和第二漏区形成于第二半导体层内，而第一半导体层和第二半导体层的材料不同。在所述第一源区、第一漏区、第二源区和第二漏区表面形成第三半导体层后，采用自对准金属化工艺使第一源区和第一漏区表面的第三半导体层形成第一接触层，使第二源区和第二漏区表面的第三半导体层形成第二接触层。由于第一接触层和第二接触层均通过在第三半导体层内扩散金属原子而形成，因此所述第一接触层和第二接触层的材料相同而且厚度相同，则所述第一接触层和第二接触层的电阻率相同，从而能够使第一源区、第一漏区、第二源区和第二漏区表面的接触电阻相同。因此，第一区域所形成的晶体管和第二区域所形成的晶体管工作电流更为可控，有利于使所形成的半导体器件的性能符合设计标准。所形成的半导体器件性能得到改善，稳定性和可靠性得到提高。

相应的，本发明的实施例还提供一种半导体器件的结构，请继续参考图7，包括：衬底200，所述衬底200具有第一区域I和第二区域II，所述第一区域I的衬底表面具有第一半导体层201，所述第二区域II的衬底200表面具有第二半导体层202，所述第一半导体层201和第二半导体层202的材料不同，所述第一半导体层201表面具有第一栅极结构203，所述第二半导体层202表面具有第二栅极结构204，所述第一栅极结构203两侧的第一半导体层201内具有第一源区205a和第一漏区205b，所述第二栅极结构204两侧的第二半导体层202内具有第二源区206a和第二漏区206b；位于所述第一源区205a和第一漏区205b表面的第一接触层209；位于所述第二源区206a和第二漏区206b表面的第二接触层210，所述第一接触层209和第二接触层210的材料相同；位于第一接触层209表面形成第一导电插塞214；位于第二接触层210表面形成第二导电插塞215。

本实施例中，所述第一源区和第一漏区形成于第一半导体层内，所述第二源区和第二漏区形成于第二半导体层内，而第一半导体层和第二半导体层的材料不同。由于第一源区和第一漏区表面具有第一接触层，第二源区和第二漏区表面具有第二接触层，而且所述第一接触层和第二接触层的材料相同、厚度相同，因此所述第一接触层和第二接触层的电阻率相同，从而使第一源区、第一漏区、第二源区和第二漏区表面的接触电阻相同。因此，所述第一区域内的晶体管、以及第二区域内的晶体管工作电流更为可控，有利于所述半导体器件的性能符合设计标准，而且使所述半导体器件的性能得到改善，稳定性和可靠性得到提高。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种半导体器件的形成方法，其特征在于，包括：

提供衬底，所述衬底具有第一区域和第二区域，第一区域的衬底表面具有第一半导体层，第二区域的衬底表面具有第二半导体层，所述第一半导体层和第二半导体层的材料不同，所述第一半导体层表面具有第一栅极结构，所述第二半导体层表面具有第二栅极结构，所述第一栅极结构两侧的第一半导体层内具有第一源区和第一漏区，所述第二栅极结构两侧的第二半导体层内具有第二源区和第二漏区；

在所述第一源区、第一漏区、第二源区和第二漏区表面形成第三半导体层；

采用自对准金属化工艺使第一源区和第一漏区表面的第三半导体层形成第一接触层，使第二源区和第二漏区表面的第三半导体层形成第二接触层，所述第一接触层和第二接触层的材料相同；

在第一接触层表面形成第一导电插塞，在第二接触层表面形成第二导电插塞。

2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一半导体层的材料为III-V族材料，所述第一源区和第一漏区内具有N型离子；所述第二半导体层的材料为锗，所述第二源区和第二漏区内具有P型离子。

3.如权利要求2所述的半导体器件的形成方法，其特征在于，在形成第三半导体层之前，在第一源区和第一漏区内注入N型离子，在第二源区和第二漏区内注入P型离子。

4.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第三半导体层的材料为硅，厚度小于10纳米，形成工艺为选择性外延沉积工艺。

5.如权利要求1所述的半导体器件的形成方法，其特征在于，所述自对准硅化工艺包括：在第三半导体层、第一栅极结构和第二栅极结构表面形成金属层；采用退火工艺使所述金属层内的金属原子向第三半导体层内扩散，直至所述第三半导体层底部至顶部均扩散有金属原子，形成第一接触层和第二接触层；在所述退火工艺之后，去除剩余的金属层。

6.如权利要求5所述的半导体器件的形成方法，其特征在于，所述金属层包括反应层、以及位于反应层表面的保护层，所述反应层的材料为镍、钴或钛，所述保护层的材料为氮化钛，所述反应层的厚度为5纳米～30纳米，所述保护层的厚度为5纳米～30纳米。

7.如权利要求5所述的半导体器件的形成方法，其特征在于，所述退火工艺的温度为200℃～600℃。

8.如权利要求5所述的半导体器件的形成方法，其特征在于，在所述退火工艺中，所述金属层内的金属原子还向第三半导体层底部的第一源区、第一漏区、第二源区和第二漏区内扩散，在第一接触层底部的第一源区和第一漏区表面形成第一金属化层，在第二接触层底部的第二源区和第二漏区表面形成第二金属化层。

9.如权利要求8所述的半导体器件的形成方法，其特征在于，所述第一金属化层和第二金属化层的厚度小于10纳米。

10.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一导电插塞和第二导电插塞的形成工艺包括：在衬底、第一半导体层、第二半导体层、第三半导体层、第一接触层、第二接触层、第一栅极结构和第二栅极结构表面形成介质层；在所述介质层内形成暴露出第一接触层的第一开口、以及暴露出第二接触层的第二开口；在所述第一开口和第二开口内填充满导电材料，在第一开口内形成第一导电插塞，在第二开口内形成第二导电插塞。

11.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一栅极结构包括：位于第一半导体层表面的第一栅介质层、位于第一栅介质层表面的第一栅极、以及位于第一栅介质层和第一栅极侧壁的表面的第一侧墙；所述第二栅极结构包括：位于第二半导体层表面的第二栅介质层、位于第二栅介质层表面的第二栅极、以及位于第二栅介质层和第二栅极侧壁的表面的第二侧墙。

12.一种采用如权利要求1至11任一项方法所形成的半导体器件，其特征在于，包括：

衬底，所述衬底表面具有第一半导体层和第二半导体层，所述第一半导体层和第二半导体层的材料不同，所述第一半导体层表面具有第一栅极结构，所述第二半导体层表面具有第二栅极结构，所述第一栅极结构两侧的第一半导体层内具有第一源区和第一漏区，所述第二栅极结构两侧的第二半导体层内具有第二源区和第二漏区；

位于所述第一源区和第一漏区表面的第一接触层；

位于所述第二源区和第二漏区表面的第二接触层，所述第一接触层和第二接触层的材料相同；

位于第一接触层表面形成第一导电插塞；

位于第二接触层表面形成第二导电插塞。