JP2009519599A - 接合部に絶縁体層を有する電界効果トランジスタ構造 - Google Patents

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Abstract

ＦＥＴの製造方法は、ゲート構造（１８）を形成する工程と、つぎにこのゲート構造の両側にキャビティをエッチングする工程を有する。この後ＳｉＧｅ層（２２）をキャビティにおける基板（１０）上に堆積し、次いでＳｉ層（２４）を堆積する。この後に選択的エッチングを行い、ゲート構造（１８）の下にあるＳｉＧｅ（２２）の一部を残して除去し、生じたギャップを充填するために酸化物（２８）を成長させる。つぎに、ＳｉＧｅソースおよびドレインをキャビティに堆積させる。酸化物（２８）は、接合部漏れ電流を減少することができる。

Description

本発明は、接合部に絶縁層を有する半導体電界効果トランジスタ構造（ＦＥＴ）およびその製造方法に関する。
多くの金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造、およびその製造方法が知られている。一つの半導体基板上に載せるゲート数を増加させるために、これらのトランジスタのサイズを小さくするための開発が継続されている。
トランジスタが小さくなるにつれて、漏れ電流（リーク）作用を含み、トランジスタの性能に影響する作用が増える。このことは、短チャネルデバイスにおいてとりわけ顕著である。特に、接合部リークとして知られる作用は益々重要になっている。接合部リークは、ソース（またはドレイン）拡散部と基板との間の接合部にわたり、ソースまたはドレインと基板との間に流れる漏れ（リーク）電流に関連している。
シリコンゲルマニウム（ＳｉＧｅ）合金によるソースおよびドイレンを使用するデバイスでは接合部漏れ電流は、特に問題であり、これは、シリコン基板に比べバンドギャップが減少し、したがって、漏れ（リーク）電流が大きくなるからである。
したがって、接合部リークを減らすためのトランジスタ設計および製造方法に対する要望がある。
この目的を念頭に置いた先行技術による構造としては、特許文献１（チュンリン・リアン（Chunlin Liang）氏の米国特許出願公開第２００４／００３８５３３号）に記載されているものがある。この手法（アプローチ）によると、深いキャビティを基板頂面から基板内に向けてエッチングし、このキャビティは底面に向けて広がり、頂面の一部にアンダーカットを形成する。つぎに、熱酸化物をキャビティの表面に形成し、キャビティの全体または一部を充填する。この後、ソースおよびドレインインのプラントを、キャビティによりアンダーカットされた領域に形成する。
残念なことに、この手法（アプローチ）は実際に実施することは困難である。エッチングするキャビティはソースおよびドレインのインプラントと同じ深さとする必要があり、このキャビティの深さを制御することは困難である。またアンダーカットを形成するエッチング工程を制御することも特に困難である。しかし、従来のバルクＭＯＳＦＥＴにおける主な漏れ電流（リーク）は、軽度にドープさしたソースおよびドレイン（ＬＤＳおよびＬＤＤ）から生じ、このことに対処することができない。他の問題点として、この手法は大面積のシリコンを必要とすることがある。
特許文献２（キム(Kim)氏らによる米国特許出願公開第２００５／０１７６２１９号）は、漏れ電流を減少させるために形成したデバイス絶縁層を使用した代替手法について記載している。しかし、絶縁層はアクティブチャネル領域の下方に全体的に延在する。アクティブチャネルのシリコンは、ＳｉＧe頂面に成長し、つぎに、ＳｉＧｅを除去して酸化ケイ素で置換し、絶縁層を形成する。このことによりアクティブチャネル層には大きな応力が生じる。また、ＳｉＧｅ層の厚さは、この層内に応力を封じ込めることができず、したがって、ＳｉＧｅ層の周りにおけるシリコン層に転位および欠陥が生じ、アクティブチャネル層の品質を損なうことを意味する。
さらに他の構造として、特許文献３（ワン(Wang)氏の米国特許出願公開第２００５／００３５４０８号）に開示されているものがある。特許文献３に記載されている加工処理は極めて複雑である。
非特許文献１には、他の手法が開示されている。この手法においては、著者らが誘電ポケットと称する埋め込みスペーサを、ＬＤＤの下側で、に重度にドープされたドレイン（ＨＤＤ）に隣接させてインプラント（移植）する。しかし、この場合も、製造が複雑であり、また埋め込みスペーサは、ソース構造およびドレイン構造の大部分にわたる接合部漏れ（リーク）電流を阻止しない。
米国特許出願公開第２００４／００３８５３３号明細書 米国特許出願公開第２００５／０１７６２１９号明細書 米国特許出願公開第２００５／００３５４０８号明細書 ＩＥＥＥトランザクション・オン・エレクトロン・デバイス第４８巻２００１年第８号、第１７７０〜１７７４頁、ジュルクザック(Jurczak )氏らによる論文「誘電ポケット−デカ・ナノメトリックＣＭＯＳデバイスのための接合部に関する新概念(Dielectric Pockets - A New Concept of the Junctions for Deca-Nanometric CMOS Devices)」
従ってＦＥＴにおける、接合部漏れ（リーク）電流を減少させることに対する要望は依然として存在する。
本発明によれば、半導体トランジスタ製造方法を提供し、この方法は、
シリコン半導体基板の第１主表面上にゲート酸化物層を形成する工程と、
このゲート酸化物層にゲートを形成する工程と、
このゲートの両側で前記半導体基板の第１主表面に深い拡張領域となるようソースおよびドレイン用のキャビティをエッチングする工程と、
前記深い拡張領域の壁にＳｉＧｅ層を成長させる工程と、
このＳｉＧｅ層上にシリコン層を成長させる工程と、
前記ＳｉＧｅ層を選択的にエッチングして除去する工程であって、前記ゲート酸化物層に隣接する前記ＳｉＧｅの所定部分を残存させ、前記ＳｉＧｅの他の部分に層キャビティを形成する該選択的エッチング工程と、
層キャビティを絶縁体で充填する工程と、および
ソース層およびドレイン層を、ゲートの両側の深い拡張領域におけるソースおよびドレイン用のキャビティに成長させる工程と
を有することを特徴とする。
上述のとおりに半導体デバイスを製造することにより、酸化物層は接合部に沿って延在し、したがって、接合部漏れ電流が大幅に減少する。これは、絶縁層が接合部の大部分に渡って存在するためである。このことは、例えば厚い絶縁領域を形成している特許文献２の手法と対比することができる。特許文献２においては、絶縁領域がチャネルの下側に存在するため、ソース領域およびドレイン領域の大部分（特に重度にドープされた領域）が全く絶縁されず、このことは接合部漏れ電流が流れること大きな面積が存在することを意味するに留意されたい。
本発明の他の利点は、酸化物層が接合部に沿って存在していることによって、酸化物層は最も効果的な部位に存在している点である。接合部の湾曲した部分で電界が大きく、したがって、この部分で漏れ電流が最大となる。従来技術における手法（アプローチ）は、特定部位にトレンチを設ける傾向にあった。このような従来技術の手法ではこのトレンチは、必然的に、特に湾曲した領域において接合部に沿って存在せず、したがって、従来技術の手法では最も漏れ電流を減らす必要のある部位において適切に漏れ電流を減少させることができない。
また、本発明方法によるデバイスは、短チャネル効果をさらに改善することのできる絶縁体デバイスにおいて局所シリコンとして効果的に働く。
好適な実施形態において、ソース層およびドレイン層はＳｉＧｅ層とし、好適には層キャビティを充填する。本発明は特にこのようなデバイスに役立つ。このようなトランジスタにおいて、チャネル内のひずみ量を増加させるＳｉＧｅにおいてＧｅの割合を増加させることが有益である。残念なことに、Ｇｅの含有量が増加するほど、バンドギャップが小さくなり、したがってリーク電流がより大きくなる。このため、本発明者らは、ＳｉＧｅトランジスタにとって重度にドープした領域の漏れ電流はより重要となり、実際この漏れ電流は軽度にドープした領域の漏れ電流と同程度にすることができることに気付いた。重度にドープした領域は、実際に、軽度にドープした領域に比べて相当大きく、一般的に１オーダー大きい事実でも言える。
ＳｉＧｅのソースおよびドレインを有するトランジスタのこの特定の問題を解決した従来の技術文献はない。
キャビティを充填する工程は、キャビティ内のシリコンを酸化して酸化ケイ素を形成する工程とすることもできる。
シリコン層の下側におけるＳｉＧｅ層の厚さを、５〜２５ｎｍのとすることができる。したがって、深い拡張領域の壁に形成するＳｉＧｅ層は薄くてもよく、これによりＳｉＧｅ層が欠陥を生じさせることなく、ひずんだ層として効果的に保持できることが保証される。
シリコン層を、ＳｉＧｅ層上に５〜２５ｎｍの厚さに成長させることができる。
本発明の他の態様によれば、本発明は、半導体電界効果トランジスタに関連し、
第１主表面を有するシリコン半導体基板と、
第１主表面上に設けたゲート酸化物層と、
このゲート酸化物層上に設けた導電ゲートと、
このゲートの両側における互いに対向する深い拡張領域に形成し、第１主表面から基板に拡張する、互いに対向するソース領域およびドレイン領域と、および
ソース領域およびドレイン領域と基板との間の接合部に沿って基板に設ける充填層であって、ＳｉＧｅのゲート酸化物層に隣接する第１領域を有し、充填層の残りの部分として絶縁体を有する該充填層と
を備えたことを特徴とする。
図１につき説明すると、シリコン基板１０を設け、ゲート酸化物層１４をシリコン基板１０の第１主表面１２上に成長させる。ゲート１６をゲート酸化物層１４上に堆積し、このゲートは、導電材料、例えば金属、金属合金またはポリシリコンとする。ゲート１６およびゲート酸化物層１４をパターン形成し、ゲート構造１８を画定する。
つぎに、深い拡張領域２０をゲート構造１８の両側にエッチングする。この段階において拡張領域２０にソースおよびドレイン用のキャビティをエッチングする。随意的に、このエッチング工程は、ゲート１６をマスクとして使用することによって自己整列させることができる。
このようにして、図１に示す構造が得られる。
つぎに、薄いシリコンゲル−マニウム（ＳｉＧｅ）層２２を基板１０上の深い拡張領域２０に堆積させる。図示の特別な実施形態においては、ＳｉＧｅ層は、８０％のＳｉ、２０％のＧｅとするが、後述の通り変更してもよい。この後、薄いシリコン層２４をＳｉＧｅ層２２上に、図２に示すように堆積させる。
つぎに、選択的エッチングを実施する。このエッチングは、ＳｉＧｅをＳｉ上方から選択的にエッチングする。このエッチングは、例えば選択的湿式エッチングとすることができる。Ｓｉ上方からＳｉＧｅを選択的にエッチングする高い選択性を備えた選択的湿式エッチング剤の例としては、水酸化アンモニウム、過酸化水素および水を１：１：４の比率にしたものがある。
このエッチングを、薄いＳｉＧe層２２を完全にではなく部分的にエッチング除去し、層キャビティ２６が残るように、エッチング時間を慎重に制御しながら行う。しかしながら、ある長さの薄いＳｉＧｅ層２２が酸化物層１４の下側に残存するように行う。好適な実施形態においてこの長さは、５〜２０ｎｍ、好ましくは５〜１０ｎｍとし、この長さでも電流路を生ずるのに十分であり、また接合部電流を減少させるのに十分な長さである。この工程により図３の構造が得られる。
つぎに、二酸化ケイ素２８を成長させ、層キャビティ２６を充填する。それゆえ酸化物２８および残存するＳｉＧｅ層２２は共に充填層を構成し、この充填層は、ゲート酸化物１４に近接するＳｉＧｅ２２、および残りの酸化物２８を有する。酸化物は二酸化ケイ素であるが、用語「酸化ケイ素」は、成長した酸化物が必ずしも化学量論的でなくともよいことを示すのにも使用する。
この後、ＳｉＧｅのソース３０およびドレイン３２を成長させ、ソースおよびドレインのキャビティ（深い拡張領域）２０を充填し、ＭＯＳＦＥＴのソースおよびドレインを形成する。これらはチャネルに圧縮応力を付与する。ＳｉＧeは、６０〜９０％のＳｉ、１０〜４０％のＧｅとし、Ｇｅの値は１５〜２５％がとくに好ましい。ソースおよびドレインは、所望のトランジスタのタイプに基づいてｎ＋タイプまたはｐ＋タイプのいずれかの導電性となるように、重度にドープする。
軽度にドープされたソース３４およびドレイン３６が、ソース３０およびドレイン３２に隣接した部位にそれぞれソースおよびドレインと同一の導電性タイプとなるようンプラントすることにより生ずる。軽度にドープされたソース３４およびドレイン３６はＳｉから成り、ＳｉＧｅのソースおよびドレイン３０、３２に比べ高いバンドギャップを有する。軽度にドープされたソースおよびドレイン（３４、３６）は、ＳｉＧｅソースおよびドレイン（３０、３２）と同一の導電性タイプを有する。
この後、ＳｉＧｅのソース３０、ＳｉＧｅのドレイン３２およびゲート１６への接点を、ＭＯＳＦＥＴを完成させる従来処理と同様に作成する。さらに、当業者には承知のとおり、他の処理、例えば相互接続層等を設けることもできる。
結果として得られる構造は、ＳｉＧｅのソースおよび３０、３２およびシリコン基板１０の接合部分に沿った充填層（２２、２８）を有し、この充填層はＳｉＧｅのソースおよびドレイン３０、３２から薄いＳｉ層２４によって隔てられている。充填層は長さの大部分が、絶縁体（２８）（酸化物）であり、充填層のこの部分に漏れ電流が流れるのを防いでいる。充填層のゲート端にあるＳｉＧｅ層２２は導通し、トランジスタのスイッチがオンになった際に、ソースおよびドレイン間に電流が流れるのを可能にする。
従って、本発明によるトランジスタは、ＳｉＧｅのソースおよびドレイン、特にＨＤＤ領域を使用する他のトランジスタに比べ、大幅に接合部漏れ電流を減少させる。
ＳｉＧｅ領域を有するトランジスタはＳｉＧｅ領域から極めて大きな漏れ電流が流れるため、該領域と本体の間のリークを減少させる本発明は、とくに有益である。
残存するＳｉＧｅ２２は、トランジスタを有するゲート酸化物に隣接して生ずるチャネルが、使用中に酸化物２８によって妨げられないことを保証する。
使用した手法の利点は、複雑なトレンチ構造等を必要とせずに、ＭＯＳＦＥＴの従来形態に容易に適用することができる点にある。
当業者は、上述の実施形態が唯一のアプローチではなく、必要に応じて変更が可能であることは理解できるであろう。
本発明による手法は、様々なサイズのトランジスタに使用することができ、最小サイズのトランジスタにも製造するのに十分な単純さである。
仕上がった構造におけるＳｉ層２４および薄いＳｉＧｅ層２２の厚さ、および充填層の厚さは、使用する処理によって変えることができる。例えば、ＳｉＧｅ層２２および充填層２２、２８は、２〜２５ｎｍの厚さ、好ましくは５〜２５ｎｍの厚さ、および薄いＳｉ層は、好ましくは５〜２５ｎｍの厚さとすることができる。
ＳｉＧｅ合金中のＧｅ含有量が多くなるほどＳｉＧｅ層２２は大きくひずみ、したがって、構造に過剰な応力がかかるのを防ぐには層の最大厚さが薄くなるため、使用する具体的な厚さは合金組成に依存する。２０％のＧｅ場合、ＳｉＧｅの層厚は１５ｎｍ未満、および理想的には１０ｎｍ未満が応力を防ぐ上で好ましい。Ｇｅ含有量が少なければ、より厚くすることができる。
本発明をＭＯＳＦＥＴの特別な形態につき説明してきたが、必要に応じて適切な構造を使用することが可能である。
各層、およびとくにゲートパターンを形成するのに、任意の適切な半導体パターニング形成処理を使用することができる。
ＳｉＧｅのソースおよびドレイン領域３０、３２は、代替材料、例えばＳｉを使用して、深い拡張領域上に成長させることができる。
当業者は、本発明を使用し、適切なソース、ドレインおよび本体を適切にドーピングするｐ型またはｎ型トランジスタを製造することができるであろう。
本発明の実施形態による方法におけるある工程の断面図である。 本発明の実施形態による方法におけるある工程の断面図である。 本発明の実施形態による方法におけるある工程の断面図である。 本発明の実施形態による方法におけるある工程の断面図である。
符号の説明
１０ シリコン基板
１２ 第１主面
１４ ゲート酸化物層
１６ ゲート
１８ ゲート構造
２０ 深い拡張領域、ソースおよびドレインキャビティ
２２ シリコンゲルマニウム（ＳｉＧｅ）層、充填層
２４ 薄いシリコン層
２６ 層キャビティ
２８ 二酸化シリコン、酸化物、充填層、絶縁体
３０ ＳｉＧｅソース
３２ ＳｉＧｅドレイン
３４ 低濃度にドープされたソース
３６ 低濃度にドープされたドレイン

Claims (10)

  1. シリコン半導体基板の第１主表面上にゲート酸化物層を形成する工程と、
    このゲート酸化物層にゲートを形成する工程と、
    このゲートの両側で前記半導体基板の第１主表面に、深い拡張領域となるようソースおよびドレイン用のキャビティをエッチングする工程と、
    前記深い拡張領域の壁にＳｉＧｅ層を成長させる工程と、
    このＳｉＧｅ層上にシリコン層を成長させる工程と、
    前記ＳｉＧｅ層を選択的にエッチングして除去する工程であって、前記ゲート酸化物層に隣接する前記ＳｉＧｅ層の所定部分を残存させ、前記ＳｉＧｅ層の他の部分に層キャビティを形成する該選択的エッチング工程と、
    前記層キャビティを絶縁体で充填する工程と、および
    ソース層およびドレイン層を、ゲートの両側の深い拡張領域におけるソースおよびドレイン用のキャビティに成長させる工程と
    有することを特徴とする半導体トランジスタの製造方法。
  2. 請求項１に記載の方法において、ソース層およびドレイン層はＳｉＧｅ層とした方法。
  3. 請求項１または２に記載の方法において、層キャビティを充填する工程は、キャビティ内のシリコンを酸化して酸化ケイ素を形成する工程とした方法。
  4. 請求項１〜３のいずれか一項に記載の方法において、シリコン層の下側におけるＳｉＧｅ層の厚さを、５〜２５ｎｍとした方法。
  5. 請求項１〜４のいずれか一項に記載の方法において、ＳｉＧｅ層上に成長させたシリコン層の厚さを、５〜２５ｎｍとした方法。
  6. 第１主表面を有するシリコン半導体基板と、
    第１主表面上に設けたゲート酸化物層と、
    このゲート酸化物層上に設けた導電ゲートと、
    このゲートの両側における互いに対向する深い拡張領域に形成し、前記第１主表面から基板に拡張する、互いに対向するソース領域およびドレイン領域と、および
    ソース領域およびドレイン領域と基板との間の接合部に沿って前記基板に設ける充填層であって、ＳｉＧｅのゲート酸化物層に隣接する第１領域を有し、充填層の残りの部分として絶縁体を有する該充填層と
    を備えたことを特徴とする半導体電界効果トランジスタ。
  7. 請求項６に記載の半導体電界効果トランジスタにおいて、前記ソース領域およびドレイン領域をＳｉＧｅの領域とした半導体電界効果トランジスタ。
  8. 請求項６または７に記載の半導体電界効果トランジスタにおいて、前記充填層における絶縁体を酸化ケイ素とした半導体電界効果トランジスタ。
  9. 請求項６〜８のいずれか一項に記載の半導体電界効果トランジスタにおいて、前記充填層の厚さを、５〜２５ｎｍとしたことを特徴とする半導体電界効果トランジスタ。
  10. 請求項６〜９のいずれか一項に記載の半導体電界効果トランジスタにおいて、前記充填層上に設けるシリコン層の厚さを、５〜２５ｎｍの厚さとした半導体電界効果トランジスタ。
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