CN101326621A - 在结处具有绝缘层的场效应晶体管结构 - Google Patents
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Abstract
一种制造FET的方法，其包括形成栅极结构(18)，然后，在每侧上刻蚀空腔。然后，在空腔中的衬底(10)上沉积SiGe层(22)，随后沉积Si层(24)。然后，执行选择性刻蚀以刻蚀掉除了栅极结构(18)下的SiGe层部分以外的SiGe(22)，以及生长氧化物(28)以填充产生的空隙。然后，在空腔中沉积SiGe源极和漏极。氧化物(28)能降低结漏电流。
Description
技术领域
本发明涉及一种在结处具有绝缘层的半导体场效应晶体管(FET)结构和制造此种结构的方法。
背景技术
已知大量的半导体金属氧化物半导体场效应晶体管(MOSFET)以及制造它们的方法。越来越期望降低这些晶体管的尺寸以增加在单个半导体衬底上的栅极数目。
当晶体管变得越小时，许多效应变得越来越与晶体管的性能相关，其中包括漏电效应。这在短沟道器件中尤其正确。尤其，已知为结漏电的效应变得越来越重要。结漏电涉及源极或漏极与衬底之间的漏电流，其横跨在源极(或漏极)扩散与衬底之间的结上。
对于采用硅锗(SiGe)合金源极和漏极的器件来说，结漏电尤其是个问题，这是因为与硅衬底相比，SiGe具有减小的带隙，因此漏电流较大。
因此，需要一种晶体管设计以及制造方法，来降低结漏电。
在美国2004/0038533中，Chunlin Liang提供了一种具有这种目标想法的现有技术结构。在该方法中，从衬底的上表面刻蚀进入衬底内，形成了深空腔，该空腔朝向基底较宽，从而其底切了上表面的一部分。然后，在空腔的表面上形成热氧化物，该空腔被填充或部分地填充。然后，在由空腔所底切的区中形成源极和漏极注入。
遗憾的是，这种方法很难在实际中实现。被刻蚀的空腔需要与源极和漏极注入的深度相同，而空腔的深度是难以控制的。还尤其难以控制的是形成底切的刻蚀步骤。然而，传统的体MOSFET中的主要的漏电是来自轻掺杂源极和漏极(LDS和LDD)，而这不能被解决。另一个问题是该方法要求大面积的硅。
在美国2005/0176219中，Kim等提出了可选的方法，该方法采用了器件隔离层，该隔离层用于降低漏电流。然而，在活性沟道区下，隔离层完全一致。在SiGe上生长活性沟道的硅，然后去除SiGe，由氧化硅来代替，以形成隔离层。这将太多应力引进了活性沟道层中。而且，SiGe层的厚度意味着不能容纳该层中的应变，从而错位和缺陷将出现在SiGe层周围的硅层中，这再一次降低了活性沟道层的质量。
在美国2005/0035408(Wang等)中公开了另一可选的结构。所述的工艺非常复杂。
Jurczak等在“Dielectric Pockets-A New Concept of theJunctions for Deca-Nanometric CMOS Devices”，IEEE Transactionson Electron Devices volume 48 number 8 2001，pages 1770 to 1774中描述了一种可选的方法。在该方法中，在LDD下和与高掺杂漏极(HDD)邻接处注入被作者称为电介质袋的掩埋间隔。然而，该制造是复杂的，并且掩埋间隔并不阻止在源极和漏极结构的绝大部分上的结漏电流。
因此，仍然需要降低FET中的结漏电流。
发明内容
根据本发明，提供了一种制造半导体晶体管的方法，其包括：
在硅半导体衬底的第一主表面上形成栅极氧化层；
在栅极氧化层上形成栅极；
在栅极两侧上的深延伸区中将源极和漏极刻蚀进半导体衬底的第一主表面；
在深延伸区的壁上生长SiGe层；
在SiGe层上生长硅层；
选择性地刻蚀SiGe层，以去除SiGe层，适当地保留与栅极氧化层邻接的那部分SiGe层，SiGe层的剩余部分形成了层空腔；
用绝缘物填充层空腔；
以及在栅极的对边上的深延伸区的源极和漏极空腔中生长源极和漏极层。
通过制造所述的半导体器件，氧化层跟随着结，因此显著地降低了结漏电流，这是因为在结区的绝大部分上出现了隔离层。例如，这可以与美国2005/0176219的方法进行对比，在美国2005/0176219中形成了厚的隔离区。应该注意，在美国2005/0176219中，源极和漏极区的绝大部分(尤其是较高掺杂部分)根本未被隔离，这是由于隔离区位于沟道下面，这意味着仍然存在用于结漏电流流动的很大面积。
本发明的另一优点是通过跟随结，氧化层出现在其最有效的地方。电场在结的曲面部分较高，所以漏电流在那就最高。现有技术方法倾向于在特定位置提供沟槽。不可避免的是，在这种现有技术中，沟槽不跟随结，尤其是在曲面区，所以这种现有技术方法不能准确地在最需要帮助的地方帮助降低漏电流。
该器件还有效地用作绝缘器件上的局部硅，这可以进一步地提高短沟道效应。
在优选的实施例中，源极和漏极层是SiGe；优选地填充空腔。本发明在这种器件中尤其有用。在这种晶体管中，有益的是提高Ge在SiGe中的百分比，这提高了沟道中的应变量。遗憾的是，Ge量越高，带隙越低，因此漏电流越高。发明者已经意识到对于SiGe晶体管，高掺杂区的漏电变得更加重要，并且实际上变为可比得上低掺杂区的漏电流；鉴于高掺杂区实际上比低掺杂区大得多的事实(它们通常是一个数量级的掺杂量)，这是尤其正确的。
没有任何一个现有技术文献讨论了这种具有SiGe源极和漏极的晶体管的特定问题。
填充空腔的步骤可以是对硅进行氧化以在空腔中形成氧化硅的步骤。
形成硅层下面的SiGe层，使其具有5nm至25nm的厚度。因此，可在深延伸区的壁上形成薄的SiGe层，这保证了SiGe层可作为应变层被有效地保持着，而不会留下缺陷。
可在SiGe层上生长厚度为5nm至25nm的硅层。
根据另一方面，本发明还涉及一种半导体场效应晶体管，其包括：
具有第一主表面的硅半导体衬底；
第一主表面上的栅极氧化层；
栅极氧化层上的导电栅极；
在栅极对侧的对置深延伸区中形成的对置源极和漏极区，该源极和漏极区从第一主要面延伸到衬底中；以及
在衬底中跟随源极和漏极区与衬底的结的填充层，其中该填充层具有与SiGe的栅极氧化层邻接的第一区，以及氧化层的剩余部分是绝缘物。
附图说明
现在参考附图，仅通过示例的方式，将描述本发明，其中
图1至4用侧视图示出了根据本发明实施例的方法中的步骤。
具体实施方式
参见图1，提供了硅衬底10以及生长在硅衬底10的第一主表面12上的栅极氧化层14。在栅极氧化层14上沉积栅极16；该栅极是诸如金属、金属合金或多晶硅之类的导电材料。形成栅极16和栅极氧化层14图案来限定栅极结构18。
然后，在栅极结构18的每侧上刻蚀出深延伸区20，在此阶段该深延伸区20是刻蚀的源极和漏极空腔。可选地，该刻蚀步骤是采用栅极16作为掩模来自对准的。
这将产生图1所示的结构。
然后，在衬底10上的深延伸区空腔20的壁上沉积薄的硅锗(SiGe)层22。在所述的特定实施例中，在SiGe层中Si含量为80％，Ge含量为20％，但是如下所述，这是可以变化的。如图2所示，然后在薄的SiGe层22上沉积薄的硅层24。
然后，执行选择性刻蚀；该刻蚀选择性地对Si上的SiGe进行刻蚀。例如，该刻蚀可以是选择性湿法刻蚀。选择性刻蚀Si上的SiGe的具有高选择性的选择性湿法刻蚀剂是比例为1∶1∶4的氢氧化铵、过氧化氢和水。
将该刻蚀执行一段精确受控的时间，以部分地，而不是全部地刻蚀掉薄的SiGe层22，留下层空腔26。然而，薄的SiGe层22的一段长度保留在氧化层14下。在优选的实施例中，该长度为5nm到20nm，优选为5到10nm，这足以提供电流通路，并且其足够小，以足够提供结电流的良好降低。这产生了图3的结构。
然后，生长二氧化硅28，以填充层空腔26。氧化层28和剩余SiGe层22一起构成了填充层，该填充层具有与栅极氧化层14邻接的SiGe 22和剩余部分的氧化层28。该氧化物是二氧化硅-术语二氧化硅还被用于表示生长的氧化物不需要是化学计量的。
然后，生长SiGe源极30和漏极32，以填充源极和漏极空腔(深延伸区)20来形成MOSFET的源极和漏极。这些在沟道中强加了压缩应力。SiGe中Si含量为60％到90％，Ge含量为10％到40％，其中尤其优选地为Ge值为15％到25％。源极和漏极是重掺杂的，以便导电，n+型掺杂或p+型掺杂取决于期望的晶体管类型。
通过注入，分别形成邻近源极30和漏极32的轻掺杂源极34和漏极36，其与源极和漏极具有相同的导电类型。轻掺杂源极和漏极34，36是Si，与SiGe源极和漏极30，32相比，其具有高带隙。轻掺杂的源极和漏极(34，36)与SiGe源极和漏极(30，32)具有相同的导电类型。
然后，如在传统的工艺中一样，制造SiGe源极30、SiGe漏极32和栅极16的接触，以完成MOSFET。如所属领域的技术人员所理解的，例如还可以进行进一步的处理，以提供互连层或类似的层等。
产生的结构具有跟随SiGe源极和漏极30，32与硅衬底10的结的填充层(22，28)，通过薄的Si层24，该填充层与SiGe源极和漏极30，32隔开。对于其大部分长度，填充层是绝缘物(28)(氧化物)，其阻止漏电流流入填充层的这个部分。当晶体管开启时，在填充层的栅极末端的SiGe层22导通，允许电流在源极和漏极之间通过。
因此，与采用SiGe源极和漏极(尤其在HDD区中)相比，根据本发明的晶体管具有显著降低的结漏电流。
尤其地，这种具有SiGe区的晶体管具有来自SiGe区的显著较高的漏电流，因此降低区和体之间的漏电的本发明尤其有益。
剩余的SiGe层保证了邻近栅极氧化物而形成的沟道在晶体管使用中不被氧化层28阻止。
所采用的方法的优点是其可轻易地适用于传统形式的MOSFET，而不要求复杂的沟槽结构等等。
所属领域的技术人员将意识到所述的实施例不是唯一的方法，如果需要可引进修改。
该方法可用于各种尺寸的晶体管，并且简单到甚至可以在最小尺度上制造。
薄的Si层24和薄的SiGe层22的厚度，以及因此最终结构中的填充层的厚度可以取决于所采用的工艺而有所不同。例如，SiGe层22和填充层22，28的厚度可以是2到25nm，优选的是5到25nm，以及薄的Si层的厚度优选为5nm到25nm。
所采用的确切厚度取决于合金成分，这是因为SiGe合金中的Ge量越大，SiGe层22的应变更大，因此该层的最大厚度越薄，以避免在结构中引入过度的应力。Ge量为20％时，优选的是SiGe层厚度小于15nm，并且理想的为小于10nm，从而避免应力，当Ge量较小时，较大的厚度是可行的。
虽然，已经用特定形式的MOSFET对本发明进行了描述，但是如果需要可以采用任何合适的结构。
可以使用任何合适的半导体图案形成工艺来形成层，尤其是栅极图案。
可以用可选的材料来代替SiGe源极和漏极区30，32，诸如生长在深延伸区的Si。
所属领域的技术人员将意识到可采用本发明来产生具有源极、漏极和体的适当掺杂的p型或n型晶体管。
Claims (10)
1.一种制造半导体晶体管的方法，其包括：
在硅半导体衬底(10)的第一主表面(12)上形成栅极氧化层(14)；
在所述栅极氧化层(14)上形成栅极(16)；
在深延伸区(20)的栅极(16)的两侧上刻蚀源极和漏极空腔进入所述半导体衬底(10)的第一主表面(12)；
在所述深延伸区(20)的壁上生长SiGe层(22)；
在所述SiGe层(22)上生长硅层(24)；
选择性地刻蚀所述SiGe层(22)，以去除SiGe层，适当地保留与所述栅极氧化层(14)邻接的那部分SiGe层(22)，所述SiGe层的剩余部分形成空腔(26)；
用绝缘物(28)填充所述空腔(26)；以及
在所述栅极(16)的相对侧上的深延伸区(20)的源极和漏极空腔中生长源极(30)和漏极(32)层。
2.根据权利要求1所述的方法，其中所述源极和漏极层(30，32)是SiGe。
3.根据权利要求1或2所述的方法，其中所述填充层空腔(26)的步骤是对硅进行氧化以在所述空腔中形成二氧化硅(28)的步骤。
4.根据权利要求1到3中的任一权利要求所述的方法，其中在所述硅层(24)下的SiGe层的厚度为5nm到25nm。
5.根据权利要求1到4中的任一权利要求所述的方法，其中生长在所述SiGe层(22)的硅层(24)的厚度为5nm到25nm。
6.一种半导体场效应晶体管，其包括：
具有第一主表面(12)的硅半导体衬底(10)；
在所述第一主表面(12)上的栅极氧化层(14)；
在所述栅极氧化层(14)上的导电栅极(16)；
在所述栅极(16)的相对侧上的对置深延伸区(20)中形成的对置源极和漏极区(30，32)，所述源极和漏极区(30，32)从第一主表面(12)延伸进入所述衬底(10)；以及
在所述衬底中跟随源极和漏极区(30，32)与衬底的结的填充层(22，28)，其中所述填充层(22，28)具有与SiGe的栅极氧化层邻接的第一区(22)以及所述填充层的剩余部分是绝缘物(28)。
7.根据权利要求6所述的半导体场效应晶体管，其中所述源极和漏极区(30，32)是SiGe。
8.根据权利要求6或7的半导体场效应晶体管，其中所述填充层(22，28)中的绝缘物是二氧化硅。
9.根据权利要求6到8中的任一权利要求所述的半导体场效应晶体管，其中所述填充层(22，28)的厚度为5nm至25nm。
10.根据权利要求6到9中的任一权利要求所述的半导体场效应晶体管，其中所述填充层(22，28)上的硅层(24)的厚度为5nm到25nm。
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