CN102403229B - 台阶状硅锗源/漏结构的制造方法 - Google Patents
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Abstract
本发明提供了一种台阶状硅锗源/漏结构的制造方法，该方法包括：提供硅衬底，所述硅衬底上形成有栅极结构、位于栅极结构两侧的第一间隙壁、以及位于第一间隙壁两侧的第二间隙壁；执行第一次离子注入工艺，以在第二间隙壁两侧的硅衬底中形成第一非晶态区域；去除所述第二间隙壁；执行第二次离子注入工艺，以在第一间隙壁两侧的硅衬底中形成第二非晶态区域，所述第二非晶态区域的深度小于第一非晶态区域的深度；刻蚀第一非晶态区域和第二非晶态区域，以形成台阶状凹陷部；在台阶状凹陷部内形成掺杂的台阶状硅锗源/漏结构。本发明可减少刻蚀步骤，并可降低刻蚀工艺的控制难度。
Description
技术领域
本发明涉及集成电路制造领域，特别涉及一种台阶状硅锗源/漏结构的制造方法。
背景技术
目前，业界通常将硅锗的选择性外延生长工艺应用在半导体工艺上，以增加载流子的迁移率(carrier mobility)和成本效益。埋置硅锗(Embedded SiGe)技术对于生产基于硅的高性能晶体管来说已经成为一种有前景的技术。由于锗原子的半径比硅原子的半径大，所以当锗原子取代部分的硅原子，进入硅的晶格(lattice)中时，整个晶格会因此而扭曲。在载流子的电荷密度相同时，晶格扭曲的硅或硅锗合金与单晶硅比起来，其电子和空穴的移动性都大幅增加，分别增加5和10倍左右，如此一来便能够降低元件的阻值。
现在已知在紧邻PMOS晶体管沟道的硅衬底中埋置硅锗会在沟道上产生压应力(compressive stress)，从而提高空穴迁移率，提高PMOS晶体管的性能。但如何能更进一步提高沟道的应力且不会降低延伸结特性则需要在技术上有进一步的开拓研究。因此，业界又提出了台阶状的硅锗结构，通过形成台阶状的硅锗结构，可使得晶体管的沟道可产生更大的应力且不会降低延伸结特性，因此可进一步提高空穴迁移率，提高晶体管的性能。
在下述论文中提出了一种台阶状硅锗源/漏结构的制造方法：“AHighPerformance PMOSFET with Two-step Recessed SiGe-S/D Structure for 32nm nodeand Beyond”，N.Yasutake et al.，2006IEEE，Page：77～80。在该论文中公开了利用两步刻蚀工艺来形成台阶状凹陷部，进而形成台阶状硅锗源/漏结构的方法，该方法具体包括以下步骤：首先，在硅衬底上形成栅极结构；然后，进行晕圈注入(halo implant)工艺；之后，形成偏置间隙壁(offset spacer)；其后，进行第一次刻蚀工艺，以在硅衬底中形成第一凹陷部；随后，在偏置间隙壁的两侧形成牺牲间隙壁(dummy spacer)；接着，进行第二次刻蚀工艺，以在硅衬底中形成第二凹陷部，所述第二凹陷部的深度大于第一凹陷部的深度，所述第一凹陷部紧邻栅极结构；接下来，去除所述牺牲间隙壁，并在第一凹陷部和第二凹陷部内形成硼掺杂的硅锗结构，所述硅锗结构呈台阶状。所述台阶状的硅锗结构能进一步的提高沟道的应力，且不会降低延伸结(extension junction)特性，可改善短沟道效应(short channel effect)。
另外，在中请号为US200602311826的美国专利申请中也公开了一种“用于增强PFET迁移率的埋有台阶的SiGe结构”，在该专利申请中，该台阶状的SiGe结构也是通过两步刻蚀工艺形成的，即先利用一刻蚀工艺中形成浅凹陷，之后再利用另一刻蚀工艺形成相对较深的凹陷，从而在硅本体中限定出台阶区，最后在台阶区上外延生长SiGe层，从而形成台阶状的SiGe结构。
然而，在上述的台阶状硅锗源/漏结构的制造方法中，均是通过多步刻蚀工艺才形成台阶状的凹陷区，即先利用一刻蚀工艺形成一凹陷部，再利用另一刻蚀工艺形成另一凹陷部，工艺步骤较为复杂；并且，在进行两次刻蚀步骤时，均是对晶态的硅本体进行刻蚀，刻蚀选择比较差，不易控制形成的凹陷的深度和形貌，刻蚀工艺的控制难度较大。
发明内容
本发明提供一种台阶状硅锗源/漏结构的制造方法，该方法在一次刻蚀工艺中形成台阶状的凹陷，减少了刻蚀工艺步骤，并可降低刻蚀工艺的控制难度。
为解决上述技术问题，本发明提供一种台阶状硅锗源/漏结构的制造方法，包括：提供硅衬底，所述硅衬底上形成有栅极结构、位于栅极结构两侧的第一间隙壁、以及位于第一间隙壁两侧的第二间隙壁；执行第一次离子注入工艺，以在第二间隙壁两侧的硅衬底中形成第一非晶态区域；去除第二间隙壁；执行第二次离子注入工艺，以在第一间隙壁两侧的硅衬底中形成第二非晶态区域，所述第二非晶态区域的深度小于第一非晶态区域的深度；刻蚀所述第一非晶态区域和第二非晶态区域，以形成台阶状凹陷部；在所述台阶状凹陷部内形成掺杂的台阶状硅锗源/漏结构。
可选的，在所述台阶状硅锗源/漏结构的制造方法中，所述第一非晶态区域和第二非晶态区域是利用干法刻蚀工艺去除的，所述干法刻蚀工艺所使用的刻蚀气体为溴化氢、氧气以及氯气的混合气体。
可选的，在所述台阶状硅锗源/漏结构的制造方法中，所述第一非晶态区域和第二非晶态区域是利用湿法刻蚀工艺去除的，所述湿法刻蚀工艺所使用的刻蚀液体为pH值大于10的碱性液体。
可选的，在所述台阶状硅锗源/漏结构的制造方法中，所述第一次离子注入工艺注入的离子为硅离子、锗离子或氩离子，所述第一非晶态区域的深度为450埃～800埃。
可选的，在所述台阶状硅锗源/漏结构的制造方法中，所述第二次离子注入工艺注入的离子为硅离子、锗离子或氩离子，所述第二非晶态区域的深度为100埃～250埃。
可选的，在所述台阶状硅锗源/漏结构的制造方法中，所述第一间隙壁的材质为氧化硅、氮化硅中的一种或其组合。
可选的，在所述台阶状硅锗源/漏结构的制造方法中，所述第二间隙壁的材质为氧化硅、氮化硅或无定形碳中的一种或其组合，所述第二间隙壁是利用干法刻蚀或湿法刻蚀工艺去除的。
可选的，在所述台阶状硅锗源/漏结构的制造方法中，所述栅极结构包括栅极介电层以及覆盖所述栅极介电层的栅极电极，所述栅极结构包括还包括覆盖所述栅极电极的盖层，所述盖层的材质为氧化硅、氮化硅中的一种或其组合。
可选的，在所述台阶状硅锗源/漏结构的制造方法中，所述掺杂的台阶状硅锗源/漏结构是利用外延生长原位掺杂工艺形成的。
由于采用了以上技术方案，与现有技术相比，本发明具有以下优点：
本发明先通过第一次离子注入工艺和第二次离子注入工艺，在硅衬底中定义出第一非晶态区域和第二非晶态区域，之后再利用非晶态硅与晶态硅具有较高的刻蚀选择比的特点，在一步刻蚀工艺中同时去除第一非晶态区域和第二非晶态区域，从而形成台阶状凹陷部，进而形成台阶状的硅锗结构，减少了刻蚀步骤；并且，由于非晶态硅与晶态硅的刻蚀选择比较高，有利于控制形成的台阶状凹陷的深度和形貌，可降低刻蚀工艺的控制难度。
附图说明
图1为本发明实施例所提供的台阶状硅锗源/漏结构的制造方法的流程图；
图2A～2F为本发明实施例所提供的台阶状硅锗源/漏结构的制造方法的各步骤相应结构的剖面示意图。
具体实施方式
根据背景技术所述，在现有的硅锗结构制造方法中，均是通过多步刻蚀工艺才形成台阶状的凹陷区，工艺较为复杂，并且不易控制形成的凹陷的深度。因此，本发明提供一种台阶状硅锗源/漏结构的制造方法，该方法首先通过第一次离子注入工艺和第二次离子注入工艺，在硅衬底中定义出第一非晶态区域和第二非晶态区域，之后再利用非晶态硅与晶态硅具有较高的刻蚀选择比的特点，在一步刻蚀工艺中同时去除第一非晶态区域和第二非晶态区域，减少了刻蚀步骤；并且由于非晶态硅与晶态硅的刻蚀选择比较高，有利于控制形成的台阶状凹陷的深度和形貌，可降低刻蚀工艺的控制难度。
请参考图1，其为本发明实施例所提供的台阶状硅锗源/漏结构的制造方法的流程图，结合该图，该方法包括以下步骤：
步骤S101，提供硅衬底，所述硅衬底上形成有栅极结构、位于栅极结构两侧的第一间隙壁、以及位于第一间隙壁两侧的第二间隙壁；
步骤S102，执行第一次离子注入工艺，以在所述第二间隙壁两侧的硅衬底中形成第一非晶态区域；
步骤S103，去除所述第二间隙壁；
步骤S104，执行第二次离子注入工艺，以在第一间隙壁两侧的硅衬底中形成第二非晶态区域，所述第二非晶态区域的深度小于第一非晶态区域的深度；
步骤S105，刻蚀第一非晶态区域和第二非晶态区域，以形成台阶状凹陷部；
步骤S106，在所述台阶状凹陷部内形成掺杂的台阶状硅锗源/漏结构。
下面将结合剖面示意图对本发明的台阶状硅锗源/漏结构的制造方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
如图2A所示，并结合步骤S101，首先，提供硅衬底200，并在所述硅衬底200上形成栅极结构210，之后在所述栅极结构210两侧形成第一间隙壁214，再在所述第一间隙壁214两侧形成第二间隙壁215。
其中，硅衬底200中可以形成有隔离结构201，所述隔离结构201例如是浅沟槽隔离结构。所述栅极结构210包括栅极介电层211以及覆盖所述栅极介电层211的栅极电极212。所述栅极介电层211的材料可以是氧化硅，所述栅极电极212的材料可以是掺杂多晶硅、金属、金属硅化物或其它导体。优选的，所述栅极结构210还包括覆盖所述栅极电极212的盖层213，所述盖层213的材质可以为氧化硅或氮化硅中的一种或其任意组合，所述盖层213可用于在后续的工艺中保护栅极电极212不受损伤。
其中，第一间隙壁214和第二间隙壁215的材质可以相同，可在一步工艺中形成第一间隙壁214和第二间隙壁215，方便加工制作。当然，所述第一间隙壁214和第二间隙壁215的材质也可以不相同，优选的，所述第二间隙壁215的材质是容易去除的材质，便于在后续工艺中快速去除且确保不损伤第一间隙壁214。例如，所述第一间隙壁214可为单层的绝缘材料如氧化硅、氮化硅，或者是多层的绝缘材料；所述第二间隙壁215也可为单层的绝缘材料如无定形碳、氧化硅或氮化硅，或是多层的绝缘材料。可根据第二间隙壁215的宽度来调整后续形成的第一非晶态区域的宽度，所述第二间隙壁215的底部宽度例如是1nm～30nm。
如图2B所示，并结合步骤S102，然后，执行第一次离子注入工艺，以在第二间隙壁215两侧的硅衬底中形成第一非晶态区域202。所述第一次离子注入工艺的目的是利用原子在硅衬底200中产生预定的非晶态区域，具体的说，所述第一次离子注入工艺的作用是破坏硅衬底的特定区域的晶体结构，从而定义出一个相对较深的、非晶形注入的、包含非晶态硅的第一非晶态区域202。
所述第一次离子注入工艺中注入的离子可以为硅离子、锗离子或氩离子，当然，还可以为其它能将硅打成无定型非晶态的掺杂物。以注入硅离子为例，若所述第一非晶态区域202的深度为450埃至800埃，注入剂量可以在1015/cm2至1016/cm2之间，注入能量x(单位为KeV)可通过下述公式计算获得：y＝13.642x+32.296，其中，y为注入深度(单位为埃)。当然，上述数值并不用于限定本发明，所述第一非晶态区域202的深度可根据实际的器件要求作相应的调整，所述第一次离子注入工艺的注入剂量和注入能量也可相应调整。
如图2C所示，并结合步骤S103，接着，去除所述第二间隙壁215。所述第二间隙壁215可利用干法刻蚀或湿法刻蚀工艺去除的。例如，若所述第一间隙壁214的材质为氧化硅，第二间隙壁215的材质为氮化硅，则可利用湿法刻蚀工艺去除第二间隙壁215，采用的刻蚀液体优选为热磷酸溶液，该热磷酸溶液对氧化硅和氮化硅的刻蚀选择比较高，可确保不会损伤第一间隙壁214和栅极结构210。若所述第二间隙壁215的材质为无定性碳，则可利用干法刻蚀工艺去除所述第二间隙壁215，采用的刻蚀气体优选为氧气，该干法刻蚀工艺也可确保快速的去除第二间隙壁215，且不会损伤第一间隙壁214和栅极结构210。
如图2D所示，并结合步骤S104，接下来，执行第二次离子注入工艺，以在第一间隙壁214两侧的硅衬底中形成第二非晶态区域203，所述第二非晶态区域203的深度小于第一非晶态区域202的深度；并且由于去除了第二间隙壁215，所述第二非晶态区域203的宽度大于第一非晶态区域202的宽度。具体的说，所述第二次离子注入工艺的作用是进一步破坏硅衬底的特定区域的晶体结构，从而定义出一个相对较浅的、非晶形注入的、包含非晶态硅的区域。可以得知，完成第一次离子注入工艺和第二离子注入后，形成的第一非晶态区域202和第二非晶态区域203共同构成了一个台阶状的非晶态区域。
所述第二次离子注入工艺中注入的离子可以为硅离子、锗离子或氩离子，当然，还可以为其它能将硅打成无定型非晶态的掺杂物。以注入硅离子为例，若第二非晶态区域203的深度为100埃～250埃，注入剂量为1015/cm2～1016/cm2，注入能量x(单位为KeV)仍可通过下述公式计算获得：y＝13.642x+32.296，其中，y为注入深度(单位为埃)。
如图2E所示，并结合步骤S105，接着，利用刻蚀工艺去除第一非晶态区域202和第二非晶态区域203，以形成台阶状凹陷部204。经本申请的发明人长期研究发现，由于非晶态的硅与晶态硅的结构差异，导致其在刻蚀工艺中刻蚀速率相差较大，因此，本发明利用非晶态硅与晶态硅具有较高的刻蚀选择比的特点，在一步刻蚀工艺中同时去除掉第一非晶态区域202和第二非晶态区域203，从而形成台阶状凹陷部204，与现有技术相比减少了刻蚀步骤；并且由于非晶态硅与晶态硅的刻蚀选择比较高，而第一非晶态区域202和第二非晶态区域203下方的晶态硅则几乎不被刻蚀，有利于控制形成的台阶状凹陷的深度和形貌，可降低刻蚀工艺的控制难度。
在本实施例中，第一非晶态区域202和第二非晶态区域203是利用干法刻蚀工艺去除的，所述干法刻蚀工艺使用的刻蚀气体为溴化氢(HBr)、氧气(O2)以及氯气(Cl2)的混合气体，该刻蚀气体对非晶硅的刻蚀速率远大于对晶态硅的刻蚀速率，可更为精确的控制形成的台阶状凹陷的形貌。当然，所述干法刻蚀工艺还可以采用其它对非晶硅和晶态硅的刻蚀选择比较高的刻蚀气体。
此外，也可以利用湿法刻蚀工艺去除所述第一非晶态区域202和第二非晶态区域203，所述湿法刻蚀工艺所使用的刻蚀液体可以为pH值大于10的碱性液体，例如，氢氧化钾(KOH)、氢氧化钠(NaOH)或氢氧化铵(NH4OH)溶液。当然，所述湿法刻蚀工艺所使用的刻蚀液体还可以是pH值接近于10的碱性液体。
如图2E所示，在本实施例中，所述台阶状凹陷部204包括：第一台阶状凹陷部204a以及第二台阶状凹陷部204b，所述第一台阶状凹陷部204a是由第一非晶态区域202定义出来的，所述第二台阶状凹陷部204b则是由第二非晶态区域203定义出来的，相应的，所述第一台阶状凹陷部204a紧邻第二台阶状凹陷部204b，所述第一台阶状凹陷部204a的深度大于第二台阶状凹陷部204的深度，并且，所述第二台阶状凹陷部204b相较于所述第一台阶状凹陷部204a更接近于所述第一间隙壁214。
如图2F所示，并结合步骤S106，最后，在所述台阶状凹陷部204内形成掺杂的台阶状硅锗源/漏结构220。由于所述台阶状凹陷部204的形状，使得所述台阶状的硅锗结构220本身形成具有上台阶和下台阶的形状。
具体的说，所述台阶状的硅锗结构220包括第一深度硅锗结构220a和第二深度硅锗结构220b，所述第一深度硅锗结构220a的深度大于第二深度硅锗结构220b的深度，所述第二深度硅锗结构220a紧挨所述第一深度硅锗结构220b，所述第二深度硅锗结构220b相较于所述第一深度硅锗结构220a更加靠近所述栅极结构210。由于硅锗层越靠近沟道越会提高沟道的应力，因此本发明的硅锗结构中，通过形成台阶状的硅锗结构使得晶体管的沟道可产生更大的应力且不会降低延伸结特性，因此可进一步提高空穴迁移率，提高晶体管的性能。
在本实施例中，所述掺杂的台阶状硅锗源/漏结构220是利用外延生长原位(in suit)掺杂工艺形成的，即在生长硅锗层的同时掺入杂质离子，以提高效率。当然，在本发明的其它实施例中，也可以先生长硅锗层，然后再对该硅锗层进行掺杂以调整其电学和化学属性，掺杂可使用各种掺杂剂并采用各种掺杂技术来进行，例如可采用P型杂质如硼对硅锗层进行掺杂，以形成PMOS晶体管。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (16)
1.一种台阶状硅锗源/漏结构的制造方法，包括：
提供硅衬底，所述硅衬底上形成有栅极结构、位于栅极结构两侧的第一间隙壁、以及位于第一间隙壁两侧的第二间隙壁；
执行第一次离子注入工艺，以在所述第二间隙壁两侧的硅衬底中形成第一非晶态区域；
去除所述第二间隙壁；
执行第二次离子注入工艺，以在所述第一间隙壁两侧的硅衬底中形成第二非晶态区域，所述第二非晶态区域的深度小于第一非晶态区域的深度；
刻蚀所述第一非晶态区域和第二非晶态区域，以形成台阶状凹陷部，所述台阶状凹陷部的形状由所述第一非晶态区域和第二非晶态区域的形状确定；
在所述台阶状凹陷部内形成掺杂的台阶状硅锗源/漏结构。
2.如权利要求1所述的台阶状硅锗源/漏结构的制造方法，其特征在于，所述第一非晶态区域和第二非晶态区域是利用干法刻蚀工艺去除的。
3.如权利要求2所述的台阶状硅锗源/漏结构的制造方法，其特征在于，所述干法刻蚀工艺所使用的刻蚀气体为溴化氢、氧气以及氯气的混合气体。
4.如权利要求1所述的台阶状硅锗源/漏结构的制造方法，其特征在于，所述第一非晶态区域和第二非晶态区域是利用湿法刻蚀工艺去除的。
5.如权利要求4所述的台阶状硅锗源/漏结构的制造方法，其特征在于，所述湿法刻蚀工艺所使用的刻蚀液体为pH值大于10的碱性液体。
6.如权利要求1所述的台阶状硅锗源/漏结构的制造方法，其特征在于，所述第一次离子注入工艺注入的离子为硅离子、锗离子或氩离子。
7.如权利要求1或6所述的台阶状硅锗源/漏结构的制造方法，其特征在于，所述第一非晶态区域的深度为450埃～800埃。
8.如权利要求1所述的台阶状硅锗源/漏结构的制造方法，其特征在于，所述第二次离子注入工艺注入的离子为硅离子、锗离子或氩离子。
9.如权利要求1或8所述的台阶状硅锗源/漏结构的制造方法，其特征在于，所述第二非晶态区域的深度为100埃～250埃。
10.如权利要求1所述的台阶状硅锗源/漏结构的制造方法，其特征在于，所述第一间隙壁的材质为氧化硅、氮化硅中的一种或其组合。
11.如权利要求1所述的台阶状硅锗源/漏结构的制造方法，其特征在于，所述第二间隙壁的材质为氧化硅、氮化硅或无定形碳中的一种或其组合。
12.如权利要求11所述的台阶状硅锗源/漏结构的制造方法，其特征在于，所述第二间隙壁是利用干法刻蚀或湿法刻蚀工艺去除的。
13.如权利要求1所述的台阶状硅锗源/漏结构的制造方法，其特征在于，所述栅极结构包括栅极介电层以及覆盖所述栅极介电层的栅极电极。
14.如权利要求13所述的台阶状硅锗源/漏结构的制造方法，其特征在于，所述栅极结构包括还包括覆盖所述栅极电极的盖层。
15.如权利要求14所述的台阶状硅锗源/漏结构的制造方法，其特征在于，所述盖层的材质为氧化硅、氮化硅中的一种或其组合。
16.如权利要求1所述的台阶状硅锗源/漏结构的制造方法，其特征在于，所述掺杂的台阶状硅锗源/漏结构是利用外延生长原位掺杂工艺形成的。
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7045433B1 (en) * | 2004-04-06 | 2006-05-16 | Advanced Micro Devices, Inc. | Tip architecture with SPE for buffer and deep source/drain regions |
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7045433B1 (en) * | 2004-04-06 | 2006-05-16 | Advanced Micro Devices, Inc. | Tip architecture with SPE for buffer and deep source/drain regions |
| CN101075562A (zh) * | 2006-05-17 | 2007-11-21 | 国际商业机器公司 | 制造晶体管结构的方法 |
Also Published As
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