CN102460683A - 包含金属栅极与形成于绝缘结构上的含硅电阻器的半导体装置 - Google Patents

包含金属栅极与形成于绝缘结构上的含硅电阻器的半导体装置 Download PDF

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Abstract

在包含基于取代栅极方法所形成的精密高k金属栅极结构的半导体装置中，可实质形成数个半导体基底电阻器于数个隔离结构(103D)上方而不受该取代栅极方法影响。结果，相较于可能必须基于栅极电极金属来提供电阻结构的习知策略，可实现增强的面积效率，同时由于提供在隔离结构上方的电阻结构而依然可实现低寄生电容。

Description

包含金属栅极与形成于绝缘结构上的含硅电阻器的半导体装置
技术领域
本揭示内容大体有关于集成电路的制造领域，且更特别的是，有关于复杂集成电路中形成于隔离结构上方的电阻器。
背景技术
在现代的集成电路中，在单一芯片区上形成极多个别的电路组件，例如形式为CMOS、NMOS、PMOS组件的场效应晶体管、电阻器、电容器及其类似者。通常这些组件的特征尺寸随着每一个新电路世代的引进而稳定地减小以提供在速度及/或耗电量方面有高效能的现有集成电路。减小晶体管的尺寸为稳定地改善复杂集成电路(例如，CPU)之装置效能的重要态样。减小尺寸一般可提高切换速度，从而增强讯号的处理效能。
除了大量的晶体管组件以外，通常会依照基本电路布局的要求，在集成电路中形成多个被动电路组件，例如电容器及电阻器。由于电路组件减小尺寸，不仅可改善个别晶体管组件的效能，也可显着提高它们的封装密度(packing density)，从而提供将功能并入给定芯片区的可能性。因此之故，已开发出高度复杂的电路，这些可包括不同种类的电路，例如类比电路、数字电路及其类似者，从而在单芯片(SOC)上可提供整个系统。
尽管晶体管组件为高度复杂集成电路中的主要电路组件以及实质决定这些装置的整体效能，然而仍需要其它的组件，例如电容器及电阻器，其中相对于晶体管组件的缩放，也必须调整这些被动电路组件的尺寸以免消耗过多有用的芯片区。此外，为了满足根据基本电路设计所紧密设定之容限(margin)，可能必须以高精确度设置该等被动组件(如电阻器)。例如，即使于实质上为数字之电路设计中，也可能必须将对应之电阻值设置于紧密设定之容忍范围内，以便避免过度地造成运作不稳定及/或加强讯号传递延迟(signal propagation delay)。例如，于精密的应用中，电阻器经常以“集成化多晶硅(integratedpolysilicon)”电阻器之形式设置，多晶硅电阻器可形成于隔离结构上方，以便得到所欲之电阻值，而不会造成显着的寄生电容(parasiticcapacitance)，如于可形成于主动半导体中之“埋入式”电阻结构之情形中可能会发生者。因此，典型的多晶硅电阻器可能需要沉积基本的多晶硅材料，该多晶硅材料的沉积经常可与用于晶体管组件之多晶硅栅极电极材料的沉积结合。于该栅极电极结构之图案化期间，也可形成这些电阻器，而这些电阻器之尺寸可能明显地取决于该多晶硅材料之基本比电阻值(basic specific resistance value)以及后续之掺杂物材料之类型及浓度，其中，该掺杂物可能经混入该电阻器以调整电阻值。通常由于经掺杂的多晶硅材料之电阻值可能为掺杂物浓度之非线性函数，因而通常需要特定的注入制程，而与其它任何用于调整晶体管之栅极电极之多晶硅材料特性之注入程序无关，可能因此造成中高复杂度之制造程序。
此外，持续缩减复杂集成电路之特征尺寸已造成场效晶应体管之栅极长度约为50纳米或更短。场效应晶体管(不论是N型沟道晶体管或者P型沟道晶体管)通常包括所谓的“PN结(PN junction)”，该PN结由高度掺杂区(被称为“漏极”及“源极”区)与邻近高度掺杂区的轻度掺杂或无掺杂区(被称为“沟道”区)的接口所形成。于场效应晶体管中，该沟道区的导电率(conductivity)(亦即，该导电沟道之电流驱动能力)受控于形成于该沟道区附近以及用薄绝缘层与该沟道区分隔开的栅极电极。该沟道区的导电率(在因施加适当控制电压于该栅极电极而形成导电沟道之后)取决于漏极及源极区的掺杂物浓度、电荷载体的迁移率，而对于给定之晶体管宽度而言，该沟道区的导电率亦取决于该源极区与该漏极区之间的距离(也称为“沟道长度”)。
目前，由于硅具有能够近乎无限制地取得、广为人知的特性以及相关材料与制程、以及过去50多年来所累积的经验，故大多数复杂的集成电路以硅为基础。因此，硅很可能仍是未来的电路世代所采用之较佳材料。硅于半导体装置制造中扮演重要角色的理由之一在于硅/二氧化硅接口有允许不同区域彼此能可靠地电性隔离的优异特性。硅/二氧化硅接口在高温下稳定，因此允许实施高温制程，通常在不牺牲该接口之电性特性下，为了活化掺杂物以及为了修复晶体损伤的退火制程(anneal processes)而需如此。因此，于场效晶应体管中，较佳的是采用二氧化硅作为栅极绝缘层(gate insulation layer)，该栅极绝缘层系隔开栅极电极(通常由多晶硅所构成)与硅沟道区。然而，在进一步装置缩放(device scaling)时，为了实质上避免所谓的“短沟道效应(short channel behavior)”，沟道长度的缩减可能需要二氧化硅栅极介电材料的厚度做出对应的适应性改变，而根据短沟道效应，沟道长度的变化可能对于晶体管的临界电压(threshold voltage)有显着的影响。被积极缩小而有相对较低供应电压从而减少临界电压的晶体管装置系因此面临由二氧化硅栅极介电材料厚度减少所造成的显着漏电流(leakage current)增加。例如，为了维持该栅极电极与该沟道区之间所需的电容性耦合(capacitive coupling)，大约0.08微米的沟道长度可能需要由厚度薄至大约1.2纳米的二氧化硅所制成之栅极介电材料。一般而言，尽管具有极短沟道的高速晶体管组件可用于高速讯号路径为较佳，其中具有较长沟道的晶体管组件可使用于较不关键的讯号路径(例如，此类较不关键的晶体管可作为储存晶体管)，然而由电荷载体直接穿隧透过高速晶体管组件之极薄二氧化硅栅极介电材料所造成的相对高漏电流可能达到氧化物厚度在1至2纳米范围内的数值，而可能无法适用于任何类型之复杂集成电路系统的热设计功率需求(thermal design power requirement)。
因此之故，已有人考虑换掉用于栅极绝缘层的二氧化硅，特别是高度精密的应用。可能的替代材料包括有明显较高电容率(permittivity)的材料使得经对应地形成之栅极绝缘层的实质较大厚度可提供用极薄二氧化硅层可得到的电容耦合。已有人建议用高电容率的材料取代二氧化硅，例如氧化钽(tantalum oxide)、锶钛氧化物(strontium titanium oxide)、二氧化铪(hafnium oxide)、硅铪氧化物(hafnium silicon oxide)、氧化锆(zirconium oxide)及其类似者。
另外，因为多晶硅可能在栅极介电材料与多晶硅材料间的接口附近会有电荷载子空乏的问题，所以通过提供用于栅极电极的适当导电材料以便取代常用的多晶硅材料可增强晶体管效能，从而在晶体管操作期间减少沟道区、栅极电极之间的有效电容。因此，已有人建议一种栅极堆栈，其中高k介电材料提供增强的电容，同时另外使任何漏电流保持在可接受的水准。由于可形成非多晶硅材料(例如，氮化钛及其类似者)使得它可与栅极介电材料直接接触，从而实质避免空乏区(depletion zone)的出现，同时可实现中高的导电率。
众所周知，晶体管的临界电压可取决于整体晶体管组态、漏极及源极区的复杂横向及垂直掺杂物分布、PN结的对应组态、以及栅极电极材料的功函数(work function)。结果，除了提供想要的掺杂物分布以外，也必须考量晶体管的导电型来适当地调整含金属栅极电极材料的功函数。因此之故，含金属电极材料通常可用于N型沟道晶体管与P型沟道晶体管，它们可根据公认有效的制造策略在极先进的制造阶段中装设。亦即，在这些方法中，高k介电材料的形成可结合适当的含金属覆盖层，例如氮化钛及其类似者，接着沉积多晶硅材料及其它的材料，如有必要，则可予以图案化以便形成栅极电极结构。同时，如上述，可图案化对应的电阻器。之后，通过形成漏极及源极区，执行退火制程以及最终将晶体管埋入介电材料，可完成基本的晶体管组态。之后，可执行适当的蚀刻顺序，其中可暴露栅极电极结构的顶面以及所有的电阻结构，以及可移除多晶硅材料。之后，基于个别的掩模方案(masking regime)，可分别将适当的含金属电极材料填入N型沟道晶体管及P型沟道晶体管的栅极电极结构，以便得到优异的栅极电极结构，包括高k栅极绝缘材料与含金属电极材料，此栅极电极结构可提供适当的功函数各自给N型沟道晶体管及P型沟道晶体管。同时，电阻结构也可接受含金属电极材料。不过，由于含金属电极材料有增强的导电率，电阻结构之电阻率(resistivity)的数值也可大幅减少，从而需要减少这些结构的线宽及/或增加这些结构的总长。前一种措施可能造成图案化的问题，因为可能需要一些极小的线宽，同时后一措施可能导致有用的芯片区的消耗增加。因此之故，在某些习知方法中，可能在主动半导体材料中形成电阻结构，而不是在与晶体管之栅极电极结构同时图案化的隔离结构上方装设电阻结构，不过，这可能因电阻结构的寄生电容增加而导致效能降低。
本揭示内容系针对能够避免或至少降低一个或多个上述问题之影响的各种方法及装置。
发明内容
为供基本理解本发明的一些态样，提出以下简化的总结。此总结并非本发明的详尽概述。它不是想要确认本发明的关键或重要组件或者是描绘本发明的范畴。唯一的目的是要以简要的形式提出一些概念作为以下更详细之说明的前言。
本揭示内容大体有关于半导体装置及其制造方法，其中基于任何适当半导体材料(例如，硅材料、硅/锗材料、锗材料及其类似者)可形成积体化电阻器组件(integrated resistor element)，同时可提供用于晶体管的精密金属栅极结构。为此目的，可以所欲用于这些电阻器之半导体材料为基础来提供这些栅极电极结构，并且可在极先进的制造阶段中用一种或更多种含金属电极材料取代该半导体材料，同时适当地掩模该等电阻器以便实质保留其中的半导体材料。结果，可有效地应用所谓的“取代栅极(replacement gate)”方法以便得到精密高k金属栅极堆栈，同时在该隔离结构上可形成半导体基底电阻结构，从而提供有优异电容性能(capacitive behavior)的电阻结构，同时不会过度地消耗有用的芯片区。在一些示范具体实施例中，可实现复杂金属栅极堆栈与半导体基底电阻结构的同时装设而不会增加额外的制程复杂度，例如，在额外的微影技术步骤方面，因为在形成金属硅化物材料于晶体管的漏极及源极区之前，通过避免电阻结构的对应掩模，在后期制造阶段可补偿甚至过度补偿电阻结构的掩模。此外，在制程的初始阶段，可提供半导体材料，例如多晶硅材料，适当的掺杂程度(dopant level)及掺杂物类型，从而也避免任何额外的掩模步骤，而习知策略通常在提供多晶硅栅极及多晶硅电阻结构时必须提供此类额外的掩蔽步骤。此外，在揭示于本文的一些图示方面，制造流程并入半导体基底电阻结构的制造有利于藉由应用一或更多附加效能增强机构，例如装设应力诱发介电层于晶体管组态上方及/或形成埋入式应变诱发半导体合金于至少一种晶体管中，来增强晶体管效能。
揭示于本文的一图示半导体装置包含含有一栅极电极结构的一晶体管组件，该栅极电极结构包含一高k栅极介电材料与形成于该高k栅极介电材料上方的一含金属电极材料。此外，有一电阻器形成于一隔离结构上方以及包含一掺杂半导体材料。
揭示于本文的一图示方法系有关于形成半导体装置的电阻结构。该方法包括形成一层堆栈(layer stack)于该半导体装置的一晶体管区及一电阻器区上方，其中该层堆栈包含一高k介电材料，一含金属覆盖材料，以及一半导体材料。此外，该电阻器区包含一隔离结构。另外，该方法包括调整该半导体材料的掺杂程度以便得到该电阻结构的目标电阻率。另外，该方法包括形成一取代栅极电极结构于该晶体管区中，以及基于该层堆栈，在该隔离结构上方形成该电阻结构于该电阻器区中。最后，该方法包括选择性地取代在该取代栅极电极结构之中的该半导体材料，同时实质保留该电阻结构中之该半导体材料。
揭示于本文的另一图示方法包括形成一取代栅极电极结构于一主动半导体区上方以及形成一电阻结构于一隔离结构上方，其中该取代栅极电极结构及该电阻结构包含有指定掺杂程度以实现该电阻结构之目标电阻值的一半导体材料。该方法更包括形成一掩模以便覆盖该电阻结构以及暴露该取代栅极电极结构。此外，该方法包括自该取代栅极电极结构选择性地移除该半导体材料以及以及形成一含金属电极材于该取代栅极电极结构及该电阻结构上方。最后，该方法包括移除该含金属电极材料的多余材料以便提供一金属栅极电极结构。
附图说明
参考以下结合附图的说明可了解本揭示内容，附图中类似的组件用相同的组件符号表示。
图1a根据示范具体实施例示意图示处于早期制造阶段之半导体装置的横截面图，其中在晶体管区及电阻器区上方可形成包含高k介电材料及半导体材料的层堆栈；
图1b根据示范具体实施例示意图示半导体装置的横截面图，其中形成取代栅极电极结构于晶体管区上方以及电阻结构于电阻器区上方，以及其中这些晶体管的其中一个是要接受应变诱发半导体合金；
图1c至图1e的横截面图根据示范具体实施例示意图示在基于取代栅极电极结构来完成基本晶体管组态时处于不同制造阶段的半导体装置；
图1f至图1j根据示范具体实施例示意图示在提供至少一部份层间介电材料以及选择性地取代取代栅极电极结构中之半导体材料同时保留该电阻结构中之该半导体材料时处于不同制造阶段的半导体装置；以及
图1k至图1l的横截面图根据其它的示范具体实施例示意图示处于早期制造阶段的半导体装置，其中在沉积半导体材料之前，在电阻器区上方至少可选择性地移除形成于高k介电材料上之含金属覆盖材料。
尽管本发明容易做成各种修改及替代形式，本文仍以附图为例图示几个本发明的特定具体实施例且详述其中的细节。不过，应了解本文所描述的特定具体实施例不是想要把本发明限定成本文所揭示的特定形式，反而是，本发明是要涵盖落入依照所附权利要求书界定之本发明精神及范畴内的所有修改、等价及替代性陈述。
具体实施方式
以下描述本发明的各种示范具体实施例。为了清楚说明，本专利说明书没有描述实际具体实作的所有特征。当然，应了解，在开发任一此类的实际具体实施例时，必需做许多与具体实作有关的决策以达成开发人员的特定目标，例如遵循与系统相关及商务有关的限制，这些都会随着每一个具体实作而有所不同。此外，应了解，此类开发即复杂又花时间，决不是本技艺一般技术人员在阅读本揭示内容后即可实作的例行工作。
此时以参照附图来描述本发明。示意图示于附图的各种结构、系统及装置系仅供解释以及避免熟谙此艺者所习知的细节混淆本发明。尽管如此，仍纳入附图用来描述及解释本揭示内容的示范实施例。应使用与相关技艺技术人员所熟悉之意思一致的方式理解及解释用于本文的字汇及片语。本文没有特别定义的术语或片语(亦即，与熟谙此艺者所理解之普通惯用意思不同的定义)是想要用术语或片语的一致用法来暗示。在这个意义上，希望术语或片语具有特定的意思时(亦即，不同于熟谙此艺者所理解的意思)，则会在本专利说明书中以直接明白地提供特定定义的方式清楚地陈述用于该术语或片语的特定定义。
本揭示内容大体有关于数种半导体装置及其形成方法，其中结合晶体管的复杂含金属栅极电极结构，基于半导体材料(例如，硅、硅/锗及其类似者)可形成电阻器组件，其中在隔离结构上可形成电阻结构以便得到与寄生电容有关的优异效能。根据揭示于本文的原理，用以建立晶体管组态的制造顺序可基于半导体材料，它可包含产生所欲掺杂程度的适当掺杂物种，以便首先形成取代栅极电极结构及电阻结构。在进一步的制造阶段，用经适当选择的含金属电极材料可选择性地取代栅极电极结构之中的半导体材料，同时在另一方面，可保留电阻结构中的半导体材料。在揭示于本文的一些图示方面，可避免用以避免半导体材料在形成金属硅化物于晶体管之漏极及源极区之制程期间硅化的专属掩模步骤，从而增强整体制造流程。在基本晶体管组态完成后，可铺设掩模以便选择性地使取代栅极电极结构中的半导体材料暴露于蚀刻环境以便移除其中的半导体材料以及结合电极材料来形成调整含金属材料的适当功函数。此外，在揭示于本文的一些图示方面，半导体基底(semiconductor-based)电阻结构的装设更可适用于并入额外的效能增强机构，例如装设应力诱发介电材料于晶体管上方、埋入应变诱发半导体合金及其类似者。结果，相较于习知策略，在隔离结构顶端可形成低电容半导体基底电阻器，从而避免与过度图案化有关的问题及/或消耗芯片区，这些在习知策略通常会遇到，其中可用取代栅极电极结构的半导体材料一起取代电阻结构的半导体材料。
图1a的横截面图示意图示包含基板101的半导体装置100，在基板101上方可形成半导体层103。基板101可为任何适当载体材料用以形成半导体层103于其上。如先前所述，半导体层103可为硅基(silicon-based)材料，除了已存在于半导体层103或在后期制造阶段可加入的特定掺杂物种以外，它也可包含其它的组份，例如，锗、碳及其类似者。不过，应了解本文所揭示的原理也可应用于其它的半导体材料，例如锗、半导体化合物及其类似者。此外，装置100可为“块体(bulk)”组态，其中半导体层103可为基板101的结晶基板材料之一部份。在其它情形下，在基板101、半导体层103之间可装设埋入式绝缘层102，至少在一些装置区中，从而形成绝缘体上覆硅(SOI)组态。此外，例如，基于二氧化硅、氮化硅或任何其它想要绝缘材料，在半导体层103中可形成适当的隔离结构103E、103D。在图示具体实施例中，可认为半导体层103包含也可被称为晶体管区的第一装置区110与也可被称为电阻器区的第二装置区120，而第二装置区120可用隔离结构103D实质定义。此外，晶体管区110可包含可能用隔离结构103E隔开的主动区103A、103B，其中主动区可视为层103中要形成至少一个晶体管组件于其中或上方的半导体区。例如，主动区103A可具有适用于N型沟道晶体管之制造的适当基础掺杂(base doping)，而主动区103B可为P型沟道晶体管的主动区。
此外，在图示于图1a的制造阶段中，可形成层堆栈130于晶体管区110及电阻器区120上方，以及可包含栅极介电层131、含金属覆盖层132、半导体材料133及介电材料覆盖层134。如上述，栅极介电材料131可包含高k介电材料，例如，前述材料中之一种，其中，如有必要，另外，层131中可提供任何其它“习知”介电材料。例如，栅极介电材料131可包含极薄的二氧化硅层，之后包含高k介电材料。无论层131的组态为何，在此可将此层称作高k介电材料，只要层131加入电介质常数约10.0或更高的介电材料。含金属覆盖层132可直接形成于层131上以及可用作供装置100进一步加工的覆盖层以及也可为与要在后期制造阶段提供的至少另一含金属材料结合的含金属电极材料。例如，覆盖层132可包含氮化钛及其类似者。例如，取决于整体装置要求，可提供厚度在1.5至数纳米之间的栅极介电材料131，同时含金属覆盖层132可具有1至数纳米的厚度。取决于用于层132的材料类型及其厚度，在一些示范具体实施例中，在通过适当地调适半导体材料133之掺杂程度来形成电阻结构于电阻器区120中时，可纳入考虑对应的片电阻(sheet resistance)。例如，如果示范具体实施例要实现有整体中低电阻率的电阻结构，电阻结构可保留层131及132以及可进行掺杂程度的特定调适，同时考虑到层132的电阻率。例如，厚度在1至2纳米之间的氮化钛层可具有数百欧姆微米的片电阻率。在其它的示范具体实施例中，如以下所详述的，在区域120中，至少可选择性地移除或以其它方式修改层132，在此层132的对应片电阻率被视为不适合电阻结构。结果，根据一些示范具体实施例，可适当地选择半导体材料133的内部掺杂程度以便得到层堆栈130的所欲目标电阻率。例如，半导体材料133可由处于多晶态或非晶态(在进一步加工时可将它转换成多晶态)的硅材料构成。在其它情形下，如果必须提供增加的掺杂程度给硅基材料，材料133可加入一定数量的锗以便降低整体基础片电阻率，如果认为适当的话。应了解，半导体材料133的特性可经特别设计成相对于电阻结构仍可形成于电阻器区120，而区域110与120之间不需要差异，因为在后期制造阶段可移除区域110中的材料133。在一些示范具体实施例中，可提供半导体材料133作为N型掺杂硅材料或N型掺杂硅/锗混合物，这对化学移除制程有利，因为相较于P型掺杂硅材料，有些化学药剂可提供用以移除N型掺杂硅基材料的增强制程条件。此外，例如，关于图案化层堆栈130，可提供覆盖层134用作进一步加工时的覆盖材料，这在说明图1b时会加以描述。例如，可提供形式为氮化硅材料(可能结合其它材料，例如二氧化硅及其类似者)的层134。
基于以下制程，可形成如图1a所示的半导体装置100。在半导体层103中形成隔离结构103E、103D后，这可用公认有效的精密微影技术、蚀刻制程、沉积制程、平坦化制程及其类似者来达成，可用广为接受的注入(implantation)技术来实现主动区103A、103B的基本掺杂。之后，在层131可基于习知二氧化硅基材料来形成时，例如，基于精密氧化技术，例如热氧化、化学氧化及其类似者，可形成栅极介电材料131。之后，可沉积有所欲厚度的所欲高k介电材料，例如氧化铪及其类似者，之后沉积含金属覆盖层132，从而将敏感的高k介电材料局限于层131。接下来，用例如低压化学气相沉积(CVD)及其类似者可沉积半导体材料133，其中，在一示范具体实施例中，可沉积材料133成为原位(in situ)掺杂半导体材料，亦即，沉积环境可添加有想要浓度的掺杂物种以便提供想要的掺杂程度。之后，可用任何适当沉积技术来沉积一个或多个覆盖层134。在其它的示范具体实施例中，基于可当作无掩模注入制程来执行的注入制程可得到材料133的想要掺杂程度以便加入待形成于装置区120之电阻结构所需的掺杂物浓度。可在沉积覆盖层134之前或之后进行该注入制程。
图1b的横截面图根据示范具体实施例示意图示处于更进一步制造阶段的半导体装置100，其中至少一种晶体管可接受埋入式应变诱发半导体合金以便增强晶体管的整体效能，也如上述。如图示，形成栅极电极结构130A、130B于主动区103A、103B上方，同时可形成电阻器或电阻结构130C于隔离结构103D上方。栅极电极结构130A、130B也被称作“取代栅极电极结构”，因为在后期制造阶段可移除半导体材料133。在图示的具体实施例中，例如，可形成由氮化硅及其类似者构成的掩模层104以便覆盖栅极电极结构130A及电阻结构130C，同时电极结构130B可能已在其侧壁上形成间隔体组件104S。另外，在装置100上方可形成蚀刻掩模，例如阻剂掩模105，以便覆盖晶体管150A(亦即，主动区103A)与电极结构130A，同时暴露晶体管150B(亦即，主动区103B)与电极结构130B。此外，也可用掩模105覆盖电阻结构130C。
基于以下制程可形成如图1b所示之半导体装置100。层堆栈130(参考图1a)的图案化可基于精密微影及蚀刻技术，其按照对应的设计规则用以得到栅极电极结构130A、130B的所欲长度以及得到电阻结构130C的所欲线宽。之后，例如，用热活化CVD技术可沉积形式为氮化硅材料的掩模层104，从而可靠地局限敏感的材料131于栅极电极结构130A、130B的侧壁及电阻结构130C。在一些示范具体实施例中，可选择掩模层104的厚度及材料特性以便提供待形成于主动区103B之凹穴103R的所欲偏移以便在其中形成埋入式应变诱发半导体合金。此外，也可选择掩模层104的宽度及材料特性以便用作可能结合附加材料的偏移间隔体，以便在更进一步制造阶段经由离子注入来形成漏极及源极延伸区。在沉积掩模层104后，例如，基于公认有效的微影技术，可形成蚀刻掩模105。接下来，可执行非等向性蚀刻制程以便蚀刻掩模层104的暴露部份，从而得到栅极电极结构130B的侧壁间隔体104S。接下来，可适当地调适可蚀刻进入主动区103B的适蚀刻化学，以便形成凹穴103R。
图1c示意图示处于更进一步制造阶段的半导体装置100。如图示，晶体管150B可包含应变诱发半导体合金108，取决于欲诱发的应变类型，应变诱发半导体合金108可以硅/锗合金、硅/碳合金、硅/锗/锡合金及其类似材料的形式来提供。例如，材料108可为硅/锗合金，其中压缩应变被视为有利于增强晶体管150B的效能。此外，也可在电极结构130A及电阻结构130C的侧壁上形成侧壁间隔体104S。
基于以下制程可形成如图1c所示的装置100。在形成凹穴103R(图1b)后，可移除蚀刻掩模105(图1b)，以及装置100可预备沉积应变诱发半导体材料108。之后，基于公认有效的制程配方，可进行选择性磊晶成长制程(selective epitaxial growth process)，其中可将大量的材料沉积限定于主动区103B的暴露区。在一些示范具体实施例中，通过形成掩模106可继续该进一步加工，掩模106在暴露晶体管150A及电阻结构130C时可覆盖晶体管150B。在其它的示范具体实施例中(未图示)，可移除图1b的掩模层以及间隔体104与覆盖层134，如果认为适当的话。不过，在图示具体实施例中，可进行蚀刻制程107以便得到间隔体组件104S，如上述，其可用于进一步加工。
应了解，也可形成与电阻结构130C结合的栅极电极结构130A、130B而不提供半导体合金108，在这种情形下，可共同形成用于组件150A、150B及130C中的每一个的间隔体组件104S。
图1d示意图示处于更进一步制造阶段的半导体装置100，其中晶体管150A、150B可包含漏极及源极区151，可能结合晶体管150B的应变诱发半导体合金108，如上述。此外，栅极电极结构130A、130B及电阻结构130C可包含可由任何适当材料组合(例如，与氮化硅结合的二氧化硅材料及其类似者)构成的附加间隔体结构135。
基于制程顺序可形成半导体装置100，其中用离子注入可形成漏极及源极延伸区，其中间隔体104S可用作有效的偏移间隔体组件。此外，如前述，通常可能需要复杂的掺杂物分布，使得在漏极及源极区151的PN结附近可形成所谓的“光环(halo)”注入区或反向掺杂区(counter-doped region)以便根据晶体管要求来得到想要的掺杂物分布及梯度。之后，基于公认有效的技术可形成间隔体结构135，随后，可进行其它的注入制程以便得到漏极及源极区151。之后，通过执行一个或多个适当退火制程，可活化掺杂物以及可使注入所诱发的损伤再结晶。
图1e示意图示处于可形成金属硅化物区152于晶体管150A、150B之漏极及源极区151的制造阶段的半导体装置100。在图示具体实施例中，栅极电极结构130A、130B与电阻结构130C仍可存在覆盖层134。结果，在对应硅化制程期间，可沉积任何适当耐火金属，例如镍、铂及其类似者，以及随后加以热处理用以初始化与硅物种的化学反应，其中可用覆盖层134来保留结构130A、130B及130C的半导体材料133。结果，对应硅化策略可经特别设计成可得到用以形成金属硅化物区152的优异条件。此外，在电阻结构130C的硅化因金属硅化物材料相较于半导体133有优异导电率而不合乎需要时，由于存在覆盖层134，所以能可靠地避免电阻结构130C的硅化，在一些示范具体实施例中，以致于不需要特别设计的掩模层。因此，在习知的方法中，可提供适当的硅化掩模，例如，它可经对齐成能定义接触区同时覆盖对应电阻结构的实际电阻体。在图示具体实施例中，对应接触区可由材料133提供而无需金属硅化物，从而有助于增强整体的制程效率及制程一致性。
图1f示意图示半导体装置100，其处于可形成至少一部份之层间介电材料140于晶体管150A、150B及电阻结构130C上方的状态。例如，在一些示范具体实施例中，层间介电材料140可包含形成于晶体管150A上方的应力诱发介电层141A与形成于晶体管150B上方的第二应力诱发介电层141B，其中层141A、141B的其中一个也可形成于电阻结构130C上方。如前述，通过在其中产生特定类型的应变，可提高晶体管的效能。由于层141A、141B的位置各自极接近晶体管150A、150B，因此这些层的高内部应力位准可增强晶体管150A、150B的效能。在图示具体实施例中，在晶体管150A、150B分别为N型沟道晶体管与P型沟道晶体管时，层141A、141B可提供不同类型的内部应力，例如用于晶体管150A的拉伸应力与用于晶体管150B的压缩应力。如前述，晶体管150B也可包含应变诱发半导体合金108(图1d)，如有必要。在其它情形下，层141A、141B可设有不同位准的应力，例如带有高度压缩或拉伸应力之层与实质应力中性层，这取决于整体的制程策略。此外，材料140可包含填充材料142，例如二氧化硅材料，它可基于任何适当沉积技术来沉积。材料140可经装设成可靠地填充在晶体管150A、150B与电阻结构130C之间的任何空间。
图1g示意图示在材料移除制程109期间的半导体装置100，此时可平坦化层间介电材料140。例如，在一些示范具体实施例中，材料移除制程109可包含化学机械研磨(CMP)制程或顺序，其中，在第一步骤，可移除层142的材料，其中可应用公认有效的制程配方，它对于层141A、141B的材料可能有一定程度的选择性，如有必要的话。结果，在暴露材料141A、141B时，可使用不同的研磨配方(polishingrecipe)，例如，不同类型的泥浆材料，以便对于材料142与141A，141B可达成实质相同的移除速率。因此，在制程109期间，可暴露栅极电极结构130A、130B之半导体材料133的表面区133S，以及电阻结构130C的表面区133S。
图1h示意图示处于更进一步制造阶段的半导体装置100，其中可用蚀刻掩模112(例如，以及阻剂掩模或任何其它适当材料的形式提供)覆盖电阻结构130C。基于以材料移除制程109得到的平坦化表面(图1g)，根据任何公认有效的微影技术，可形成掩模112。此外，半导体装置100可暴露于蚀刻环境111，可将蚀刻环境111设计成能选择性地移除层间介电材料140及侧壁间隔体104S的半导体材料133(图1g)。结果，在蚀刻制程期间，在晶体管150A、150B中可形成开口133A、133B。例如，利用氢氟酸(HF)作为蚀刻化学，蚀刻制程111可以，例如，湿化学蚀刻制程的方式进行，用以移除可能已形成于半导体材料133上的任何原生氧化物(native oxide)，例如，若是材料133可包含大量的硅的情形下。之后，可使用任何适当湿化学或电浆辅助蚀刻配方。例如，在一些示范具体实施例中，可使用对应的碱性溶液，例如形式为氢氧化钾及其类似者。在一示范具体实施例中，该移除制程的执行可基于氢氧化四甲基铵(TMAH)，基本上它是光阻去除剂(resiststripping agent)，不过，在以加高温度及较高的浓度使用时，它也可有效地移除硅或硅/锗混合物。例如，25重量百分比之TMAH溶于约80℃的水可提供用以移除硅材料的有效蚀刻剂，它对于二氧化硅、氮化硅及氮化钛有高度选择性，使得移除制程能够在含金属覆盖层132中或上可靠地停止。如先前所述，在一些示范具体实施例中，可以硅材料或有中高硅含量之硅/锗材料的形式来提供半导体材料133，其中可基于N型掺杂物种来建立掺杂程度，若使用TMAH，在制程111期间，它可提供优异的蚀刻条件。亦即，TMAH有增强的蚀刻速率，以及相较于P型掺杂硅材料，对于N型掺杂硅材料有增加的选择性。结果，通过加入N型掺杂物种于材料133，利用用以调整电阻结构130C之比电阻率(specific resistivity)的N型掺杂物种，可增强整体的制程可靠性及一致性。
在形成开口133A、133B后，在这些开口中可形成适当的含金属材料以便得到用于晶体管150A、150B的高度导电栅极电极结构，同时利用适当功函数金属也致能有效调整这些晶体管的临界电压。例如，适当的含金属材料可用来得到晶体管150B的所欲临界电压，利用氮化钽、氮化钛及其类似者可实现该含金属材料，其中，如有必要，可使用两个或更多不同的层。之后，可从晶体管150A选择性地移除这些金属，接着沉积一或更多含金属材料以便适当地调整此一晶体管的临界电压。之后，可沉积另一电极材料以便得到高度导电的电极结构。不过，应了解，可应用任何其它策略以便个别调整在高k介电层131附近之材料的功函数。例如，可沉积特定材料，随后加以局部处理以便修改它的特性以便得到两个不同的功函数。
图1i示意图示在上述制程顺序之后的半导体装置100。如图示，装置100可包含一或更多功函数材料136，这些功函数材料136可产生晶体管150B的想要的功函数，其中层136可包含氮化钽，氮化钛及其类似者。如图示，层136也可形成于电阻结构130C上方，从而避免暴露于蚀刻环境，可应用该蚀刻环境以便移除晶体管150A的材料136。此外，可提供可为用于晶体管150A之功函数材料的另一含金属材料137于晶体管150A中及材料136上，以及也可提供它于电阻结构130C上方。例如，材料137可包含钛、铝及其类似者，其中晶体管150A为N型沟道晶体管，以及晶体管150B为P型沟道晶体管。不过，应了解，取决于晶体管150A、150B的导电类型，可使用任何其它适当的材料组合。此外，可沉积电极金属138，例如铝及其类似者，以便可靠地填充开口133A、133B(图1h)。
基于如上述之制程顺序可形成如图1i所示之半导体装置100，其中应了解，按需要，可应用额外的制程步骤用以增强整体制程效率。例如，在沉积可包含两种或更多不同材料的一或更多层136后，可沉积掩模材料，例如二氧化硅材料及其类似者，以及随后可予以图案化以便覆盖晶体管150B及电阻结构130C。为此目的，可使用微影技术与湿化学蚀刻配方，例如氢氟酸，以便暴露晶体管150A。之后，例如，基于湿化学蚀刻配方，可从晶体管150A移除材料136中之至少一子层，接着移除在晶体管150B及电阻结构130C上方的对应掩模层。之后，可沉积层137的一或更多材料，接着沉积层138。接下来，如图1i所示，可应用材料移除制程113，例如CMP制程，以便移除层138、137及136的多余材料。
图1j示意图示在上述制程顺序之后的半导体装置100。结果，晶体管150A、150B各自可包含精密栅极电极结构135A、135B，同时电阻结构130C仍可包含半导体材料133(图1h)。如图示，栅极电极结构135A可包含电极金属138，例如铝，以及含金属材料137与覆盖层132结合可产生所欲功函数。同样，栅极电极结构135B可包含材料136、137及电极金属138，从而与其余覆盖层132一起定义晶体管150B的适当功函数。另一方面，电阻结构130C有定义明确的电阻率，其系取决于半导体133的材料组合物及其中的掺杂程度以及覆盖层132的电阻率。如先前所述，由于层132有约1至数纳米的减少厚度，可得到中高的片电阻率，藉此可减少材料133所提供的贡献，从而致能可以中低掺杂程度来有效地调整结构130C的整体电阻值，从而对于结构130C的电阻值可提供高度的可控制性及一致性。此外，晶体管150A、150B的形成可根据可提供所想要的优异晶体管特性的制造顺序，例如，利用一或更多应力诱发介电材料，例如层141A、141B，同时在晶体管150A、150B中之一或两者中也可加入应变诱发埋入式半导体材料，例如半导体合金108于晶体管150B中。结果，基于精密的栅极电极结构135A、135B，可实现任何其它装置的缩放，其中藉由避免加入电极金属138，也可以面积有效(area efficient)的方式提供处于低电容状态的电阻结构130C。
此时，参考图1k至图1l，将进一步描述其它的示范具体实施例，其中在电阻器区的片电阻被视为不适合电阻结构时，在早期制造阶段至少选择性地移除电阻器区的含金属覆盖层。
图1k示意图示处于早期制造阶段的半导体装置100，其中沉积含有高k材料的栅极介电层131以及含金属覆盖层132于晶体管区110及电阻器区120上方。此外，可提供蚀刻掩模114以覆盖晶体管区110，同时暴露要形成电阻结构于其上的电阻器区120或其至少一部份。可以任何适当材料的形式来提供掩模114，例如阻剂材料、硬掩模材料及其类似者。之后，至少层132的暴露部份可用任何适当蚀刻配方来移除，例如湿化学蚀刻配方及其类似者。在一些示范具体实施例中，在修改材料131的特性被视为不适合进一步加工时，也可移除材料131。在其它的示范具体实施例中，由于它的对应修改(例如，加入氧及其类似者)对于进一步的加工及电阻结构最后得到的特性可能被视为是可接受的，所以可保留层131。
图1l示意图示处于更进一步制造阶段的半导体装置100，其中可形成半导体材料133于区域110、120上方，其中至少移除在电阻器区120上方的层132或至少其大部份。关于材料133的沉积及其掺杂程度的调整，可如先前所述应用相同的准则。此外，当区域110与120之间的高度差异被视为不适合进一步加工时，若需要，可平坦化材料133以便改善表面的平坦度。随后，如前述，可进行其它的制程步骤，例如，通过沉积覆盖材料及图案化所得层堆栈以便得到取代栅极电极结构与电阻结构，该电阻结构的电阻值因而完全取决于对应结构的几何形状与材料133的比电阻率。
结果，本揭示内容可提供数种半导体装置及制造技术，其中结合精密栅极电极结构(包括高k介电材料与含金属电极材料)，基于半导体材料(例如，多晶硅)，在隔离结构上方可形成电阻结构。结果，可实现优异的封装密度，而不会发生如同习知技术加入半导体基底电阻器于半导体基板或SOI装置之主动半导体层造成电阻结构效能降低的情形。此外，与其它习知方法相反的是，其中电阻结构可基于如同使用于精密栅极电极结构的金属电极材料来形成，根据揭示于本文的原理，该电阻结构的电阻值可由半导体材料(亦即，其组合物及掺杂程度)决定，藉此降低寄生电容而不会过度消耗昂贵的基板面积。
以上所揭示的特定具体实施例均仅供图解说明，因为熟谙此艺者在受益于本文的教导后显然可以不同但等价的方式来修改及实施本发明。例如，可用不同的顺序完成以上所提出的制程步骤。此外，除非在以下权利要求书有提及，不希望本发明受限于本文所示之构造或设计的细节。因此，显然可改变或修改以上所揭示的特定具体实施例而所有此类变体都被认为仍然是在本发明的范畴与精神内。因此，本文提出以下的权利要求书寻求保护。

Claims (15)

1.一种半导体装置，包含：
包含栅极电极结构的晶体管组件，该栅极电极结构包含高k栅极介电材料(131)与形成于该高k栅极介电材料(131)上方的含金属电极材料(132)；以及
形成于隔离结构(103D)上方的电阻器(130C)，该电阻器包含掺杂半导体材料(131)。
2.如权利要求1所述的半导体装置，其中该电阻器(130C)还包含形成于一层该高k栅极介电材料(131)上的一层含金属材料。
3.如权利要求1所述的半导体装置，其中该掺杂半导体材料包含硅。
4.如权利要求1所述的半导体装置，其中该掺杂半导体材料包含锗。
5.如权利要求4所述的半导体装置，其中该掺杂半导体材料的锗含量约有10原子百分比及更高。
6.如权利要求1所述的半导体装置，其中该晶体管组件更包含形成于该晶体管组件之主动区中的应变诱发半导体合金(108)。
7.如权利要求1所述的半导体装置，还包含含有第二栅极电极结构的第二晶体管组件，该第二栅极电极结构包含该高k栅极介电材料(131)与不同于该含金属电极材料的第二含金属电极材料。
8.如权利要求7所述的半导体装置，还包含形成于该晶体管组件上方的第一应力诱发介电层与形成于该第二晶体管组件上方的第二应力诱发介电层，其中该第一及第二应力诱发介电层诱发不同种类的应力。
9.一种形成半导体装置的电阻结构的方法，该方法包括下列步骤：
在该半导体装置的晶体管区及电阻器区上方形成一层堆栈，该层堆栈包含高k介电材料(131)、含金属覆盖材料(132)以及半导体材料(133)，该电阻器区包含隔离结构(103D)；
调整该半导体材料(133)的掺杂程度以便得到该电阻结构的目标电阻率；
基于该层堆栈，在该隔离结构(103D)上方，于该晶体管区中形成一取代栅极电极结构，以及于该电阻器区中形成该电阻结构；以及
选择性地取代该取代栅极电极结构中的该半导体材料(133)同时实质保留该电阻结构中的该半导体材料(133)。
10.如权利要求9所述的方法，还包括下列步骤：基于该取代栅极电极结构来形成晶体管，在该晶体管及该电阻结构上方形成介电材料，以及在形成该介电材料后选择性地取代该半导体材料(133)。
11.如权利要求10所述的方法，其中形成该介电材料的步骤包括：沉积应力诱发材料(108)以便在该晶体管之沟道区中诱发应变。
12.如权利要求10所述的方法，其中形成该层堆栈包括：在该半导体材料(133)上方形成覆盖层(134)，以及在该晶体管的漏极及源极区中形成金属硅化物后，移除该覆盖层。
13.如权利要求9所述的方法，其中形成该电阻结构的步骤包括：保留在该隔离结构上方的该高k介电材料(131)及该含金属覆盖材料(132)。
14.如权利要求9所述的方法，其中形成该电阻结构的步骤包括：在形成该取代栅极电极结构及该电阻结构之前，至少由该电阻器区上方移除该含金属覆盖材料(132)。
15.一种方法，包括下列步骤：
形成取代栅极电极结构于主动半导体区上方以及电阻结构于隔离结构(103D)上方，该取代栅极电极结构及该电阻结构包含半导体材料(133)，该半导体材料(133)有指定掺杂程度以实现该电阻结构的目标电阻值；
形成掩模(112)以便覆盖该电阻结构以及暴露该取代栅极电极结构；
自该取代栅极电极结构选择性地移除该半导体材料(133)；
在该取代栅极电极结构及该电阻结构上方形成含金属电极材料(138)；以及
移除该含金属电极材料(138)的多余材料以便提供金属栅极电极结构。
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