CN101803005B - 具不同型式与厚度的栅极绝缘层的cmos器件及其形成方法 - Google Patents

具不同型式与厚度的栅极绝缘层的cmos器件及其形成方法 Download PDF

Info

Publication number
CN101803005B
CN101803005B CN200880104632.5A CN200880104632A CN101803005B CN 101803005 B CN101803005 B CN 101803005B CN 200880104632 A CN200880104632 A CN 200880104632A CN 101803005 B CN101803005 B CN 101803005B
Authority
CN
China
Prior art keywords
gate electrode
electrode structure
transistor
dielectric
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200880104632.5A
Other languages
English (en)
Other versions
CN101803005A (zh
Inventor
A·魏
A·韦特
M·特伦茨施
J·格罗施欧普夫
G·格拉斯霍夫
A·奥特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries US Inc
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Publication of CN101803005A publication Critical patent/CN101803005A/zh
Application granted granted Critical
Publication of CN101803005B publication Critical patent/CN101803005B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/926—Dummy metallization

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Abstract

在以高k金属栅极结构(310N、310B、310P)替换传统栅极电极结构(310)的工艺顺序中，额外的掩膜(masking)步骤数量可维持处于低程度，举例来说，经由使用高度选择性蚀刻步骤(322、325、327、331)以维持与传统CMOS技术有高度的兼容性。此外，本发明所揭露的技术使得对前端(front-end)工艺技术及后端(back-end)工艺技术有兼容性，藉以允许于晶体管阶层中以及接触阶层中整合习知建立的应变诱发机制。

Description

具不同型式与厚度的栅极绝缘层的CMOS器件及其形成方法
技术领域
本发明大致上系关于制造高度精密的集成电路，该集成电路包含极度缩放(scale)的晶体管组件，该晶体管组件包括高电容栅极结构，该高电容栅极结构包含与栅极介电质(例如二氧化硅及氮化硅)相比具有提升的介电常数(permittivity)的高k栅极介电质。
背景技术
制造先进集成电路(例如CPU、储存器件、专用集成电路(applicationspecific integrated circuit；ASIC)等等)需要依据特定的电路布局在一给予的芯片面积上形成大量的电路组件，其中，场效晶体管(field effecttransistor)代表了一种重要形式的电路组件，系实质上决定了该集成电路的性能。一般来说，复数种工艺技术目前正在实行，其中，用于许多型复杂电路(包含场效晶体管)中的MOS技术是目前其中一个最具成效的方法，因为其在于操作速度和/或能源消耗和/或成本效益的优秀特质。举例来说，当使用MOS技术制造复杂的集成电路时，上百万个晶体管(例如N沟道晶体管及/或P沟道晶体管)被形成在包含结晶(crystalline)半导体层的基底上。场效晶体管(不论是否针对N沟道晶体管)典型地包括通过被称为漏极和源极区域的高度掺杂区域(dopedregion)之界面所形成之所谓PN接合(PN junction)，以及如同配置在邻接该高度掺杂区域的沟道区域的轻微掺杂或无掺杂区域。
在场效晶体管中，该沟道区域的传导性(conductivity)(意即该传导沟道的驱动电流能力)是由形成在邻接该沟道区域并通过薄绝缘层与该沟道区域隔开的栅极电极所控制。该沟道区域的传导性(经由施加适当的控制电压到该栅极电极所形成的传导沟道)取决于掺杂物浓度、电荷载体(charge carrier)的移动性以及在该晶体管宽度方向(介于该源极和漏极区域之间的距离上，该距离又称为沟道长度(channel length))中的该沟道区域之附加延伸。因此，结合施加该控制电压到该栅极电极时所快速产生位于该绝缘层下的传导沟道的能力，该沟道区域的传导性实质上影响MOS晶体管的性能。所以，当产生该沟道的速度(该速度取决于该栅极电极的传导性)及该沟道的电阻实质上决定该晶体管的特性时，该沟道长度的缩放以及相关该缩放的沟道电阻之降低和栅极电阻之提升，是达成提升该集成电路的操作速度的主宰性设计准则。
目前，由于硅实质上的无限供应、已被充分了解的特质及过去50年来所累积的相关材料和工艺和经验，众多主要的集成电路是根基于硅。因此，硅很可能会维持用于大量生产时的未来电路世代设计的材料选择。在制造半导体器件中，硅具有主宰重要性的一个理由是硅/二氧化硅界面允许不同区域之间彼此有可靠的电性绝缘的优良特质。硅/二氧化硅界面因为处于高温的稳定性，因此允许接续的需求高温工艺(例如激化掺杂物和修复晶体损坏的退火周期)的施行而不会牺牲该界面的电性特质。
依照以上所指出的理由，二氧化硅系较佳地在场效晶体管中使用为栅极绝缘层以将该栅极电极从该硅沟道区域隔开，该栅极电极经常由多晶硅(polysilicon)或其它含金属材料构成。在场效晶体管不断增进的器件性能中，该沟道区域的长度已经持续地被缩短以增进开关(switching)速度和驱动电流能力。因为该晶体管的性能是由供给至该栅极电极的电压所控制，而该电压会转化该沟道区域的表面成为足够的高电荷密度用于提供供给的供应电压所要求的驱动电流，所以必须维持某种程度的电容耦合(capacitive coupling)，该电容耦合系由该栅极电极、该沟道区域以及配置于该栅极电极和该沟道区域之间的该二氧化硅所形成的电容器所提供。结果是，缩短该沟道长度便需要增加电容耦合以避免晶体管操作期间的所谓短沟道效应。该短沟道效应会导致增加的漏电流(leakage current)以及阀值电压(threshold voltage)对该沟道长度的依赖性。大幅缩放的晶体管器件赋予相对低的供应电压以及因此而降低的阀值电压，会使得该晶体管器件遭受于呈指数增加(exponential increase)的该漏电流，同时又需要增强该栅极电极对该沟道区域的电容耦合。因此，该二氧化硅层的厚度必须相对地缩减以提供介于该栅极与该沟道区域之间所需要的电容值。举例来说，约0.08m的沟道长度可需要由二氧化硅制成的栅极介电质薄到大约1.2nm。虽然一般具有极度短的沟道的高速晶体管组件可较佳地使用于高速应用，然而具有较长的沟道的晶体管组件却可使用于较不紧要的应用，例如存储晶体管组件；由电荷载体直接穿隧(tunnel)透过超薄二氧化硅栅极绝缘层所引起的相对高的漏电流，会造成氧化物厚度达到1-2nm的范围值，而该范围值无法符合高性能驱动电路的需求。
因此，已经有考虑替换作为栅极绝缘层材料的二氧化硅，特别是极度薄的二氧化硅栅极层。可能的替代材料包含展现有显著较高介电常数的材料，以使得相对形成的栅极绝缘层的外型上较厚的厚度所提供的电容耦合，可以通过极度薄的二氧化硅层而获得。通常，利用二氧化硅以达到特定的电容耦合之厚度要求系称为电容相等厚度(capacitance equivalent thickness；CET)。所以，第一个想到的，便是直接用高k材料替换该二氧化硅以获得位于1nm或更小范围内的电容相等厚度的简洁方法。
随之而有的建议，是用高介电常数材料替换二氧化硅，如具有约为25之k值的氧化钽(tantalum oxide；Ta2O5)、约为150之k值的钛酸锶(strontium titanium oxide；SrTiO3)、氧化铪(hafnium oxide；HfO2)、HfSiO、氧化锆(zirconium oxide；ZrO2)等等。
此外，晶体管性能的提升可通过提供该栅极电极适当的传导材料以替换通常使用的多晶硅材料，因为多晶硅可遭受于邻近到该栅极介电质的该界面处的电荷载体耗损(depletion)，因此而会降低介于该沟道区域与该栅极电极之间的有效电容值。所以，基于相同的二氧化硅层厚度而用高k介电材料来提供增强的电容值，同时又能另外维持漏电流处于可接受程度的条件下，建议采取栅极堆栈。另一方面，例如氮化钛(titanium nitride)等的非多晶硅材料，可形成来连接该高k介电材料，从而实质上避免耗损区(depletion zone)的出现。因为典型上，系要求该晶体管的低阀值电压(代表于该沟道区域中形成传导沟道时的电压)以获得高驱动电流，所以一般上该个别沟道的可控制性需要至少位于邻近该PN接合处有显著的侧边掺杂物轮廓(dopant profile)及掺杂物变化率(gradient)。因此，所谓环形区域(halo region)通常系通过离子植入(ionimplantation)而加以形成以引进掺杂物种，该掺杂物种的传导性形式相当于其余的沟道和半导体区域的传导性形式，而能在形成个别的延伸与深漏极和深源极区域之后“强化”该最后得到的PN接合掺杂物变化率。依照这个方法，该晶体管的阀值电压显著地决定该沟道的该可控制性，其中，可观察到为了缩短的栅极长度而有的该阀值电压的显著变动。因此，通过提供适当的环形植入区域，可以强化该沟道的该可控制性，随之而来也减小了该阀值电压的变动(也称为阀值下降(threshold roll-off))，并且也降低了随着栅极长度的变化而有的晶体管性能的显著变化。因为该晶体管的该阀值电压系显著地取决于含金属栅极材料的功函数(work function)，所以必需要确定适当的调整该有效的功函数(关于考虑下的晶体管的传导性形式)。
在形成包含高k介电质和金属基(metal based)栅极材料的精密栅极结构之后，然而会需要高温处理，该高温处理经由增加高k材料中的含氧量会导致该栅极介电质的介电常数降低，随之而来也导致层厚度的增加。此外也可以观察到该功函数的转移，一般相信其系关联于许多高k介电材料的强化氧亲合性，会导致氧从沟槽隔离结构经过共有的栅极线结构的该高k介电材料作重新分布，特别是在形成该高k金属栅极结构之后要完成该晶体管所需要的适度高温中。由于在该含金属栅极材料中的此费米能阶转移(Fermi level shift)，最后得到的阀值电压会变的太高而无法致能使用环形植入技术用于调整该晶体管的特质(系关于控制阀值电压下降以允许处于适度的低阀值电压的高驱动电流值)。
在该晶体管制造工艺期间，该适度且高的温度可以通过使用整合方案而加以避免，该整合方案中该栅极电极结构系依据习知的技术而形成，并且最后由精密的高k金属栅极结构替换，其中该个别的金属系适当地选择以使得用于N沟道晶体管与P沟道晶体管时具有个别的合适功函数。因此，这个整合方案中，在最后的高温退火工艺及该漏极和源极区域的硅化(silicidation)之后，会去除习知多晶硅/氧栅极结构并由该高k金属堆栈替换。因此，该高k金属栅极电极结构只会经历使用在后端(back-end)工艺的低温，那就是约400℃的温度，随之而来避免了前述问题(系关于改变该高k材料的特质及转移该栅极电极中的金属之功函数)。
如同先前的解释，该N沟道晶体管和P沟道晶体管需要非常不一样的含金属材料以适当地调整不同晶体管形式的该功函数及随之而来的该阀值电压。因此，个别的整合方案会是高度复杂并也会是难以与广泛使用的双覆层压力源(dual overlayer stressor)方法结合，该双覆层压力源方法系典型地使用来提供具有不同内部应力的高度应力化介电材料于个别的该N沟道晶体管和P沟道晶体管之上。另外，在许多情况下，在不同的器件区域(例如CPU核心、输入/输出的周围区域、存储区域等等)的晶体管，会于不同的供应电压处操作，随之需要适当地调整该栅极绝缘层的层厚度，而该调整的达成在习知整合策略中是通过生长为了最高操作电压所需要的增加的氧化物厚度，并于低供应电压处操作的高性能区域，选择性地降低该氧化物厚度至需要的低程度。在完成该晶体管结构后，整合适于不同操作电压的栅极介电质可难以与形成该高k金属栅极的方法结合，因为需要复数的复杂掩膜制法。
本发明系针对多种不同的方法及器件，其可避免或至少减少一个或多个先前指出的问题的影响。
发明内容
以下内容显示本发明简化的摘要以提供对本发明的一些态样有基本的了解。这个摘要不是本发明的详尽综述。这个摘要没有意欲辨识本发明的关键或重要的组件或是描述本发明的范围。其唯一的目的是要用简洁形式呈示一些概念以作为稍后所要讨论的更详细叙述的前言。
一般来说，在此揭露的发明内容是有关精密的半导体器件和其形成方法，其中，栅极电极结构的形成可基于高k介电结合适当的含金属传导材料，该含金属传导材料具有用于P沟道晶体管和N沟道晶体管的适当个别功函数，其中，该栅极电极结构可在形成完整的晶体管结构期间所需要的任何高温处理之后形成，因此实质上避免了如先前所述，任何功函数的转移及该高k介电材料上的不利影响。为了这个目标，在此揭露的一个说明态样中，晶体管的形成可基于习知的CMOS技术，在那之后，可基于高度选择性蚀刻工艺而实现一种习知形成的栅极电极结构的替换，因此避免了牵涉复杂微影术(lithography)工艺的个别掩膜步骤的必要性。结果，在完成了晶体管结构之后的进一步工艺可以在不增加过度的工艺复杂性，与习知策略有高度的兼容性下进行。在此揭露的另外其它说明态样中，描述了强化整合方案，其中，晶体管结构的形成可基于习知技术，其中，栅极电极结构可基于例如二氧化硅的习知介电材料而形成，依据特定形式晶体管的需求(举例来说，欲于高电压下操作的晶体管，因而需要增加栅极氧化物的厚度)而设计。在这之后，已于其内形成虚设(dummy)栅极电极结构之器件区域，与含有特定栅极电极结构(具有适当栅极介电厚度)的器件区域可经制备以在先前的器件区域接收替换栅极电极结构，同时在后来的器件区域中有一大部分的栅极电极结构可被保留，也就是，至少栅极介电材料和一部分的习知栅极电极材料于整个工艺程序中可被保留，以通过包含有高k介电材料并结合具适当功函数的含金属材料的电极结构替换习知的栅极电极结构。随后，在两种形式的栅极电极结构中可形成额外的高度传导材料，因此在习知栅极电极结构中形成了高度传导路径，其可作为金属硅化物区域的替换物，该金属硅化物区域在提供精密的栅极电极结构之前可已被去除。因此，同样在这个例子中，可达成与习知策略有高度兼容性，其中，在整个通过精密的高k金属栅极材料替换虚设栅极结构的工艺期间，适当的掩膜制法能够实质上维持设计来用于特定形式晶体管的习知栅极电极结构。
此外，在此揭露的一些说明态样中，可联合以上叙述的策略以形成精密的晶体管组件，该晶体管组件基于增加的介电常数需要薄栅极介电，结合特定设计具有用于P沟道晶体管和N沟道晶体管的适当功函数的含金属栅极材料，同时实质上维持习知栅极电极结构，该习知栅极电极结构可基于增加的栅极介电厚度而操作，因此晶体管组件的形成可与习知CMOS技术具有高度兼容性，从而使任何所需性能强化策略能够实行，例如于形成基本的晶体管结构期间，在个别的沟道区域产生所需类型的应力之半导体合金或材料，同时另外地，基于在完成精密的替换栅极电极结构之后，欲形成的应力覆层(stressedoverlayer)，可获得与进一步的策略有高度兼容性以强化晶体管性能。
在此揭露的说明方法包括于第一器件区域之上形成具有第一栅极电极结构的第一晶体管。该方法进一步包括于第二器件区域之上形成具有第二栅极电极结构的第二晶体管。此外，在通过掩膜以覆盖该第二晶体管的同时，以包括高k介电材料和第一含金属栅极电极材料的第一替换栅极结构替换第一栅极电极结构。该方法进一步包括于保持第一替换栅极电极结构实质上无覆盖(non-covered)的同时，基于选择性蚀刻工艺去除该第二栅极电极结构。最后，该方法包括形成包括高k材料和第二含金属栅极电极材料的第二替换栅极电极结构。
另一个在此揭露的说明方法包括于一个共同的工艺顺序中，在第一器件区域中形成第一栅极电极结构和在第二器件区域中形成第二栅极电极结构，其中，该第一和第二栅极电极结构包括栅极绝缘介电质和栅极电极材料，而其中的该栅极绝缘介电质具有第一厚度其相应于该第二栅极电极结构的设计厚度。该方法进一步包括基于该第一栅极电极结构形成第一晶体管以及基于该第二栅极电极结构形成第二晶体管。最后，该方法包括，在形成该第一和第二晶体管之后，通过第一替换栅极电极结构替换该第一栅极电极结构且同时维持该栅极绝缘介电和该第二栅极电极结构的该栅极电极材料的一部分，该第一替换栅极电极结构包括第一高k介电材料和第一传导含金属材料。
在此揭露的说明半导体器件包括第一晶体管，该第一晶体管包括了包含第一高k介电材料和第一含金属栅极电极材料的第一栅极电极结构。该器件进一步包括了第二晶体管，该第二晶体管包括了第二栅极电极结构，其系包含连结至半导体基(semiconductor-based)栅极电极材料的氧化物基(oxide-based)栅极介电材料。最后，该半导体器件包括第三晶体管，其系包括第三栅极电极结构，该第三栅极电极结构包含第二高k介电材料和第二含金属栅极电极材料，其中，该第一、第二和第三栅极电极结构进一步包括第三含金属材料。
附图说明
通过参考以下叙述并联合随附图式可以了解本发明的内容，而其中相似的参考号码代表相似的组件。
图1a至图1h依据说明具体实施例，图式说明包含P沟道晶体管和N沟道晶体管的晶体管器件的剖面图，该P沟道晶体管和N沟道晶体管在完成晶体管结构之后，基于高k介电材料和适当选择的金属而接收精密的替换栅极电极结构，其中，可以使用精密的选择性蚀刻技术以替换至少一种栅极电极结构；
图2a至图2d依据另外的说明具体实施例，图式说明半导体器件的剖面图，其系用来形成高度精密的替换栅极电极结构，同时维持栅极介电材料与为器件区域所设计的习知栅极电极结构的至少一部分，该器件区域需要基于适当的掩膜制法而增加厚度的栅极介电材料；以及
图3a至图3q依据又另外的说明具体实施例，图式说明在形成与习知技术有高度兼容性之精密的替换栅极电极结构，同时实质上在某些器件区域中维持习知栅极电极结构的许多制造阶段期间之半导体器件的剖面图，其中额外的应变诱发机制可包含在整合方案里；
因为本发明在此揭露的标的容易受到许多修改和替代形式的影响，所以通过图式和在此详细描述的例子予以显现其特定的具体实施例。然而，必需要了解，特定具体实施例在此的描述并不意欲限制本发明于所揭露的特定形式，相反地，意于包含所有落入附加申请专利范围所定义的本发明的精神与范畴的修改、等效物和替代物。
具体实施方式
以下叙述本发明的各种不同的说明实施例。为了简明的目的，本说明书并不会描述实际实行方式的所有特征。当然，可以了解在任何该实施例的发展中，必须做出众多针对实行方式的决定以达成开发者属意的特定功能，例如符合系统方面和商业方面的限制，该限制会随着实行方式的不同而改变。此外，可以了解虽然如此的发展努力可能会是繁复和耗时的，但是仍然可以一贯的保证本领域的技术人员会因揭露的内容而获得利益。
本发明现在将参照随附图式进行描述。许多结构、系统和器件系图式地描绘在图式中，其仅只是用来解释而已，所以不会妨碍本发明中业已由本领域的技术人员所习知的细节。不过，该包含的随附图式能描述与解释本发明的说明范例。在此使用的字词应该要被了解与诠释成与本领域的技术人员所了解的那些字词具有一致的意义。并没有名称或词的特殊定义(亦即与本领域的技术人员所了解的原始和习惯意义有不同定义)意欲被在此一致使用的名称或词所隐喻。对于名称或词如有意欲的延伸(亦即与本领域的技术人员所了解的意义不同)，该特殊定义会在说明书中以定义性方式特意地提出(该定义性方式直接和明确地提供用于该名称或词的该特殊定义)。
一般来说，本发明在此揭露的内容提供了强化技术和通过这些技术所制造的器件，其中，精密的高k介电金属栅极堆栈的形成，可在通过减少光刻步骤和硬掩膜的数量所完成的该晶体管结构之后，以维持与习知CMOS整合方案有高度兼容性，因此也能够整合习知应变诱发机制，例如于漏极和源极中供应应变半导体合金(strainedsemiconductor alloy)、将高度应力介电材料(highly stressed dielectricmaterial)嵌入该晶体管结构等等。为了这个目的，用来替换至少一种形式的栅极电极结构的工艺顺序，可基于高度选择性蚀刻工艺而执行，而不需要覆盖器件区域，该器件区域中已经提供金属栅极和/或在器件范围中实质上维持习知栅极电极结构，而该器件范围中这种形式的栅极电极结构系适于该相应的晶体管组件的性能，例如操作于适度的高供应电压处的晶体管等等。
图1a图式说明半导体器件100在制造阶段的剖面图，其中，已经完成了基本的晶体管结构，亦即，基于前述的高k介电材料和适当选择的含金属材料，已执行任何的高温工艺以允许形成精密的栅极电极结构。因此，半导体器件100可包括基材101，该基材101可代表任何适当的载体材料用来在其上形成半导体层102，例如硅基础(silicon-based)层或任何其它适当的半导体材料，其系用来于其内及其上形成晶体管组件150n、150p，在所显示的具体实施例中，可分别代表N沟道晶体管和P沟道晶体管。应该要了解的是，半导体层102即便是可以硅基础层来提供，可包含例如锗、碳等等的其它材料(除了建立晶体管150n、150p所需要的侧边与垂直掺杂物轮廓的任何适当的掺杂物种类以外)。举例来说，在所显示的具体实施例中，晶体管150p可包括半导体合金118，该半导体合金118可以任何适当的半导体化合物形式提供，以在沟道区域117中诱发所需要类型的应变，该沟道区域117可包括硅，因为当硅提供在应变状态(strained state)中时，可显现电荷载体活动性的重大变化。举例来说，可是用于P沟道晶体管的硅/锗合金之半导体合金118可提供于个别漏极和源极区域115的至少一部分中，其中，半导体合金118由于其应变状态而具有减小的晶格常数(与其大于硅的晶格常数的天然晶格常数相比)，可因此在沟道区域117中诱发了某种强度的压缩应变，也因此强化了电洞(hole)的活动性。应该要了解的是，依据整体工艺策略，其它的应变诱发机制可提供在晶体管150n、150p中。意思是，对于硅基础晶体管器件，当代表N沟道晶体管等等时，可以在晶体管150n的漏极和源极区域中形成硅/碳化合物。同时，应力记忆技术(stress memorization technique)可以在晶体管的形成期间施行，因此赋予至少一种形式之具有某些基本应变的晶体管。
此外，晶体管150n、150p可形成为块状晶体管(bulk transistor)，意即，半导体层102系形成于实质结晶基材材料上，而在其它情况下，器件100的特定器件区域或整个器件100可基于绝缘体上覆硅(silicon-on-insulator；SOI)结构而形成，其中，埋藏绝缘层(未显示)可提供于半导体层102之下。
另一方面，每一个晶体管组件150n、150p可包括栅极电极结构110，该栅极电极结构110包含例如习知栅极介电材料113(例如二氧化硅基础栅极介电)，在其之上可形成习知栅极电极材料112(例如多晶硅材料等等)，接着为金属硅化物区域111。同样地，金属硅化物区域116可形成在晶体管150n、150p的漏极和源极区域中。此外，依据工艺策略，侧壁间隔物结构(sidewall spacer structure)114可提供于栅极电极结构110的侧壁上。
如同图1a所显示的半导体器件100可基于习知工艺技术而形成。举例来说，栅极电极结构110可基于用在形成栅极介电材料113的复杂的沉积及/或氧化技术而形成，其中可选择适当的厚度，稍后将参照图2a至图2c和图3a至图3q的叙述。在那之后，精密的微影术和蚀刻技术可使用来形成例如呈多晶硅等等的形式的栅极电极材料112。接下来，该侧壁间隔物结构114可至少部分地形成，以作为产生漏极和源极区域115的侧边掺杂物轮廓的适当植入掩膜。应该要了解的是，可能需要复数个植入程序，例如预非晶化植入(pre-amorphizationimplantation)、环形植入(halo implantation)、延伸植入(extensionimplantation)和深漏极与源极植入以获得需要的繁复掺杂物轮廓。如同先前所解释的，个别的环形植入的效率是依据在当通过精密的高k介电金属栅极结构替换栅极电极结构110时仍欲形成之栅极电极金属的适当的功函数。此外，在形成所示的晶体管结构150n、150p的期间，可能需要一次或多次的高温处理，譬如用来活化掺杂物和再结晶(re-crystallizing)植入诱导的损坏等等。最后，金属硅化物区域116和111可以在共同的工艺中形成，该工艺具有适合于获得在区域116中金属硅化物所需要的构型之工艺参数，而不须要工艺参数适合于金属硅化物区域111，因为这些区域会在稍后的制造阶段中被去除。如同先前所叙述的，个别的工艺技术也会包含用于形成任何所需的应变诱发机制的任何工艺顺序，譬如在漏极和源极区域115的一部分中提供半导体合金118。举例来说，此可通过在早期制造阶段中形成个别的凹槽，并且基于依照习知整合方案的选择性磊晶成长技术(selective epitaxialgrowth technique)以所需的半导体合金再填充凹槽而达成。
图1b图式说明于进一步的先进制造阶段中之半导体器件100，其中，牺牲材料119系形成来围住晶体管150n、150p，而其中，蚀刻停止层120可在稍候的制造阶段中提供以达到可靠的去除牺牲材料119。牺牲材料119可以任何适当的材料形式譬如二氧化硅而提供，其可基于习知技术(例如次大气压化学气相沉积(sub-atmospheric chemicalvapor deposition；SACVD)、基于TEOS的高密度电浆强化化学气相沉积(plasma enhanced chemical vapor deposition；PECVD)而沉积，该沉积也可用在习知CMOS技术中形成层间介电材料。同样地，蚀刻停止层120可以氮化硅材料的形式来提供，在某些情况下可连同所需求类型的内应力(intrinsic stress)(譬如压缩应力)提供，该内应力可通过在本领域中已知的方式在PECVD期间，适当地选择沉积参数而完成。下一步，半导体器件100可经过去除材料的工艺，譬如基于化学机械研磨(chemical mechanical polishing；CMP)的工艺顺序。
图1c图式说明经过相应的CMP工艺顺序后的半导体器件100，该CMP工艺顺序包含第一CMP步骤，其中多余的牺牲层119之材料可以基于选择性CMP制作法加以去除，其中，蚀刻停止层120也可扮演CMP停止层以提供高度的材料去除工艺的控制性。在那之后，进一步的CMP步骤可以对于蚀刻停止层120、牺牲层119和金属硅化物区域111的材料为减少选择性或实质上没有选择性的方式执行。因此，栅极电极材料112可通过这个额外的CMP步骤而暴露。应该要了解的是，所得到的栅极电极结构的高度是较不重要的，因为栅极电极结构可通过与习知栅极电极材料112相比具有更优良传导性的高度传导材料来替换，因此提供了增加的传导性，即使栅极电极结构的总体高度与栅极电极结构110的初始高度相比后可为减小。
图1d图式说明于进一步的先进制造阶段中之半导体器件100，其中，可提供例如为抗蚀剂掩膜(resist mask)形式的蚀刻掩膜121，其中，一种晶体管会被覆盖而另一种晶体管会暴露至选择性蚀刻环境122以选择性地去除至少栅极电极材料112。在所示的具体实施例中，晶体管150n可暴露至蚀刻环境122，蚀刻环境122的建立系基于用在选择性蚀刻举例来说相对于牺牲层119及间隔物结构114的材料之多晶硅材料的习知电浆基础(plasma-based)制作法。举例来说，在二氧化硅和氮化硅存在时，可使用选择性蚀刻硅材料的个别制作法以达这个目的。此外，蚀刻环境122可建立成具有某种程度上的等向性(isotropy)以给予可靠地去除栅极电极材料112，即便是位于间隔物结构114的侧壁。另外，有某种程度的等向性之工艺122也可于例如隔绝区域的特定器件区域提供某种程度的下方蚀刻，其中可提供栅极电极结构作为稍后参照图3a至图3q解释的共享折线(shared polyline)。
在其它的说明具体实施例中，蚀刻环境122的建立系基于适当的湿式化学制作法，湿式化学制作法提供相对于间隔物结构114和牺牲材料119的材料所需程度的蚀刻选择性。举例来说，在一个说明具体实施例中，可使用包含TMAH(四甲基氢氧化铵；tetramethyl ammoniumhydroxide)的溶液，其中，TMAH是光微影术(photolithography)显影剂材料的基本成分，光微影术显影剂材料当以较高浓度提供及在较高温度时也会蚀刻硅。然而，二氧化硅和氮化硅对这个溶液具有高度抵抗性。举例来说，在大约80℃的水中有大约20重量％的TMAH会导致每小时大约23m的硅蚀刻率，其中，对氧化物的选择性大约是9200∶1，而对氮化物的选择性大约是30000∶1。此外，因为TMAH是显影剂材料，它可实质上不攻击抗蚀剂(resist)材料，所以蚀刻掩膜121，即使是提供作为抗蚀剂掩膜，实质上也可不被攻击。
应该要更进一步了解，在其它情况下可以形成蚀刻掩膜121使得晶体管150p可被暴露而晶体管150n可被覆盖以去除晶体管150p的栅极电极材料112。在工艺122期间可暴露晶体管的相应选择系依所使用来替换栅极电极材料112的金属之蚀刻抵抗性来决定。也就是说，如同先前所解释的，不同的含金属材料因适合的个别功函数而典型地提供来用于晶体管150n、150p，如此接下来去除剩余栅极电极结构110的栅极电极材料112的蚀刻工艺可基于具有高蚀刻抵抗性的含金属材料而执行。在所示的实施例中，经由例子，可以假设使用于晶体管150n的含金属材料在接续的蚀刻工艺中，与使用于晶体管150p的金属作比较，可具有高蚀刻抵抗性。接下来，如需要的话可以执行清洁工艺以去除工艺122的任何副产品或个别的蚀刻环境的任何残留物，举例来说，清洁工艺可以基于硫酸结合过氧化氢(hydrogen peroxide)而予以达成，其中，抗蚀剂掩膜121也可被去除。下一步，栅极介电材料113可基于适当的选择性蚀刻工艺而予以去除，当介电材料113是由二氧化硅所组成时，选择性蚀刻工艺可通过例如使用包含氢氟酸(hydrofluoric acid)的湿式化学蚀刻制作法来完成。因为栅极介电材料113系提供为具有如20至30的普通小厚度，所以牺牲层119和侧壁间隔物结构114的材料之相应损失可以忽略。
图1e图式说明于进一步的先进制造阶段中之半导体器件100，其中，高k介电材料和含金属材料可提供来替换习知栅极电极结构110。如图所示，可代表如前所述的材料之一的高k介电材料的层123在精密的应用中可形成有适当的厚度(范围可约为15至25)，可形成在通过去除习知栅极电极结构110所获得的凹槽之中。此外，可形成适当的含金属传导材料层124来填充先前形成的凹槽，其中，如同先前所解释的，含金属材料124可具有需要的适当功函数以建立用于晶体管150n的所需低阀值(threshold)。举例来说，当晶体管150n代表N沟道晶体管时，可使用氮化钽基础(tantalum nitride based)材料于层124。另外，在一个说明具体实施例中，薄介电材料113A可在介于高k介电材料123和沟道区域117之间形成，如此实质上避免高k介电材料123与沟道区域117的半导体材料的直接接触，因为许多高k介电材料当与硅基础材料有直接接触时可导致活动性衰减。介电材料113A举例来说可呈氧化物的形式提供，但是与习知介电材料113相比却可以大量缩减的厚度提供。举例来说，介电材料的厚度范围可为约4至6。
在图1e中所显示的半导体器件100可基于以下工艺而形成。在去除习知栅极介电材料113之后，假如需要的话，可基于任何适当的技术形成介电材料113A，该技术例如为基于习知的化学品执行的湿式化学氧化工艺，该习知化学品例如为清洁化学品，其可针对硅材料提供实质地自限(self-limiting)氧化工艺。在其它说明具体实施例中，可基于高度可控制性蚀刻工艺执行先前习知介电材料113的去除，因此不会完全去除材料113以提供层113A。在那之后，可基于例如精密的原子层沉积(atomic layer deposition；ALD)技术沉积高k介电材料123在介电材料113A之上，其中，可执行例如自限工艺以提供层接着层，每个次层(sub-layer)具有妥善定义的厚度，因此而获得层123的最终需求整体厚度。接下来，可沉积含金属材料，依据所使用的金属类型，可通过例如物理气相沉积(physical vapor deposition；PVD)、化学气相沉积(chemical vapor deposition；CVD)、电化学沉积(electrochemicaldeposition)技术等等。举例来说，对于氮化钽基础材料，可使用习知建立的PVD制作法。
在那之后，可基于例如CMP工艺来去除层124和123的多余材料，其中，牺牲层119的材料可扮演停止层。为了提供增进的表面平整度和可靠地去除层124的任何材料残留物，可针对牺牲层119以减少或没有选择性，执行进一步CMP步骤，因此能以高可靠度去除任何金属残留物。
图1f图式说明在完成上述工艺顺序后的半导体器件100，其中，器件100经过选择性蚀刻工艺125以相对于晶体管150n的替换栅极电极结构110n选择性去除晶体管150p的栅极电极材料112。因此，蚀刻工艺125代表了不需要覆盖晶体管150n的自我对准(self-aligned)蚀刻工艺，所以降低工艺的复杂度，因为工艺125的执行可以没有微影术掩膜或是可依照稍后参考图3a至图3q所叙述之方式，当蚀刻工艺125的攻击也必须于其它器件区域中被阻止时，可以使用既存的掩膜制法，其中，习知栅极电极结构会予以保留。
在一个说明具体实施例中，选择性蚀刻工艺125系呈使用如同先前叙述的TMAH溶液的湿式化学蚀刻工艺执行，其实质上可能不会去除高k介电材料和替换栅极结构110n的金属。因此，如同先前参考晶体管150n所叙述一般，可以去除栅极电极材料112，并且在那之后可以去除栅极介电材料113或缩减其厚度。在用于去除或缩减栅极介电材料113的相应工艺之前或之后，可在其它器件区域所提供的抗蚀剂掩膜可以基于习知建立使用氧电浆的电浆蚀刻工艺予以去除。
在那之后，假如需要的话，例如可以基于含臭氧水重新生长氧化物基的介电材料，该含臭氧水实质上可能不会攻击替换栅极结构110n的含金属材料。接下来，可以执行用于沉积高k介电材料的工艺顺序，并接着沉积具有用于晶体管150p的适当功函数的适当含金属材料。在那之后，可以例如基于先前参考晶体管150n所叙述的CMP来去除任何多余的材料。
图1g图式说明在完成上述的工艺顺序之后的半导体器件100。如同所显示一般，晶体管150n包括包含有高k介电材料123的替换栅极电极结构110n以及具有适当功函数的含金属材料124，其中，假如有需要的话可以提供栅极介电材料113A。同样地，晶体管150p包括包含有高k介电材料123的替换栅极结构110p(与结构110n相比，可以是同样的材料或不同样的材料)，以及例如为碳化钛基础(titaniumcarbide based)材料的含金属材料126(其具有用于晶体管150p的适当功函数)。还有在这个情况下，假如需要的话可以提供栅极介电113A。在那之后，假如需要的话，可以去除牺牲材料119并且基于习知技术可继续进一步处理器件100，例如于晶体管150n、150p之上供应高度应力化(stressed)介电材料。
图1h图式说明依据另外的说明具体实施例的半导体器件100，其中，基于选择性蚀刻工艺127而凹槽化替换栅极结构110n、110p以提供沉积另外的高度传导性材料于两个晶体管150n、150p中的可能性，从而增进例如进一步处理器件100，举例来说，相对于选择性去除牺牲层119，从那之后可以达成选择适当蚀刻化学品以相对替换栅极结构110n、110p而选择性去除牺牲层119的增进灵活度。也就是，在凹槽化替换栅极结构110n、110p之后，其中，高k介电材料也会被蚀刻而可能有利于其它器件区域，例如共享栅极电极结构(稍后会参考图3a至图3q加以叙述)，可形成另外的含金属材料或任何其它高度传导性材料，因此提供用于替换栅极电极结构110n、110p实质上相似的蚀刻和工艺条件。举例来说，可以沉积适当的含金属材料，以及在那之后可例如基于CMP而可靠地去除任何多余的材料。然后，可以如同上述继续进一步的处理。
参考图2a至图2d，另外的具体实施例现在会加以描述，其中，依据建立的工艺技术所形成的栅极电极结构可实质上加以保留，意即其栅极介电材料和一部分的栅极电极材料可在某些器件区域中予以保留，然而在其它器件区域中可以精密的高k介电金属栅极堆栈替换一个或多个的晶体管类型的栅极电极结构。
图2a图式说明半导体器件200的剖面图，该半导体器件200包括基材201，该基材201具有于其上形成的半导体层202。此外，在第一器件区域中形成晶体管250C，其中，可需要在低阀值电压的个别晶体管组件之高性能以使得栅极电极结构210在稍候的工艺步骤中，可通过高k介电金属栅极结构替换栅极电极结构210。同样地，晶体管250D可代表位于器件区域的一种或多种的晶体管类型，其中，基本上适应个别的栅极电极结构210从而符合晶体管250D的性能要求。结果是，晶体管250D的栅极电极结构210在这个制造阶段可包括金属硅化物区域211、栅极电极材料212(例如呈多晶硅形式提供)、以与栅极介电材料213，其厚度213T可符合用于晶体管250D的操作需求。意思是，可选择厚度213T以能实现在适当供应电压下的操作，该供应电压与晶体管250C的器件区域相比可为较高，及/或可选择厚度213T以获得需要的减少程度的漏电流，也许例如在某些内存区域等等会需要。应该要了解晶体管250D可代表P沟道晶体管或N沟道晶体管，两种晶体管都可基于栅极电极结构210而操作，该栅极电极结构210具有适当厚度213T的习知栅极介电材料213。此外，晶体管250C、250D可包括漏极和源极区域215和个别的金属硅化物区域216。另外，个别的侧壁间隔物结构214可提供在个别的栅极电极结构210的侧壁处。再者，可提供与蚀刻停止层220结合的牺牲层219。
针对到目前为止所描述的组件，可应用与先前参考器件100所解释的同样标准，但是除了晶体管250D的构型，该构型包含具有用于操作晶体管250D的适当特质之介电质213。因此，如同先前所解释的，实质上可以应用同样的工艺策略，其中，但是，可以省略用来形成晶体管250C的高度关键氧化物基栅极绝缘层的任何工艺顺序。此外，在这个制造阶段中，器件200的表面形貌(surface topography)可以通过如同先前所解释，以CMP工艺去除牺牲层219的任何多余材料而予以平坦化，其中，如同先前所讨论般，CMP工艺基于蚀刻停止层220可以可靠地停止。
图2b图式说明于进一步的先进制造阶段中之半导体器件200，其中，栅极电极结构210的栅极电极材料212系被暴露，而其中，蚀刻掩膜221(例如呈抗蚀剂掩膜形式提供)则覆盖晶体管250D因此能在蚀刻工艺222期间，保护栅极电极材料的剩余部分212A和栅极绝缘层213以去除在晶体管250C中的栅极电极材料212。应该要了解蚀刻掩膜221也会覆盖在器件区域上方，其中，个别栅极电极材料至少暂时地被保留，稍后会就细节加以描述。基于如同先前所讨论的非选择性(non-selective)CMP工艺可完成去除结合一部分的牺牲层219和蚀刻停止层220之金属硅化物区域211。在那之后，可以使用适当的微影术掩膜来覆盖需要的器件区域，例如晶体管250D。蚀刻工艺222的执行可基于任何选择性蚀刻化学品以相对于牺牲材料219和间隔物结构214而选择性去除栅极电极材料212。应该要了解，在其它情况下，侧壁间隔物结构214不会提供在这个制造阶段或是呈适度的薄蚀刻停止材料(例如氮化硅)提供，以提供应力化介电材料来强化晶体管250C的性能之观点来看，该薄蚀刻停止材料系有益于进一步的处理。举例来说，当栅极电极材料212实质上是由多晶硅所组成时，蚀刻工艺222的执行可基于习知建立的电浆辅助蚀刻化学品以在氮和氧存在时蚀刻硅。对于其它材料。可使用其它适当的蚀刻化学品。此外，例如先前所解释的基于TMAH的湿式化学蚀刻工艺，也可用来以适当地去除栅极电极材料212。在去除栅极电极材料212之后，可以例如基于硫酸和过氧化氢或任何其它适当的去除工艺(例如电浆基础工艺等等)去除蚀刻掩膜221。下一步，可以通过先前参考器件100所解释的，例如基于氢氟酸的适当蚀刻工艺，去除具有厚度213T的栅极介电材料213或至少缩减其厚度。在那之后，可以如同先前所解释一般继续进一步的处理，意即假使可能不想要高k介电材料与沟道区域217有直接接触，可以在例如，生长适当的习知介电材料(例如二氧化硅)之后沉积高k介电材料。随后，可以沉积适当含金属材料，其具有用于晶体管250C的适当功函数。
图2c图式说明在上述工艺顺序以及用于去除任何多余材料的任何需要的去除工艺之后的器件200，因此也提供了平坦化的表面形貌。所以，晶体管250C包括包含有高k介电材料223的替换栅极电极结构210C(可能与重新生长或缩减之具有厚度约4至8的习知栅极介电材料213A结合)，以及含金属材料224(适合提供用于晶体管250C的所需低阀值电压)。另一方面，晶体管250D包括栅极电极结构210，不过没有金属硅化物区域211但是包含部分212A以及初始栅极介电层213。
图2d图式说明在用于凹槽化栅极电极结构210及替换栅极电极结构210C的选择性蚀刻工艺227期间之半导体器件200，以在栅极电极结构210的顶部上形成高度传导性材料，从而在栅极电极结构210中提供初始金属硅化物区域211的替换。可选择这个金属的种类和这个金属的高度以获得栅极电极结构210所需要的高传导性，而不受到任何工艺界限的限制，该工艺界限受到在漏极和源极区域215中形成金属硅化物区域216的金属硅化工艺的要求。蚀刻工艺227的执行在一个说明具体实施例中可没有微影术掩膜，并且可因此去除金属栅极结构210C的金属(可能结合高k介电材料223)，这对于其它器件区域例如共享的栅极电极线是有益的，其在稍后参考图3a至图3q来加以叙述。举例来说，可使用例如类似习知多晶硅蚀刻工艺的氯基础(chlorine-based)蚀刻化学品，其中，系相对于二氧化硅和氮化硅可选择性地去除多晶硅。因此，在形成具有所需深度的个别凹槽之后，例如结合阻障材料等的钽、钨、铜之适当传导材料可以填充在凹槽中，以获得高度传导性栅极电极结构210，其仍然包括初始栅极电极材料212的部分212B并且也具有初始形成的栅极介电层213。在那之后，通过例如CMP以去除任何多余的金属而可继续进一步的处理，并且在形成接续的金属化层之前沉积介电材料。在其它情况下，举例来说为了强化晶体管250C的性能，可以去除牺牲材料219以使沉积高度应力化材料。
因此，在参考图2a至图2d所说明的具体实施例中，可以建立与习知策略有高度兼容性的高效工艺顺序，其中，可以在完成任何高温工艺之后形成高k金属栅极，然而，在某些器件区域中，初始制造栅极结构的一部分可于整个工艺期间被保留。
参考图3a至图3q，进一步的说明具体实施例会就细节详加描述，其中，可以使用或合并参考图1a至图1d和图2a至图2c所叙述的具体实施例的工艺步骤以获得于低阀值电压下操作的高性能晶体管的适当替换栅极结构，并同时在某些器件区域中维持初始形成栅极电极结构的至少一部分。
图3a图式说明在制造阶段中的半导体器件300，其中，实质上完成个别的晶体管组件350n、350p和350D，意即，这些晶体管组件已经经历过任何高温处理等等。因此，在所显示的制造阶段中，器件300可包括基材301和半导体层302，其中，在一些具体实施例中，可提供埋藏绝缘层303以代表SOI构型。如同先前所解释一般，依据器件的要求埋藏绝缘层303可省略或仅提供在某些器件区域中。此外，例如沟槽隔离结构(trench isolation structure)的隔离结构304可实质上包括例如二氧化硅、氮化硅等等的任何适当绝缘材料，隔离结构304可提供来将主动区域305n(具有用于形成晶体管350n的适当基本掺杂物浓度)从主动区域305p(具有用于形成晶体管350p的适当掺杂物浓度)分隔开来。举例来说，晶体管350n可代表N沟道晶体管而晶体管350p可代表P沟道晶体管。此外，在所显示的具体实施例中，晶体管350n、350p可包括包含有共享栅极电极结构310S的个别组件或晶体管，该共享栅极电极结构310S从主动区域305n之上延伸至主动区域305p之上。举例来说，共享栅极电极结构310S可代表用于个别N沟道晶体管与P沟道晶体管的共有栅极电极结构，其中，栅极电极结构310S系显示为沿着个别的晶体管宽度方向作延伸。另一方面，器件300可包括可代表任何晶体管类型的晶体管350D，其可能需要与晶体管350n、350p比较有不同的栅极介电特质，举例来说，晶体管350D可在较高的操作电压下操作，因此需要个别的栅极介电材料等等增加厚度。举例来说，如先前参考晶体管250D所解释的相同标准可施用在晶体管350D上。
结果是，在这个制造阶段中，每一个晶体管350n、350p、350D可包括金属硅化物区域311、习知栅极电极材料312和例如二氧化硅基础材料的栅极介电材料313，其中，在一个说明具体实施例中，厚度313T对于晶体管350D的操作就如同先前参考晶体管250D所解释一般可为适当的。
此外，在某些情况下，可在栅极电极结构310和310S的侧壁处提供间隔物结构314，然而于其它情况下，在形成金属硅化物区域316(形成在个别漏极和源极区域(未显示)中)之后，间隔物结构314可去除。此外，如同先前参考器件100所描述一般，一个或多个的晶体管350n、350p可能已并入其中，例如半导体合金318的额外应变诱发机制，用以强化在晶体管350p的个别沟道区域中的应变。然而，也可以基于适当的半导体材料对晶体管350n提供相应的机制。
应该要了解的是，针对目前为止所描述的组件，依照先前参考器件100和200所解释一般施用同样的标准。因此，可基于先前参考器件100和200所描述的工艺技术形成器件300，其中，在一个说明具体实施例中，可以选择栅极介电材料313的厚度313T使得其相对应用于晶体管350D的设计厚度(意即目标厚度)，因为当替换晶体管350n、350p的栅极电极结构310、310S时，这个晶体管的介电材料313和一部分的对应栅极电极材料312可保留。
图3b图式说明于进一步的先进制造阶段中之半导体器件300，其中，可形成结合蚀刻停止层320的牺牲层319。针对牺牲层319，可照先前所解释一般施用相同标准。同样地，可以例如氮化硅材料形式提供蚀刻停止层320，该氮化硅材料在约5至15nm的厚度时具有高压缩应力。
图3c图式说明在以例如基于先前所解释的选择性CMP工艺去除牺牲层319的多余材料之后的半导体器件300，其中，蚀刻停止层320也可扮演CMP停止层。在那之后，可执行进一步的实质上非选择性CMP工艺以暴露在栅极电极结构310、310S中的栅极电极材料312。
图3d图式说明在实质上非选择性CMP工艺之后的半导体器件300。因为非选择性CMP工艺可磨除个别的材料，意即蚀刻停止层320、牺牲层319、侧壁间隔物结构314(假如有提供)以及金属硅化物区域311，所以可以获得实质上平坦表面形貌。
图3e图式说明具有形成在对应晶体管350p和350D的器件区域之上的蚀刻掩膜321，以在选择性蚀刻工艺322期间保护这些晶体管之半导体器件300，该选择性蚀刻工艺322系设计来选择性去除暴露的晶体管器件(例如晶体管350n)的栅极电极材料312。针对蚀刻工艺322的特质，如同先前参考蚀刻工艺122所解释一般实质上施用同样的标准。意思是，工艺322可基于在电浆基础蚀刻环境中的选择性蚀刻化学品，其中，某种程度的等向性可使用来可靠地去除在暴露的栅极电极结构310中和在共享栅极电极结构310S的暴露部分中的栅极电极材料312，同时又能提供某些工艺余裕以在共享栅极电极结构310S中下方蚀刻(under-etching)蚀刻掩膜321。在其它情况下，可使用例如先前所解释基于TMAH的高度选择性湿式化学蚀刻化学品。
图3f图式说明去除蚀刻掩膜321之后的半导体器件300，其系基于例如使用硫酸和过氧化氢的湿式化学制作法，或是基于电浆辅助灰化工艺。此外，在某些说明具体实施例中，当二氧化硅基础材料使用在栅极介电层313时，可以通过例如使用氢氟酸的适当蚀刻工艺，去除位在暴露部分的介电栅极材料313。在那之后，在某些说明具体实施例中，当不希望高k介电材料与主动区域305n下面的半导体材料有直接接触时，可以通过例如氧化和沉积等等形成对应的适当介电材料。举例来说，可以基于使用例如APM、HPM化学品的湿式化学氧化工艺形成氧化物，假如主动区域305n有使用硅基础材料的话，该湿式化学氧化工艺可导致高度可控制性天然氧化物。在其它情况下，可以使用任何适当的沉积或表面处理以获得厚度为4至6的介电层。
图3g图式说明半导体器件300，其具有高k介电材料323和适当的栅极金属材料324，该栅极金属材料324具有适合的功函数以用于相对低阀值电压来适当地调整晶体管350n的阀值电压。可以基于先前参考器件100和200所描述的个别工艺技术形成层323和324。举例来说，晶体管350n可代表N沟道晶体管，其中，层324的材料可以氮化钽基础材料的形式提供。应该要进一步的了解，假如晶体管350n代表P沟道晶体管，便可以例如碳化钽材料等等的形式提供个别的金属层324。
 图3h图式说明在去除层324和323的任何多余材料之后的半导体器件300，该去除的达成可基于包含CMP工艺的去除工艺，该CMP工艺可使用牺牲材料319，作为选择性工艺而执行，该牺牲材料319可以氧化物材料形式等等提供。在那之后，可以增加额外的CMP步骤，其中可使用实质上非选择性的作用以可靠地去除在晶体管350n、350p和350D之上的任何材料残留物。因此，晶体管350n包括对应于栅极电极结构310的个别替换栅极电极结构310A，以及对应于共享栅极电极结构310S的替换栅极电极结构310B。意思是，在栅极电极结构310B中，形成在主动区域305n之上的部分包括含金属材料324和高k介电材料323，而位于主动区域305p之上的其余部分仍然包含习知介电质313和习知栅极电极材料312。
图3i图式说明半导体器件300，其具有在其上形成另一个例如为抗蚀剂掩膜形式的蚀刻掩膜328，该蚀刻掩膜328在一个说明具体实施例中可覆盖晶体管350D，同时暴露晶体管350n、350p。在其它说明具体实施例中，假如相对于蚀刻环境325所需要的含金属材料324和高k介电材料323的高蚀刻选择性可能不足够的话，蚀刻掩膜328也可覆盖晶体管350n。在这个情况下(意即也覆盖晶体管350n)，可以使用如同参考工艺322所叙述的相似蚀刻技术，以从栅极电极结构310B和310的暴露部分选择性去除栅极电极材料312。在图3i中所说明的具体实施例中，蚀刻工艺325可设计成基于湿式化学溶液的高度选择性等向蚀刻工艺，该湿式化学溶液针对掩膜328、牺牲层319及侧壁间隔物结构314(假如有提供)的材料以及含金属材料324和高k介电材料323具有高度选择性。举例来说，如同先前参考蚀刻工艺125所解释的包含TMAH的溶液，可以用在工艺325期间以获得需要的选择性。在那之后，可以基于例如电浆辅助灰化工艺而去除蚀刻掩膜328，以及通过任何适当工艺可将暴露的栅极介电层313去除或至少大幅缩减其厚度，假如是考虑到二氧化硅基础材料的话，该工艺例如为基于氢氟酸的湿式化学蚀刻工艺。
图3j图式说明在上述工艺顺序之后的半导体器件300。在去除栅极介电材料313期间，任何替换栅极结构310A和310B的材料去除可为较不重要的，因为稍后会解释，在后来的制造步骤中可将一部分的这些材料去除并且可由另外的含金属材料替换。应该要了解，依据用来去除介电材料313的蚀刻化学品，高k介电层323可能会在替换栅极电极结构中维持约略的连续状态。在那之后，可以沉积适当的介电材料，或者也可以例如通过氧化形成，假如认为另外的高k介电材料与主动区域305p的直接接触对于例如电荷载体活动性的衰减是不适当的话。到这里为止，可以例如参考器件200所描述，生长氧化物。
图3k图式说明于进一步的先进制造阶段中之半导体器件300，其中，可以沉积另外的高k介电材料329，其可能如先前所解释，与先前所形成的介电材料313A结合，其中，在某些说明具体实施例中，高k介电材料329可实质上与材料323是相同的材料，然而，在其它说明具体实施例中，可以使用不同类型的材料。此外，可以在器件300之上形成另外的含金属材料326，其中，材料326具有适当功函数，该功函数系设计来适当调整晶体管350p的阀值电压。举例来说，假如晶体管350p代表P沟道晶体管，可以使用碳化钽基础材料。针对用来形成高k介电层329和金属层326的任何工艺技术，可以如同先前参考器件100所解释施用同样的标准。
图3l图式说明去除多余材料之后的半导体器件300，该去除的达成可如同以上所讨论系基于CMP技术。因此，在晶体管350p中形成替换栅极结构310p，其中，共享栅极电极结构310B包括部分324和一部分的材料326，然而其中，层323和/或329假如使用不同的材料可导致部分324和326的电性绝缘。
图3m图式说明于进一步的选择性蚀刻工艺327期间的半导体器件300，其中，可以凹槽化替换栅极电极结构310N、310P和310B，因此也去除由在共享栅极电极结构310B中的材料层323或329所引起的隔离。在一个说明具体实施例中，工艺327也可去除晶体管350D的栅极电极结构310的材料，因此提供了通过高度传导性含金属材料再填充栅极电极结构310的可能性。为了这个目的，蚀刻工艺327可基于氯基础(chlorine-based)化学品而执行，就如同先前参考蚀刻工艺227在描述用于器件200的制造顺序时所解释一般。
图3n图式说明在沉积另外的含金属材料330之后的半导体器件300，该含金属材料330可以任何适当的高度传导材料的形式提供，以获得高度传导性和与器件300的进一步处理的高度兼容性。举例来说，氮化钛(titanium nitride)或氮化钛阻障层与铜材料或任何其它适当材料结合，可使用来提供在共享栅极电极结构310B中的传导性连接，并且也在晶体管350D的栅极电极结构310中提供高度传导性含金属带。此外，材料330相对于用于去除牺牲材料319的蚀刻工艺可具有需要的高蚀刻抵抗性，假如需要通过高度应力化介电材料替换这个材料时。为了形成材料330，可以使用任何适当的沉积技术，例如PVD、CVD、电化学沉积或这些技术的任何组合。下一步，可以基于如同先前所叙述的CMP技术去除层330的任何多余材料。意思是，可以使用基于牺牲层319而可控制的选择性CMP步骤，并且接着用非选择性CMP步骤以可靠地去除任何金属残留物。
图3o图式说明在完成上述工艺顺序之后的器件300。因此，器件300包括个别的替换栅极电极结构310N、310B和310P，其中，由于金属330，共享栅极电极结构310B现在包括从主动区域305n之上到主动区域305p之上的高度传导性连结，而晶体管350D包括栅极电极结构310，该栅极电极结构310仍然含有初始栅极电极材料312的部分312B以及初始栅极介电层313，同时材料330提供高度传导性栅极电极，从而替代了于先前工艺顺序期间已经去除的初始金属硅化物区域311。
图3p图式说明依据进一步的说明具体实施例于去除牺牲层319的选择性蚀刻工艺331期间，的半导体器件300，其中，金属330可提供于工艺331期间所需要的蚀刻选择性。举例来说，在一个说明具体实施例中，假如牺牲材料319系以二氧化硅基础材料的形式提供的话，工艺可包括基于氢氟酸的湿式化学蚀刻工艺，也因此提供高度的蚀刻控制，因为工艺331可以可靠地停止在蚀刻停止层320。依据进一步的器件需求，假如认为个别的内部应力可能对于进一步处理这个器件是不适当的话，也可以至少从某些器件部分去除蚀刻停止层320。举例来说，在某些说明具体实施例中(未显示)，可以去除蚀刻停止层320，并且同时也去除一部分的侧壁间隔物结构314(假如在这个制造阶段有提供)，从而使高度应力化材料的沉积更靠近晶体管350n、350p的个别沟道区域。在其它条件下，侧壁间隔物结构314(假如在这个制造阶段仍然存在)可保留并且可以执行进一步的工艺顺序以选择性地在晶体管350p(假如代表P沟道晶体管)之上形成压缩应力化介电材料，同时在晶体管350n(假如代表N沟道晶体管)之上形成张力应力化介电材料。同样地，假如适当的话，依据晶体管的类型可以在晶体管350D之上形成个别的应力化介电材料，亦或是在其它的情况下，假如认为任何的外部应力诱发机制对特定的器件区域来说是不适当的话，可以在该晶体管350D之上提供实质上松弛(relaxed)材料。
图3q图式说明在完成上述工艺顺序之后的半导体器件300。意思是，晶体管350n可已在其上形成适当的应力化介电层332N，该应力化介电层332N可具有依据晶体管类型的高度内部压缩或拉伸应变。同样地，晶体管350p可已在其上形成具有适当内部应力的个别的高度应力化材料332P以增强这些晶体管的性能，同时，晶体管350D可已在其上形成介电材料332D，依据晶体管350D的特质介电材料332D具有适当强度和类型的内部应力，该内部应力甚至实质上可是中性(neutral)应力等级。应该要了解，如图3q中所显示的器件300，可以使用任何用以在个别的晶体管组件之上形成适当的应力化介电材料之适当的工艺顺序，其中，在某些情况下，假如相应的内部应力被视为是适当的，则初始沉积蚀刻停止层320可维持在某些器件区域上方。应该要更进一步的了解，晶体管350n、350p可代表任何高性能晶体管，该高性能晶体管的操作系基于在低阀值电压的高驱动电流结合高k金属栅极电极，而晶体管350D可基于初始形成的栅极电极结构310操作。在这个情况下，复数个不同的初始栅极结构可已经形成，举例来说，用于栅极介电层313的两个不同厚度可已经提供，以致于上述的工艺顺序可立即扩充至需要通过适当地采取个别蚀刻掩膜328的不同初始氧化物厚度之各种类型的晶体管350D(见图3i)。
因此，在此揭露的标的提供可达到高k金属栅极功能性的技术与相应的半导体器件，同时又维持使用在个别器件区域的其它栅极介电，举例来说，用于在较高电压等下操作晶体管。此外，在此揭露的工艺顺序与用来形成晶体管结构的习知工艺策略有高度兼容性，从而也达到了整合任何需要的应变诱发机制，例如嵌入半导体合金技术、应力记忆技术，意即技术中主动区域可为实质上非晶化(amorphized)并在坚固的覆层存在时可重新生长以建立重新生长的半导体材料的应变状态，即便是在去除该坚固的覆层等等之后。此外，在此揭露的工艺技术也有利于与例如双重应力化衬里(dual stressed liner)方法等等的习知工艺技术结合，以在个别的晶体管组件之上定位适当的应力化介电材料，而实质上不需要这些顺序的任何修改。另外，在某些说明具体实施例中，基于只有少数的额外掩膜步骤便可完成通过高k介电金属栅极结构替换习知栅极电极结构，其可通过执行高度选择性蚀刻工艺以在非掩膜金属栅极结构存在时凹槽化栅极电极结构而完成，从而大幅减少工艺的复杂度。此外，在某些说明具体实施例中，可以完成整体缩减栅极高度，同时仍然提供了强化的栅极传导性，其中，该缩减栅极高度可导致较低的栅极至接触(gate-to-contact)电容，从而进一步的强化晶体管的性能。
以上揭露的特定具体实施例仅作为说明，因为本发明可依不同但对于那些从此处教示的内容获益的发明所属技术领域中具有通常知识者而言为很明显的相等方式加以修改和实行。举例来说，可以不同的顺序执行以上提出的工艺步骤。此外，对于在此显示的构造细节或设计不意于限制，除了以下的申请专利范围所述者。因此显而易见地以上揭露的特定具体实施例可更动或修改并且所有此类的变化系被认为是在本发明的范围和精神内。依此，在此请求的保护如以下申请专利范围所示。

Claims (20)

1.一种用于形成栅极绝缘层的方法，包括：
形成第一晶体管(350n)，其具有位于第一器件区域(305n)之上的第一栅极电极结构(310)及第一源极/漏极区域；
形成第二晶体管(350p)，其具有位于第二器件区域(305p)之上的第二栅极电极结构(310)及第二源极/漏极区域；
至少在每一个该第一及第二栅极电极结构(310)及该第一及第二晶体管(350n、350p)的每一个该第一及第二源极/漏极区域之上形成蚀刻停止层(320)；
在该蚀刻停止层(320)之上形成牺牲层(319)；
在形成该蚀刻停止层(320)和该牺牲层(319)之后，暴露每一个该第一及第二栅极电极结构(310)的栅极电极材料(312)；
以第一替换栅极电极结构(310N)替换该第一栅极电极结构(310)，同时利用掩膜(321)覆盖该第二晶体管(350p)，该第一替换栅极电极结构包括高k介电材料(323)及第一含金属栅极电极材料(324)；
基于选择性蚀刻工艺(325)，去除该第二栅极电极结构(310)，同时该第一替换栅极电极结构(310N)也暴露于该选择性蚀刻工艺(325)；
形成第二替换栅极电极结构(310P)，其包括高k材料(329)及第二含金属栅极电极材料(326)；以及
当替换该第一栅极电极结构(310)与去除该第二栅极电极结构(310)时，在第三器件区域(305D)之上形成具有第三栅极电极结构(310)的第三晶体管(350D)，并保持该第三栅极电极结构(350D)的栅极电极材料(312)的至少一部分。
2.如权利要求1所述的方法，其中，暴露每一个该第一及第二栅极电极结构(310)的栅极电极材料(312)包括在替换该第一栅极电极结构(310)之前，使用该牺牲层(319)仅去除每一个该第一及第二栅极电极结构(310)的上方部分。
3.如权利要求2所述的方法，其中，替换该第一栅极电极结构(310)包括在去除每一个该第一栅极电极结构的该上方部分之后，执行第二选择性蚀刻工艺(322)以选择性蚀刻该第一栅极电极结构(310)的栅极电极材料(312)，以暴露介电栅极绝缘材料(313)，以及去除该介电栅极绝缘材料(313)并形成包含该高k材料(323)的介电替换栅极绝缘材料。
4.如权利要求3所述的方法，其中，形成该介电替换栅极绝缘材料包括形成第一介电材料(313A)以及在该第一介电材料(313A)上形成该高k介电材料(323)。
5.如权利要求1所述的方法，进一步包括选择性地去除该第一及第二替换栅极电极结构(310N、310P)的材料，以在该第一及第二替换栅极电极结构中形成凹槽，并以第三含金属栅极电极材料(330)再填充该凹槽。
6.如权利要求1所述的方法，其中，该第一含金属栅极电极材料(324)具有第一功函数，而该第二含金属栅极电极材料(326)具有与该第一功函数不同的第二功函数。
7.如权利要求1所述的方法，其中，形成该第一、第二及第三晶体管(350n、350p、350D)包括形成用于该第一、第二及第三晶体管(350n、350p、350D)的栅极绝缘层(313)，以使得具有形成该第三晶体管(350D)所需要的特质。
8.如权利要求1所述的方法，其中，暴露每一个该第一及第二栅极电极结构(310)的栅极电极材料(312)包括基于该蚀刻停止层(320)，通过执行第一化学机械研磨工艺去除该牺牲层(319)的多余材料。
9.如权利要求8所述的方法，进一步包括执行第二化学机械研磨工艺，以去除每一个该牺牲层及蚀刻停止层(319、320)的至少一部分，以及仅去除每一个该第一及第二栅极电极结构(310)的上方部分。
10.如权利要求1所述的方法，进一步包括在形成该第二替换栅极电极结构(310P)之后，从该第一及第二晶体管(350n、350p)的其中至少之一之上去除该牺牲层(319)，其中，去除该牺牲层(319)包括基于该蚀刻停止层(320)，执行选择性蚀刻工艺(331)。
11.如权利要求10所述的方法，进一步包括在去除该牺牲层(319)之后，在该第一及第二晶体管(350n、350p)的其中至少之一之上形成具有内部应力的介电层(332N、332P)。
12.一种用于形成栅极绝缘层的方法，包括：
形成第一晶体管(350n)包括在第一器件区域中形成第一栅极电极结构(310)，以及形成第二晶体管(350D)包括在第二器件区域(305D)中形成第二栅极电极结构(310)，每一个该第一及第二栅极电极结构(310)包括栅极绝缘介电(313)与栅极电极材料(312)，该栅极绝缘介电(313)具有的第一厚度(313T)是依据该第二栅极电极结构(310)的设计厚度；
在每一个该第一及第二栅极电极结构(310)之上以及在每一个该第一及第二栅极电极结构(310)的源极/漏极区域之上形成蚀刻停止层(320)及牺牲层(319)；
基于该蚀刻停止层和牺牲层，去除该第一及第二栅极电极结构(310)的上方部分，以暴露该栅极电极材料(312)；
形成掩膜(321)以覆盖该第二栅极电极结构(310)；
选择性地去除该栅极电极材料(312)及该第一栅极电极结构(310)的该栅极绝缘层(313)；以及
在形成该第一及第二栅极电极结构(310)之后，以第一替换栅极电极结构(310N)替换该第一栅极电极结构(310)，同时保持该栅极绝缘介电(313)及该第二栅极电极结构(310)的该栅极电极材料(312)的一部分，该第一替换栅极电极结构包括第一高k介电材料(323)和第一传导含金属材料(324)；以及
在该第一器件区域(305n)之上形成第三晶体管(350p)的第三栅极电极结构(310S)，并以第二替换栅极电极结构(310B)替换该第三栅极电极结构(310S)，该第二替换栅极电极结构包含第二高k材料(329)及第二传导含金属栅极电极材料(326)。
13.如权利要求12所述的方法，进一步包括在一个共同的工艺顺序中，在该第一替换栅极电极结构(310N)及该第二栅极电极结构(310)上形成传导材料(330)。
14.如权利要求12所述的方法，其中，替换该第一栅极电极结构(310)进一步包括在去除该栅极绝缘层(313)之后，形成介电材料(313A)，并沉积该第一高k介电材料(323)于该介电材料(313A)上。
15.如权利要求12所述的方法，其中，替换该第三栅极电极结构(310S)包括在没有覆盖该第一替换栅极电极结构(310N)的情况下，基于选择性蚀刻工艺(325)而去除该第三栅极电极结构(310S)。
16.如权利要求12所述的方法，进一步包括形成第一应力诱发层(332N)于该第一晶体管(350p)之上，以及形成第二应力诱发层(332P)于该第三晶体管(350p)之上，该第一及第二应力诱发层(332N、332P)具有不同形式的内部应力。
17.一种半导体器件(300)，包括：
第一晶体管(350n)，其包括包含有第一高k介电材料(323)及第一含金属栅极电极材料(324)的第一栅极电极结构(310N)；
第二晶体管(350D)，其包括第二栅极电极结构(310)，该第二栅极电极结构包含有连接至半导体基栅极电极材料(312)的氧化物基栅极介电材料(313)；以及
第三晶体管(350p)，其包括含有第二高k介电材料(329)及第二含金属栅极电极材料(326)的第三栅极电极结构(310P)；
该第一、第二及第三栅极电极结构(310N、310、310P)进一步包括第三含金属材料(330)。
18.如权利要求17所述的半导体器件(300)，进一步包括在该第一晶体管(350n)之上的第一应力诱发介电材料(332N)，以及形成于该第三晶体管(350p)之上的第二应力诱发介电材料(332P)，该第一应力诱发介电材料(332N)诱发该第一晶体管(350n)的沟道区域中的第一型应变，该第二应力诱发介电材料(332P)诱发该第三晶体管(350p)的沟道区域中的第二型应变，该第二型应变不同于该第一型应变。
19.如权利要求17所述的半导体器件(300)，其中，该第一及第三晶体管(350n、350p)的其中至少之一包括位于漏极及源极区域中的应变诱发半导体材料。
20.如权利要求17所述的半导体器件(300)，进一步包括在该第一、第二及第三晶体管(350n、350D、350p)的其中至少之一之上形成的蚀刻停止层(320)。
CN200880104632.5A 2007-08-31 2008-08-30 具不同型式与厚度的栅极绝缘层的cmos器件及其形成方法 Active CN101803005B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
DE102007041207.1A DE102007041207B4 (de) 2007-08-31 2007-08-31 CMOS-Bauelement mit Gateisolationsschichten mit unterschiedlicher Art und Dicke und Verfahren zur Herstellung
DE102007041207.1 2007-08-31
US12/049,548 2008-03-17
US12/049,548 US8021942B2 (en) 2007-08-31 2008-03-17 Method of forming CMOS device having gate insulation layers of different type and thickness
PCT/US2008/010299 WO2009032230A2 (en) 2007-08-31 2008-08-30 A cmos device having gate insulation layers of different type and thickness and method of forming the same

Publications (2)

Publication Number Publication Date
CN101803005A CN101803005A (zh) 2010-08-11
CN101803005B true CN101803005B (zh) 2013-09-25

Family

ID=40298979

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200880104632.5A Active CN101803005B (zh) 2007-08-31 2008-08-30 具不同型式与厚度的栅极绝缘层的cmos器件及其形成方法

Country Status (8)

Country Link
US (1) US8021942B2 (zh)
JP (1) JP2010538460A (zh)
KR (1) KR101485975B1 (zh)
CN (1) CN101803005B (zh)
DE (1) DE102007041207B4 (zh)
GB (1) GB2465133A (zh)
TW (1) TWI438867B (zh)
WO (1) WO2009032230A2 (zh)

Families Citing this family (95)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007046849B4 (de) * 2007-09-29 2014-11-06 Advanced Micro Devices, Inc. Verfahren zur Herstellung von Gateelektrodenstrukturen mit großem ε nach der Transistorherstellung
DE102008011813B4 (de) 2008-02-29 2010-03-04 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einem Metallgatestapel mit reduzierter Höhe und Verfahren zur Herstellung des Bauelements
US7838366B2 (en) * 2008-04-11 2010-11-23 United Microelectronics Corp. Method for fabricating a metal gate structure
DE102008054075B4 (de) * 2008-10-31 2010-09-23 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit Abgesenktem Drain- und Sourcebereich in Verbindung mit einem Verfahren zur komplexen Silizidherstellung in Transistoren
US7915105B2 (en) * 2008-11-06 2011-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method for patterning a metal gate
US8629506B2 (en) 2009-03-19 2014-01-14 International Business Machines Corporation Replacement gate CMOS
JP5668277B2 (ja) 2009-06-12 2015-02-12 ソニー株式会社 半導体装置
DE102009039521B4 (de) 2009-08-31 2018-02-15 Globalfoundries Dresden Module One Llc & Co. Kg Verbesserte Füllbedingungen in einem Austauschgateverfahren unter Anwendung einer zugverspannten Deckschicht
DE102009046245B4 (de) * 2009-10-30 2016-08-04 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Herstellung von Metallgateelektrodenstrukturen mit einer separaten Abtragung von Platzhaltermaterialien in Transistoren unterschiedlicher Leitfähigkeitsart
JP5452211B2 (ja) * 2009-12-21 2014-03-26 ルネサスエレクトロニクス株式会社 半導体装置、および、半導体装置の製造方法
US8436404B2 (en) 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
CN102194693B (zh) * 2010-03-16 2013-05-22 中国科学院微电子研究所 一种半导体器件及其制造方法
JP5569173B2 (ja) * 2010-06-18 2014-08-13 ソニー株式会社 半導体装置の製造方法及び半導体装置
US8389371B2 (en) * 2010-06-30 2013-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating integrated circuit device, including removing at least a portion of a spacer
US8980753B2 (en) * 2010-09-21 2015-03-17 United Mircroelectronics Corp. Metal gate transistor and method for fabricating the same
US9202913B2 (en) * 2010-09-30 2015-12-01 Institute of Microelectronics, Chinese Academy of Sciences Method for manufacturing semiconductor structure
US8497210B2 (en) 2010-10-04 2013-07-30 International Business Machines Corporation Shallow trench isolation chemical mechanical planarization
US8426300B2 (en) * 2010-12-02 2013-04-23 International Business Machines Corporation Self-aligned contact for replacement gate devices
CN102543698B (zh) * 2010-12-22 2014-03-12 中芯国际集成电路制造(上海)有限公司 一种金属栅极的制作方法
JP5667893B2 (ja) * 2011-01-20 2015-02-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE102011004322B4 (de) * 2011-02-17 2012-12-06 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zur Herstellung eines Halbleiterbauelements mit selbstjustierten Kontaktelementen und einer Austauschgateelektrodenstruktur
US8211775B1 (en) 2011-03-09 2012-07-03 United Microelectronics Corp. Method of making transistor having metal gate
US8519487B2 (en) 2011-03-21 2013-08-27 United Microelectronics Corp. Semiconductor device
CN102738083B (zh) * 2011-04-06 2016-05-25 联华电子股份有限公司 具有金属栅极的半导体元件的制作方法
US8518811B2 (en) * 2011-04-08 2013-08-27 Infineon Technologies Ag Schottky diodes having metal gate electrodes and methods of formation thereof
US9269634B2 (en) * 2011-05-16 2016-02-23 Globalfoundries Inc. Self-aligned metal gate CMOS with metal base layer and dummy gate structure
US8597860B2 (en) 2011-05-20 2013-12-03 United Microelectronics Corp. Dummy patterns and method for generating dummy patterns
CN102800580B (zh) * 2011-05-25 2015-07-08 中芯国际集成电路制造(上海)有限公司 抛光方法以及栅极的形成方法
US8704294B2 (en) 2011-06-13 2014-04-22 United Microelectronics Corp. Semiconductor device having metal gate and manufacturing method thereof
US20120319198A1 (en) 2011-06-16 2012-12-20 Chin-Cheng Chien Semiconductor device and fabrication method thereof
US8674452B2 (en) 2011-06-24 2014-03-18 United Microelectronics Corp. Semiconductor device with lower metal layer thickness in PMOS region
US8486790B2 (en) 2011-07-18 2013-07-16 United Microelectronics Corp. Manufacturing method for metal gate
US8569135B2 (en) 2011-07-20 2013-10-29 International Business Machines Corporation Replacement gate electrode with planar work function material layers
US8580625B2 (en) 2011-07-22 2013-11-12 Tsuo-Wen Lu Metal oxide semiconductor transistor and method of manufacturing the same
US8872286B2 (en) 2011-08-22 2014-10-28 United Microelectronics Corp. Metal gate structure and fabrication method thereof
US8477006B2 (en) * 2011-08-30 2013-07-02 United Microelectronics Corp. Resistor and manufacturing method thereof
US8765588B2 (en) 2011-09-28 2014-07-01 United Microelectronics Corp. Semiconductor process
US9580776B2 (en) 2011-09-30 2017-02-28 Intel Corporation Tungsten gates for non-planar transistors
DE112011105702T5 (de) 2011-10-01 2014-07-17 Intel Corporation Source-/Drain-Kontakte für nicht planare Transistoren
CN103094211B (zh) * 2011-10-31 2015-04-01 中芯国际集成电路制造(上海)有限公司 制造半导体器件的方法
US8658487B2 (en) 2011-11-17 2014-02-25 United Microelectronics Corp. Semiconductor device and fabrication method thereof
US8709930B2 (en) 2011-11-25 2014-04-29 United Microelectronics Corp. Semiconductor process
CN103165458B (zh) * 2011-12-15 2016-08-03 中国科学院微电子研究所 Mosfet制造方法
US8546212B2 (en) 2011-12-21 2013-10-01 United Microelectronics Corp. Semiconductor device and fabricating method thereof
US9147678B2 (en) 2012-01-04 2015-09-29 United Microelectronics Corp. Resistor and fabrication method thereof
JP2013153074A (ja) * 2012-01-25 2013-08-08 Fujifilm Corp キャパシタ形成方法
US8860135B2 (en) 2012-02-21 2014-10-14 United Microelectronics Corp. Semiconductor structure having aluminum layer with high reflectivity
US8860181B2 (en) 2012-03-07 2014-10-14 United Microelectronics Corp. Thin film resistor structure
DE102012205977B4 (de) * 2012-04-12 2017-08-17 Globalfoundries Inc. Halbleiterbauelement mit ferroelektrischen Elementen und schnellen Transistoren mit Metallgates mit großem ε sowie Herstellungsverfahren
US8951855B2 (en) 2012-04-24 2015-02-10 United Microelectronics Corp. Manufacturing method for semiconductor device having metal gate
US8877623B2 (en) * 2012-05-14 2014-11-04 United Microelectronics Corp. Method of forming semiconductor device
US9991375B2 (en) 2012-05-30 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate electrode of a semiconductor device
US8836049B2 (en) 2012-06-13 2014-09-16 United Microelectronics Corp. Semiconductor structure and process thereof
CN103515207B (zh) * 2012-06-19 2016-08-10 中芯国际集成电路制造(上海)有限公司 氧化层、hkmg结构中界面层、mos晶体管形成方法及mos晶体管
US8940626B2 (en) * 2012-07-05 2015-01-27 Globalfoundries Inc. Integrated circuit and method for fabricating the same having a replacement gate structure
KR20140034347A (ko) * 2012-08-31 2014-03-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9041076B2 (en) 2013-02-03 2015-05-26 International Business Machines Corporation Partial sacrificial dummy gate with CMOS device with high-k metal gate
US8835292B2 (en) * 2012-10-31 2014-09-16 International Business Machines Corporation Method of manufacturing semiconductor devices including replacement metal gate process incorporating a conductive dummy gate layer
US9054172B2 (en) 2012-12-05 2015-06-09 United Microelectrnics Corp. Semiconductor structure having contact plug and method of making the same
CN103915322B (zh) * 2012-12-31 2016-12-28 中芯国际集成电路制造(上海)有限公司 半导体器件的制备方法
CN103928402B (zh) * 2013-01-11 2016-09-07 中芯国际集成电路制造(上海)有限公司 共用栅极的半导体结构及对应的形成方法
US8735269B1 (en) 2013-01-15 2014-05-27 United Microelectronics Corp. Method for forming semiconductor structure having TiN layer
JP6026914B2 (ja) * 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9129985B2 (en) 2013-03-05 2015-09-08 United Microelectronics Corp. Semiconductor device having metal gate and manufacturing method thereof
US9041125B2 (en) 2013-03-11 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Fin shape for fin field-effect transistors and method of forming
US8753940B1 (en) * 2013-03-15 2014-06-17 Globalfoundries Inc. Methods of forming isolation structures and fins on a FinFET semiconductor device
US9023708B2 (en) 2013-04-19 2015-05-05 United Microelectronics Corp. Method of forming semiconductor device
US9184254B2 (en) 2013-05-02 2015-11-10 United Microelectronics Corporation Field-effect transistor and fabricating method thereof
US9159798B2 (en) 2013-05-03 2015-10-13 United Microelectronics Corp. Replacement gate process and device manufactured using the same
US9196542B2 (en) 2013-05-22 2015-11-24 United Microelectronics Corp. Method for manufacturing semiconductor devices
US8921947B1 (en) 2013-06-10 2014-12-30 United Microelectronics Corp. Multi-metal gate semiconductor device having triple diameter metal opening
US9064814B2 (en) 2013-06-19 2015-06-23 United Microelectronics Corp. Semiconductor structure having metal gate and manufacturing method thereof
US9245972B2 (en) 2013-09-03 2016-01-26 United Microelectronics Corp. Method for manufacturing semiconductor device
US9384984B2 (en) 2013-09-03 2016-07-05 United Microelectronics Corp. Semiconductor structure and method of forming the same
US20150069534A1 (en) 2013-09-11 2015-03-12 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US9196546B2 (en) 2013-09-13 2015-11-24 United Microelectronics Corp. Metal gate transistor
US9281201B2 (en) 2013-09-18 2016-03-08 United Microelectronics Corp. Method of manufacturing semiconductor device having metal gate
US20150118836A1 (en) * 2013-10-28 2015-04-30 United Microelectronics Corp. Method of fabricating semiconductor device
US9318490B2 (en) 2014-01-13 2016-04-19 United Microelectronics Corp. Semiconductor structure and manufacturing method thereof
US9231071B2 (en) 2014-02-24 2016-01-05 United Microelectronics Corp. Semiconductor structure and manufacturing method of the same
CN105097461B (zh) * 2014-04-21 2018-03-30 中芯国际集成电路制造(北京)有限公司 一种半导体器件的制造方法
US9190488B1 (en) * 2014-08-13 2015-11-17 Globalfoundries Inc. Methods of forming gate structure of semiconductor devices and the resulting devices
US9391156B2 (en) 2014-08-28 2016-07-12 Globalfoundries Inc. Embedded capacitor
CN105990114B (zh) * 2015-01-30 2019-04-26 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US9496183B1 (en) 2015-05-07 2016-11-15 International Business Machines Corporation Selective thickening of pFET dielectric
US9653356B2 (en) * 2015-08-10 2017-05-16 Globalfoundries Inc. Methods of forming self-aligned device level contact structures
US9576980B1 (en) 2015-08-20 2017-02-21 International Business Machines Corporation FinFET devices having gate dielectric structures with different thicknesses on same semiconductor structure
CN106653691A (zh) * 2015-11-04 2017-05-10 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法
CN106684041B (zh) * 2015-11-10 2020-12-08 联华电子股份有限公司 半导体元件及其制作方法
US10083862B2 (en) 2016-09-12 2018-09-25 International Business Machines Corporation Protective liner between a gate dielectric and a gate contact
US10840350B2 (en) * 2016-10-31 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Nanolaminate structure, semiconductor device and method of forming nanolaminate structure
JP6787798B2 (ja) * 2017-01-19 2020-11-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN108807378A (zh) * 2017-05-05 2018-11-13 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
US10475895B2 (en) * 2017-05-25 2019-11-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
CN108493246A (zh) * 2018-02-09 2018-09-04 中国科学院微电子研究所 半导体器件与其制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6251729B1 (en) * 1998-12-18 2001-06-26 U.S. Philips Corporation Method of manufacturing a nonvolatile memory
US20020058374A1 (en) * 2000-11-16 2002-05-16 Tae-Kyun Kim Method of forming dual-metal gates in semiconductor device
US20040198009A1 (en) * 2001-07-16 2004-10-07 Taiwan Semiconductor Manufacturing Company Selective formation of metal gate for dual gate oxide application
US20060022277A1 (en) * 2004-07-28 2006-02-02 Jack Kavalieros Planarizing a semiconductor structure to form replacement metal gates
US20060051957A1 (en) * 2004-09-07 2006-03-09 Brask Justin K Method for making a semiconductor device that includes a metal gate electrode

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5335256A (en) * 1991-03-18 1994-08-02 Canon Kabushiki Kaisha Semiconductor substrate including a single or multi-layer film having different densities in the thickness direction
US6207516B1 (en) * 1998-12-17 2001-03-27 United Microelectronics Corp. Method of fabricating gate oxide layer with different thickness
JP3264264B2 (ja) * 1999-03-01 2002-03-11 日本電気株式会社 相補型集積回路とその製造方法
US6159782A (en) * 1999-08-05 2000-12-12 Advanced Micro Devices, Inc. Fabrication of field effect transistors having dual gates with gate dielectrics of high dielectric constant
WO2001071807A1 (fr) * 2000-03-24 2001-09-27 Fujitsu Limited Dispositif a semi-conducteur et son procede de fabrication
JP2001284467A (ja) * 2000-03-30 2001-10-12 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100333057B1 (ko) * 2000-07-11 2002-04-22 윤종용 서로 다른 두께를 갖는 2가지 이상의 터널 절연막을 갖는비휘발성 메모리 소자의 제조방법
KR20020029531A (ko) * 2000-10-13 2002-04-19 박종섭 다마신 금속게이트를 이용한 반도체소자의 제조방법
KR100422342B1 (ko) * 2000-12-29 2004-03-10 주식회사 하이닉스반도체 반도체 소자의 게이트 제조방법
US6864163B1 (en) * 2002-10-30 2005-03-08 Advanced Micro Devices, Inc. Fabrication of dual work-function metal gate structure for complementary field effect transistors
US7022561B2 (en) * 2002-12-02 2006-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS device
US6908850B2 (en) * 2003-09-10 2005-06-21 International Business Machines Corporation Structure and method for silicided metal gate transistors
US6970373B2 (en) * 2003-10-02 2005-11-29 Intel Corporation Method and apparatus for improving stability of a 6T CMOS SRAM cell
JP4427399B2 (ja) * 2004-07-01 2010-03-03 Ｏｋｉセミコンダクタ株式会社 半導体装置とその製造方法
US7569443B2 (en) * 2005-06-21 2009-08-04 Intel Corporation Complementary metal oxide semiconductor integrated circuit using raised source drain and replacement metal gate
US7183596B2 (en) * 2005-06-22 2007-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Composite gate structure in an integrated circuit
DE102005052054B4 (de) * 2005-10-31 2010-08-19 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauteil mit Transistoren mit verformten Kanalgebieten und Verfahren zu seiner Herstellung
US20070264827A1 (en) * 2006-05-09 2007-11-15 Promos Technologies Pte. Ltd. Method for achieving uniform chemical mechanical polishing in integrated circuit manufacturing

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6251729B1 (en) * 1998-12-18 2001-06-26 U.S. Philips Corporation Method of manufacturing a nonvolatile memory
US20020058374A1 (en) * 2000-11-16 2002-05-16 Tae-Kyun Kim Method of forming dual-metal gates in semiconductor device
US20040198009A1 (en) * 2001-07-16 2004-10-07 Taiwan Semiconductor Manufacturing Company Selective formation of metal gate for dual gate oxide application
US20060022277A1 (en) * 2004-07-28 2006-02-02 Jack Kavalieros Planarizing a semiconductor structure to form replacement metal gates
US20060051957A1 (en) * 2004-09-07 2006-03-09 Brask Justin K Method for making a semiconductor device that includes a metal gate electrode

Also Published As

Publication number Publication date
DE102007041207B4 (de) 2015-05-21
WO2009032230A2 (en) 2009-03-12
US20090057769A1 (en) 2009-03-05
TW200919642A (en) 2009-05-01
TWI438867B (zh) 2014-05-21
GB2465133A (en) 2010-05-12
KR101485975B1 (ko) 2015-01-23
WO2009032230A3 (en) 2009-05-07
KR20100081982A (ko) 2010-07-15
JP2010538460A (ja) 2010-12-09
CN101803005A (zh) 2010-08-11
US8021942B2 (en) 2011-09-20
DE102007041207A1 (de) 2009-03-05
GB201004524D0 (en) 2010-05-05

Similar Documents

Publication Publication Date Title
CN101803005B (zh) 具不同型式与厚度的栅极绝缘层的cmos器件及其形成方法
US8753970B2 (en) Methods of forming semiconductor devices with self-aligned contacts and the resulting devices
CN101213654B (zh) 用于形成具有不同特性之接触绝缘层及硅化物区域之技术
US8735270B2 (en) Method for making high-K metal gate electrode structures by separate removal of placeholder materials
CN101971325B (zh) Nmos晶体管具有凹陷的漏极与源极区而pmos晶体管的漏极与源极区具有硅/锗材料的cmos器件
US7723174B2 (en) CMOS device comprising MOS transistors with recessed drain and source areas and a SI/GE material in the drain and source areas of the PMOS transistor
CN102576691B (zh) 具厚度不同的栅极介电质的高k栅极堆栈中的功函数调整
US10170475B2 (en) Silicon-on-nothing transistor semiconductor structure with channel epitaxial silicon region
US8357575B2 (en) Technique for exposing a placeholder material in a replacement gate approach by modifying a removal rate of stressed dielectric overlayers
US20150255561A1 (en) Semiconductor device with low-k spacers
US8258062B2 (en) Cap layer removal in a high-K metal gate stack by using an etch process
US8796773B2 (en) Metal gate and high-K dielectric devices with PFET channel SiGe
US7981740B2 (en) Enhanced cap layer integrity in a high-K metal gate stack by using a hard mask for offset spacer patterning
US8383500B2 (en) Semiconductor device formed by a replacement gate approach based on an early work function metal
US8349694B2 (en) Enhanced confinement of high-K metal gate electrode structures by reducing material erosion of a dielectric cap layer upon forming a strain-inducing semiconductor alloy
CN102460683A (zh) 包含金属栅极与形成于绝缘结构上的含硅电阻器的半导体装置
CN102263061A (zh) 形成在块体衬底上的自对准多栅极晶体管
US20120196425A1 (en) High-K Metal Gate Electrode Structures Formed by a Replacement Gate Approach Based on Superior Planarity of Placeholder Materials
US8198152B2 (en) Transistors comprising high-k metal gate electrode structures and adapted channel semiconductor materials
CN102484053A (zh) 均匀高k金属闸极堆栈藉由在闸极图案化之前扩散金属成分调整精密晶体管的临限电压
US20120223388A1 (en) Superior fill conditions in a replacement gate approach by using a tensile stressed overlayer
US20120001263A1 (en) Replacement Gate Approach for High-K Metal Gate Stacks Based on a Non-Conformal Interlayer Dielectric
US9034744B2 (en) Replacement gate approach for high-k metal gate stacks by avoiding a polishing process for exposing the placeholder material
CN102820265A (zh) 通过减少主动区的凹陷及移除间隔体以增进晶体管效能
CN101167178B (zh) 制造具有不同阻挡特性的栅极电介质的半导体器件的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20210218

Address after: California, USA

Patentee after: Lattice chip (USA) integrated circuit technology Co.,Ltd.

Address before: England group

Patentee before: GLOBALFOUNDRIES Inc.

TR01 Transfer of patent right