KR101485975B1 - 타입 및 두께가 서로 다른 게이트 절연층들을 갖는 ｃｍｏｓ 디바이스 및 그 형성 방법 - Google Patents

타입 및 두께가 서로 다른 게이트 절연층들을 갖는 ｃｍｏｓ 디바이스 및 그 형성 방법 Download PDF

Info

Publication number
KR101485975B1
KR101485975B1 KR1020107007090A KR20107007090A KR101485975B1 KR 101485975 B1 KR101485975 B1 KR 101485975B1 KR 1020107007090 A KR1020107007090 A KR 1020107007090A KR 20107007090 A KR20107007090 A KR 20107007090A KR 101485975 B1 KR101485975 B1 KR 101485975B1
Authority
KR
South Korea
Prior art keywords
gate electrode
transistor
electrode structure
gate
dielectric
Prior art date
Application number
KR1020107007090A
Other languages
English (en)
Other versions
KR20100081982A (ko
Inventor
앤디 웨이
앤드류 와이테
마르틴 트렌츠쉬
요하네스 그로숍프
군터 그라스숍프
안드레아스 오트
Original Assignee
글로벌파운드리즈 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 글로벌파운드리즈 인크. filed Critical 글로벌파운드리즈 인크.
Publication of KR20100081982A publication Critical patent/KR20100081982A/ko
Application granted granted Critical
Publication of KR101485975B1 publication Critical patent/KR101485975B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/926—Dummy metallization

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

종래 게이트 전극 구조(310)를 하이-k 금속 게이트 구조(310N, 310B, 310P)로 대체하기 위한 프로세스 시퀀스에서, 예를 들어, 선택성이 높은 에칭 단계들(322, 325, 327, 331)을 사용함으로써, 추가적인 마스킹 단계들의 수가 낮은 레벨에서 유지될 수 있으며, 그럼으로써 종래의 CMOS 기술과의 높은 호환도를 유지할 수 있다. 더욱이, 본 명세서에서 개시되는 기술은 프런트-엔드 프로세스 기술 및 백-엔드 프로세스 기술과의 호환이 가능하고, 그럼으로써 잘 확립된 변형 유발 매커니즘이 트랜지스터 레벨에 통합될 수 있을 뿐만 아니라 콘택 레벨에도 통합될 수 있다.

Description

타입 및 두께가 서로 다른 게이트 절연층들을 갖는 ＣＭＯＳ 디바이스 및 그 형성 방법{A CMOS DEVICE HAVING GATE INSULATION LAYERS OF DIFFERENT TYPE AND THICKNESS AND METHOD OF FORMING THE SAME}
일반적으로, 본 개시내용은 스케일링도가 높은 트랜지스터 소자들을 포함하는 매우 정교한 집적 회로의 제조에 관한 것으로, 상기 트랜지스터 소자들은, 실리콘 다이옥사이드(silicon dioxide) 및 실리콘 나이트라이드(silicon nitride)와 같은, 게이트 유전체와 비교하여 증가된 유전율을 갖는 하이-k 게이트 유전체(high-k gate dielectric)를 포함하는 용량성이 높은 게이트 구조를 포함한다.
CPU, 저장 디바이스, ASIC(Application Specific Integrated Circuit) 등과 같은 고급 집적 회로의 제조시, 특정 회로 레이아웃에 따라 소정의 칩 영역 상에 다수의 회로 소자들이 형성될 필요가 있는데, 여기서 전계 효과 트랜지스터는 집적 회로의 성능을 실질적으로 결정하는 하나의 중요한 회로 소자 타입을 나타낸다. 일반적으로, 복수의 프로세스 기술들이 현재 시행되고 있고, 여기서 전계 효과 트랜지스터를 포함하는 여러 타입의 복합 회로에 대해, MOS 기술은 현재 가장 유망한 방법들 중 하나인데, 그 이유는 MOS 기술이 동작 속도 및/또는 전력 소비 및/또는 비용 효율 면에서 매우 뛰어난 특징을 가지고 있기 때문이다. 예를 들어, MOS 기술을 사용하여 복합 집적 회로를 제조하는 동안, 수백만 개의 트랜지스터들, 예를 들어, N-채널 트랜지스터들 및/또는 P-채널 트랜지스터들이 결정성 반도체 층을 포함하는 기판 상에 형성된다. N-채널 트랜지스터가 고려되는지 여부에 상관없이, 전계 효과 트랜지스터는 전형적으로 소위 PN 접합을 포함하고 있으며, 상기 PN 접합은 고농도로 도핑된 영역(소스 및 드레인 영역으로 언급됨)과 약간 도핑되거나 도핑되지 않은 영역(예를 들어 채널 영역)(이 영역은 고농도로 도핑된 영역에 인접하여 배치됨)과의 계면에 의해 형성된다.
전계 효과 트랜지스터에서, 채널 영역의 전도도, 즉 전도성 채널의 구동 전류 능력은 채널 영역에 인접하여 형성됨과 아울러 얇은 절연층에 의해 채널 영역으로부터 분리된 게이트 전극에 의해 제어된다. 게이트 전극에 적절한 제어 전압을 인가하여 전도성 채널이 형성될 때, 채널 영역의 전도도는 도펀트 농도, 전하 캐리어들의 이동도에 따라 달라지고, 그리고 트랜지스터 폭 방향으로의 채널 영역의 소정의 확장에 대해, 채널 길이로도 언급되는 소스 영역과 드레인 영역 간의 거리에 따라 달라진다. 따라서, 게이트 전극에 제어 전압을 인가할 때 절연층 아래에 전도성 채널을 빠르게 생성시키는 능력과 함께, 채널 영역의 전도도는 실질적으로 MOS 트랜지스터의 성능에 영향을 미친다. 따라서, 게이트 전극의 전도도에 따라 달라지는 채널을 생성하는 속도 및 채널 저항도가 트랜지스터 특성을 실질적으로 결정하기 때문에, 채널 길이의 스케일링 및 이와 관련된 채널 저항도의 감소와 게이트 저항도의 증가가 집적 회로의 동작 속도를 증가시킬 수 있는 주요 설계 기준이다.
현재, 대부분의 집적 회로는 실리콘을 그 기반으로 하고 있는데, 그 이유는 실질적으로 그 이용가능성에 제한이 없고, 실리콘 및 관련 물질 그리고 프로세스의 특성을 잘 이해하고 있으며, 지난 50년 동안의 경험이 있기 때문이다. 따라서, 실리콘은 대량 생산용으로 설계되는 후속의 회로 세대에 있어 선택될 수 있는 물질로 남게 될 것이다. 반도체 디바이스를 제조하는 데 있어 실리콘이 중요한 한 가지 이유는, 서로 다른 영역들을 서로 신뢰가능하게 전기적으로 절연시킬 수 있는 실리콘/실리콘 다이옥사이드 계면의 우수한 특성이 존재한다는 것이다. 실리콘/실리콘 다이옥사이드 계면은 고온에서 안정적이며, 따라서, 예를 들어, 계면의 전기적 특성을 희생시킴 없이 도펀트를 활성화시키고 결정 손상을 회복시키는 어닐링 싸이클에 대해, 요구된 대로, 후속의 고온 처리의 수행을 가능하게 한다.
앞서 지적된 이유에 대해, 실리콘 다이옥사이드는 바람직하게는, 게이트 전극(종종 폴리실리콘 혹은 다른 금속 함유 물질로 구성됨)을 실리콘 채널 영역으로부터 분리시키는, 전계 효과 트랜지스터 내의 게이트 절연층으로서 사용된다. 전계 효과 트랜지스터의 디바이스 성능을 꾸준히 개선시킴에 있어, 스위칭 속도 및 구동 전류 능력을 향상시키기 위해 채널 영역의 길이는 계속적으로 감소되고 있다. 트랜지스터 성능은, 소정의 공급 전압에 대해 요구된 구동 전류를 제공하기 위해, 채널 영역의 표면이 충분히 높은 전하 밀도로 인버팅(inverting)되도록 게이트 전극에 제공되는 전압에 의해 제어되기 때문에, 게이트 전극, 채널 영역, 및 이들 사이에 배치되는 실리콘 다이옥사이드에 의해 형성되는 커패시터가 제공하는 일정 용량성 커플링도가 유지되어야만 한다. 채널 길이를 감소시킴으로 인해, 트랜지스터 동작 동안 소위 단채널 동작을 피하기 위해 용량성 커플링이 증가될 필요가 있다고 알려져 있다. 단채널 동작은 누설 전류를 증가시킬 수 있고, 임계 전압이 채널 길이에 종속되게 할 수 있다. 상대적으로 공급 전압이 낮고 따라서 임계 전압이 감소된 스케일링이 크게 된 트랜지스터 디바이스는 그 누설 전류가 지수적으로 증가하는 단점이 있고, 또한 게이트 전극 대 채널 영역의 용량성 커플링이 강화될 것을 요구한다. 따라서, 실리콘 다이옥사이드 층의 두께는 게이트와 채널 영역 간에 요구된 커패시턴스를 제공하기 위해 대응하여 감소해야 한다. 예를 들어, 채널 길이가 대략 0.08 ㎛인 경우, 대략 1.2 nm만큼 얇은 실리콘 다이옥사이드로된 게이트 절연체가 필요할 수 있다. 일반적으로 극히 짧은 채널을 갖는 고속 트랜지스터 소자들이 바람직하게는 고속 애플리케이션용으로 사용될 수 있고, 반면 보다 긴 채널을 갖는 트랜지스터 소자들이 저장 트랜지스터 소자들과 같은 덜 중요한 애플리케이션용으로 사용될 수 있을지라도, 극히 얇은 실리콘 다이옥사이드 게이트 절연 층을 통한 전하 캐리어들의 다이렉트 터널링에 의해 야기되는 상대적으로 높은 누설 전류는 옥사이드 두께 값이 1-2nm 범위에 있도록 하는데, 이러한 범위는 성능 중심의 회로를 위한 요건들과 호환될 수 없다.
따라서, 게이트 절연 층들, 특히 매우 얇은 실리콘 다이옥사이드 게이트 층들을 위한 물질로서의 실리콘 다이옥사이드를 대체하는 것이 고려되고 있다. 가능한 대안적 물질로는, 매우 높은 유전율을 나타내는 물질을 포함하며, 그래서 이에 대응하여 형성되는 게이트 절연 층의 물리적으로 더 큰 두께가 매우 얇은 실리콘 다이옥사이드 층으로 획득될 수 있는 용량성 커플링을 제공하도록 하는 것이다. 일반적으로, 특정된 용량성 커플링을 실리콘 다이옥사이드로 달성하기 위해 요구되는 두께는 커패시턴스 등가 두께(Capacitance Equivalent Thickness, CET)로 언급된다. 따라서, 먼저 생각할 수 있는 것으로, 실리콘 다이옥사이드를 간단히 하이-k 물질로 대체하는 것이 1 nm 이하의 범위를 갖는 커패시턴스 등가 두께를 획득하기 위한 간단한 방법으로 고려될 수 있다.
따라서, 실리콘 다이옥사이드를 유전율이 높은 물질, 예를 들어, k가 대략 25인 탄타륨 옥사이드(tantalum oxide)(Ta2O5), k가 대략 150인 스트론튬 티타늄 옥사이드(strontium titanium oxide)(SrTiO3), 하프늄 옥사이드(hafnium oxide)(HfO2), HfSiO, 지르코늄 옥사이드(zirconium oxide)(ZrO2) 등으로 교체하는 것이 제안되어 왔다.
추가적으로, 트랜지스터 성능은 일반적으로 사용되는 폴리실리콘 물질을 대체하기 위해 게이트 전극에 대해 적절한 전도성 물질을 제공함으로써 증가될 수 있는데, 왜냐하면 폴리실리콘은 게이트 유전체에 대한 계면 가까이에서 전하 캐리어 공핍을 겪을 수 있어 채널 영역과 게이트 전극 간의 유효 커패시턴스가 감소될 수 있기 때문이다. 따라서, 게이트 스택이 제안되어왔는데, 여기서 하이-k 유전체 물질이 실리콘 다이옥사이드 층과 같은 두께를 기반으로 증진된 커패시턴스를 제공하고 동시에 추가적으로 수용가능한 레벨에서 누설 전류를 유지시킨다. 반면에, 티타늄 나이트라이드 등과 같은 비-폴리실리콘 물질이 하이-k 유전체 물질로의 연결을 위해 형성되어 실질적으로 공핍 영역의 존재를 피할 수 있도록 형성될 수 있다. 높은 구동 전류를 획득하기 위해 전형적으로 트랜지스터의 낮은 임계 전압(이것은 채널 영역에 전도성 채널이 형성되는 전압을 나타냄)이 요구되기 때문에, 일반적으로 각각의 채널의 제어가능도는 적어도 PN 접합 근접에서의 두드러진 측면 도펀트 프로파일 및 도펀트 그래디언트를 요구한다. 따라서, 소위 할로 영역(halo regions)이 일반적으로, 임의의 도펀트 종(이것의 전도도 타입은 잔존 채널 및 반도체 영역의 전도도 타입에 대응)을 도입하기 위해 이온 주입에 의해 형성되어, 각각의 확장부 그리고 깊은 드레인 및 소스 영역들의 형성 이후 결과적으로 PN 접합 도펀트 그래디언트가 "강화(reinforce)"된다. 이러한 방식으로, 트랜지스터의 임계 전압이 채널의 제어가능도를 상당량 결정하고, 여기서 감소된 게이트 길이에 대해 상당량의 임계 전압 변화가 관측될 수 있다. 따라서, 적절한 할로 주입 영역을 제공함으로써, 채널의 제어가능도는 증진될 수 있고, 그럼으로써 임계 전압의 변화(이것은 또한 임계 롤-오프(threshold roll-off)로 불리기도 함)가 감소되고, 또한 게이트 길이에서의 변화에 따른 트랜지스터 성능의 변화가 크게 감소된다. 트랜지스터의 임계 전압이 금속-함유 게이트 물질의 일함수에 의해 상당량 결정되기 때문에, 해당 트랜지스터의 전도도 타입에 대한 유효 일함수의 적절한 조절이 보장되어야 한다.
그러나, 하이-k 유전체 및 금속 기반의 게이트 물질을 포함하는 정교한 게이트 구조를 형성한 이후, 고온 처리가 필요할 수 있고, 이것은 결과적으로 하이-k 물질 내의 산소 함유량의 증가로 인해 게이트 유전체의 유전율을 감소시킬 수 있으며, 이것은 또한 층 두께를 증가시킬 수 있다. 더욱이, 일함수의 시프트가 관측될 수 있는데, 이는 많은 하이-k 유전체 물질의 강화된 산소 친화도와 관련되어 있는 것으로 고려되고, 이로 인해, 특히, 하이-k 금속 게이트 구조를 형성한 이후 트랜지스터를 완성하기 위해 요구되는 적당하게 높은 온도에서, 공유된 게이트 라인 구조의 하이-k 유전체 물질을 통해 트렌치 분리 구조로부터 산소가 재분배되게 된다. 금속 함유 게이트 물질에서의 이러한 페르미 레벨 시프트로 인해, 결과적으로 임계 전압은, 적당하게 낮은 임계 전압에서 높은 구동 전류 값을 가능하게 하기 위해 임계 전압 롤오프를 제어하는 것에 관해서, 트랜지스터 특성을 조절하기 위한 할로 주입 기술의 사용을 가능하게 하기에는 너무 높을 수 있다.
트랜지스터 제조 프로세스 동안의 중간 온도 및 높은 온도는 임의의 통합 방식을 사용하여 피할 수 있는데, 이 통합 방식에서 게이트 전극 구조가 종래 기술에 따라 형성되고 그리고 최종적으로 정교한 하이-k 금속 게이트 구조로 대체되고, 여기서 각각의 금속들은, N-채널 트랜지스터 및 P-채널 트랜지스터 각각에 대해 적합한 일함수를 갖도록 적절하게 선택된다. 따라서, 이러한 통합 방식에서, 최종 고온 어닐링 프로세스와 그리고 드레인 및 소스 영역들의 실리사이드화 이후, 종래의 폴리실리콘/옥사이드 게이트 구조는 제거되고, 하이-k 금속 스택으로 교체된다. 따라서, 하이-k 금속 게이트 전극 구조는 단지 백-엔드 프로세싱(back-end processing)에서 사용되는 낮은 온도(즉, 대략 400℃의 온도)만을 겪을 수 있고, 그럼으로써 하이-k 물질의 특성이 변경되는 것 및 게이트 전극에서의 금속의 일함수가 시프트되는 것에 관한 앞서 언급된 문제들을 실질적으로 피할 수 있다.
앞서 설명된 바와 같이, N-채널 트랜지스터 및 P-채널 트랜지스터는, 일함수를 적절하게 조절하고 이에 따라 서로 다른 트랜지스터 타입의 임계 전압을 적절하게 조절하기 위해서, 매우 다른 금속 함유 물질을 요구한다. 따라서, 각각의 통합 방식은 매우 복잡할 수 있고, 그리고 잘 확립된 듀얼 오버레이 스트레서 방식(dual overlayer stressor approaches)(이것은 전형적으로 N-채널 트랜지스터 및 P-채널 트랜지스터 각각 위에 서로 다른 고유 스트레스를 갖는 크게 스트레스 받는 유전체 물질을 제공하기 위해 사용됨)과의 결합도 어려울 수 있다. 또한, 많은 경우에, CPU 코어, 입력/출력을 위한 주변 영역, 메모리 영역 등과 같은 서로 다른 디바이스 영역에서의 트랜지스터는 서로 다른 공급 전압에서 동작될 수 있고, 그럼으로써 게이트 절연 층의 층 두께가 적절하게 조절될 필요가 있는데, 이것은 종래 통합 방식에서, 가장 높은 동작 전압을 위해 필요한 증가된 옥사이드 두께를 성장시키고, 그리고 낮은 공급 전압에서 동작되는 고성능 영역에서의 요구된 낮은 레벨까지 옥사이드 두께를 선택적으로 감소시킴으로써, 달성된다. 서로 다른 동작 전압에 적합하게 된 게이트 유전체들의 통합은, 트랜지스터 구조의 완성 이후 하이-k 금속 게이트를 형성하는 방법과 결합되기 어려울 수 있는데, 왜냐하면 여러 가지 복잡한 마스킹 방식이 필요할 수 있기 때문이다.
본 개시 내용은 앞서 확인된 문제들 중 하나 혹은 그 이상의 영향을 피할 수 있거나, 또는 적어도 감소시킬 수 있는 다양한 방법 및 디바이스에 관한 것이다.
하기의 내용은 본 발명의 일부 실시형태의 기본적 이해를 제공하기 위한 본 발명의 간략화된 개요를 제공한다. 이러한 개요가 본 발명의 모든 내용을 개관하는 것은 아니다. 또한, 본 발명의 핵심적 요소 혹은 임계적 요소를 확인하려하거나 본 발명의 범위를 규정하려는 것도 아니다. 그 유일한 목적은 이후 설명되는 본 발명의 상세한 설명에 대한 서두로서 일부 개념을 간략한 형태로 제공하려는 것이다.
일반적으로, 본 명세서에서 개시되는 내용은 정교한 반도체 디바이스 및 그 형성 방법에 관한 것이고, 여기서 게이트 전극 구조가, P-채널 트랜지스터 및 N-채널 트랜지스터 각각에 대해 적절한 일함수를 갖는 적절한 금속 함유 전도성 물질과 결합된 하이-k 유전체에 근거하여 형성될 수 있고, 이 게이트 전극 구조는 완전한 트랜지스터 구조의 형성 동안 요구된 임의의 고온 처리 이후 형성될 수 있어, 실질적으로, 앞서 언급된 바와 같은, 일함수에서의 임의의 시프트를 피할 수 있고, 하이-k 유전체 물질에 대한 나쁜 영향을 피할 수 있다. 이러한 목적을 위해, 본 명세서에서 개시되는 예시적 일 실시형태에서, 트랜지스터가 잘 확립된 CMOS 기술에 기반하여 형성될 수 있고, 이후 종래 형성된 게이트 전극 구조의 일 타입의 교체가 선택성이 높은 에칭 프로세스에 기반하여 달성될 수 있고, 그럼으로써 정교한 리소그래피 프로세스를 포함하는 각각의 마스킹 단계가 필요 없게 된다. 결과적으로, 트랜지스터 구조의 완성 이후 후속 프로세싱은 불필요한 프로세스 복잡도를 추가시킴 없이 종래의 방식과 높은 호환도로 수행될 수 있다. 본 명세서에서 개시되는 또 다른 예시적 실시형태에서, 강화된 통합 방식이 설명되며, 여기서 트랜지스터 구조는 잘 확립된 기술에 기반하여 형성될 수 있고, 여기서 특정 트랜지스터 타입(예를 들어 높은 전압에서 동작하기 때문에 증가된 게이트 옥사이드 두께를 필요로 하는 트랜지스터)에 필요한 요건에 따라 설계되는 게이트 전극 구조가 실리콘 다이옥사이드와 같은 종래 유전체 물질에 기반하여 형성될 수 있다. 이후, 더미 게이트 전극 구조가 형성된 디바이스 영역과, 그리고 적절한 게이트 유전체 두께를 가진 특정 게이트 전극 구조를 포함하는 디바이스 영역이 준비될 수 있는데, 이러한 준비는 전 디바이스 영역에서 대체 게이트 전극 구조를 수용하기 위한 것이고, 반면 후 디바이스 영역에서는 게이트 전극 구조의 상당한 부분이 유지될 수 있으며, 즉, 적어도 게이트 유전체 물질과 그리고 종래 게이트 전극 물질의 일부가, 적절한 일함수를 가진 금속 함유 물질과 결합된 하이-k 유전체 물질을 포함하는 전극 구조로 종래 게이트 전극 구조를 대체하기 위한 프로세스 시퀀스에 걸쳐 유지될 수 있다. 후속적으로, 추가적인 전도성이 높은 물질이 게이트 전극 구조의 양쪽 타입에 형성될 수 있고, 그럼으로써 종래 게이트 전극 구조에 전도성이 높은 경로가 형성되고, 이것은 정교한 게이트 전극 구조를 제공하기 이전에 제거될 수 있는 금속 실리사이드 영역을 위한 대체물로서 동작할 수 있다. 결과적으로, 이러한 경우에서도, 종래 방식과의 높은 호환도가 달성될 수 있고, 여기서 적절한 마스킹 방식은, 더미 게이트 구조를 정교한 하이-k 금속 게이트 물질로 대체하기 위한 프로세스에 걸쳐, 특정 트랜지스터 타입을 위해 설계된 종래의 게이트 전극 구조를 실질적으로 유지시키는 것을 가능하게 할 수 있다.
더욱이, 본 명세서에서 개시되는 일부 예시적 실시형태에서, 앞서 설명된 방식들은, P-채널 트랜지스터 및 N-채널 트랜지스터에 대해 적절한 일함수를 가진 특정적으로 설계된 금속 함유 게이트 물질과 결합된 증가된 유전율을 기반으로 하여 얇은 게이트 유전체를 요구하는 정교한 트랜지스터 소자를 형성하기 위해 결합될 수 있고, 여기서 종래의 게이트 전극 구조가 실질적으로 유지되고, 이것은 증가된 게이트 유전체 두께에 기반하여 동작될 수 있어 트랜지스터 소자들은 종래 CMOS 기술과의 높은 호환도로 형성될 수 있고, 그럼으로써 예를 들어 반도체 합금 혹은 물질이 기본 트랜지스터 구조의 형성 동안 각각의 채널 영역에 요구된 변형 타입을 생성하는 것과 같은 임의의 바람직한 성능 증진 방식의 사용이 가능하고, 추가적으로 후속 방식과의 높은 호환도가, 정교한 대체 게이트 전극 구조의 완성 이후 형성될 스트레스받은 상부층들에 기반하여 트랜지스터 성능을 강화시키기 위해 획득될 수 있다.
본 명세서에서 개시되는 예시적 일 방법은 제 1 디바이스 영역 위에 제 1 게이트 전극 구조를 갖는 제 1 트랜지스터를 형성하는 것을 포함한다. 본 방법은 또한 제 2 디바이스 영역 위에 제 2 게이트 전극 구조를 가진 제 2 트랜지스터를 형성하는 것을 포함한다. 더욱이, 제 1 게이트 전극 구조는 하이-k 유전체 물질 및 제 1 금속 함유 게이트 전극 물질을 포함하는 제 1 대체 게이트 구조로 대체되고, 반면 제 2 트랜지스터는 마스크로 커버된다. 본 방법은 또한 선택적 에칭 프로세스에 기반하여 제 2 게이트 전극 구조를 제거하는 것을 포함하고, 여기서 제 1 대체 게이트 전극 구조는 실질적으로 커버되지 않은 채 남아 있다. 마지막으로, 본 방법은 하이-k 물질 및 제 2 금속 함유 게이트 전극 물질을 포함하는 제 2 대체 게이트 전극 구조를 형성하는 것을 포함한다.
본 명세서에서 개시되는 또 다른 예시적 방법은 공통 프로세스 시퀀스에서, 제 1 디바이스 영역에 제 1 게이트 전극 구조를 형성하고, 제 2 디바이스 영역에 제 2 게이트 전극 구조를 형성하는 것을 포함하며, 여기서 제 1 게이트 전극 구조 및 제 2 게이트 전극 구조는 게이트 절연 유전체 및 게이트 전극 물질을 포함하고, 게이트 절연 유전체는 제 2 게이트 전극 구조의 설계 두께에 대응하는 제 1 두께를 가진다. 본 방법은 또한, 제 1 게이트 전극 구조에 기반하여 제 1 트랜지스터를 형성하고, 제 2 게이트 전극 구조에 기반하여 제 2 트랜지스터를 형성하는 것을 포함한다. 마지막으로, 본 방법은 제 1 트랜지스터 및 제 2 트랜지스터를 형성한 이후, 제 1 게이트 전극 구조를 제 1 하이-k 유전체 물질 및 제 1 금속 함유 물질을 포함하는 제 1 대체 게이트 전극 구조로 대체하고, 제 2 게이트 전극 구조의 게이트 전극 물질의 일부 및 게이트 절연 유전체를 유지시키는 것을 포함한다.
본 명세서에서 개시되는 예시적 반도체 디바이스는 제 1 게이트 전극 구조를 포함하는 제 1 트랜지스터를 포함하고, 상기 제 1 게이트 전극 구조는 제 1 하이-k 유전체 물질 및 제 1 금속 함유 게이트 전극 물질을 포함한다. 상기 디바이스는 또한 제 2 게이트 전극 구조를 포함하는 제 2 트랜지스터를 포함하고, 상기 제 2 게이트 전극 구조는 반도체 기반의 게이트 전극 물질에 연결된 옥사이드 기반이 게이트 유전체 물질을 포함한다. 마지막으로, 상기 반도체 디바이스는 제 3 게이트 전극 구조를 포함하는 제 3 트랜지스터를 포함하고, 상기 제 3 게이트 전극 구조는 제 2 하이-k 유전체 물질 및 제 2 금속 함유 게이트 전극 물질을 포함하며, 상기 제 1, 제 2, 및 제 3 게이트 전극 구조는 또한 제 3 금속 함유 물질을 포함한다.
본 개시 내용은 첨부되는 도면과 함께 제공되는 다음의 상세한 설명을 참조하여 이해될 수 있고, 도면에서 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1a 내지 도 1h는 P-채널 트랜지스터 및 N-채널 트랜지스터를 포함하는 트랜지스터 디바이스의 단면도를 도식적으로 나타낸 것이고, 상기 P-채널 트랜지스터 및 N-채널 트랜지스터는 트랜지스터 구조의 완성 이후 하이-k 유전체 물질 및 적절하게 선택된 금속에 근거하는 정교한 대체 게이트 전극 구조를 수용하며, 여기서 정교한 선택적 에칭 기술이 예시적 실시예들에 따라 적어도 일 타입의 게이트 전극 구조를 대체하기 위해 사용될 수 있다.
도 2a 내지 도 2d는, 또 다른 예시적 실시예들에 따라, 적절한 마스킹 방식에 근거하여, 두께가 증가된 게이트 유전체 물질을 요구하는 디바이스 영역을 위해 설계된, 매우 정교한 대체 게이트 전극 구조를 형성하는 동시에 게이트 유전체 물질 및 종래의 게이트 전극 구조의 적어도 일부를 유지하는 반도체 디바이스의 단면도를 도식적으로 나타낸 것이다.
도 3a 내지 도 3q는, 또 다른 예시적 실시예들에 따라, 종래의 기술과 높은 호환도를 갖는 정교한 대체 게이트 전극 구조를 형성하는 동시에 어떤 디바이스 영역에서는 종래의 게이트 전극 구조를 실질적으로 유지하는 것에 있어서 다양한 제조 단계 동안의 반도체 디바이스의 단면도를 도식적으로 나타낸 것으로, 여기서 추가적인 변형 유발 매커니즘이 이러한 통합 방법에 포함될 수 있다.
본 명세서에서 개시되는 것들에 대한 다양한 수정 및 대안적 형태가 존재할 수 있고, 그 특정 실시예들이 도면에서 예시적으로 도시되고 본 명세서에서 상세히 설명된다. 그러나 본 명세서에서의 특정 실시예들에 관한 설명이 본 발명을 이처럼 개시되는 특정 형태로만 한정시키려는 것은 아니며, 이와는 반대로 첨부되는 본원의 특허청구범위에 정의되는 바와 같이 본 발명의 사상 및 범위 내에 있는 모든 변형물, 등가물 및 대안물을 포괄하도록 의도되었음을 이해해야만 한다.
본 발명의 다양한 예시적 실시예가 아래에서 설명된다. 명확한 설명을 위해, 실제로 구현할 때의 모든 특징이 본 명세서에서 설명되는 것은 아니다. 이러한 실제 구현되는 실시예의 개발에 있어서, 구현마다 달라지는, 예를 들어 시스템 관련 제약 및 비즈니스 관련 제약에 따른 개발자의 구체적 목표를 달성하기 위해 수많은 구현별 결정이 이루어져야만 함은 당연히 이해되어야 한다. 더욱이, 이러한 개발 노력이 복잡하고 시간 소모적이긴 하지만 그럼에도 불구하고 본 개시내용으로 혜택을 받는 본 발명의 기술분야에서 통상의 기술을 가진 자들에게는 일상적으로 해야 하는 것들임을 이해해야 한다.
본 발명의 주된 내용이 이제 첨부되는 도면을 참조하여 설명된다. 다양한 구조, 시스템 및 디바이스가, 본 발명의 기술분야에서 숙련된 자들에게 잘 알려진 세부적 사항으로 본 개시내용이 모호하게 되지 않도록 하기 위해 그리고 단지 설명 목적으로 도면에서 도식적으로 도시된다. 그럼에도불구하고, 첨부된 도면은 본 개시내용의 예를 도식적으로 기술하고 설명하기 위해 포함된다. 본 명세서에서 사용되는 단어 및 어구는 본 발명의 관련 기술 분야에서 숙련된 자들이 이해하고 있는 그러한 단어 및 어구의 의미와 일치하는 의미를 가지는 것으로 이해되고 해석되어야 한다. 용어 혹은 어구의 그 어떤 특별한 정의, 즉 본 발명의 기술분야에서 숙련된 자들이 이해하는 보통의 통상적 의미와 다른 의미는 본 명세서에서의 해당 용어 혹은 어구의 일관된 사용을 통해 암시되도록 의도되지 않았다. 용어 혹은 어구가 특별한 의미, 즉 숙련된 기술을 가진 자들이 이해하는 의미와 다른 의미를 가지는 것으로 의도된 경우, 그러한 특별한 정의는 해당 용어 혹은 어구에 대한 정의를 직접적으로 모호하지 않게 제공하는 정의 방식으로 본 명세서에서 명확하게 설명될 것이다.
일반적으로, 본 명세서에서 개시되는 주된 내용은 개선된 기술 및 이러한 기술에 의해 제조되는 디바이스를 제공하는 것이고, 여기서 정교한 하이-k 유전체 금속 게이트 스택이, 잘 확립된 CMOS 통합 방식과의 높은 호환도가 유지되도록 하기 위해, 트랜지스터 구조의 완성 이후 형성될 수 있고, 이 경우 하드 마스크들 및 리소그래피 단계들의 수는 감소되며, 그럼으로써 잘 확립된 변형 유발 매커니즘의 통합이 가능하게 되고, 여기서 변형 유발 매커니즘은 예를 들어 트랜지스터의 드레인 및 소소 영역들에 변형된 반도체 합금을 제공하는 것, 트랜지스터 구조를 내장시키기 위해 크게 스트레스받은 유전체 물질을 제공하는 것, 등이다. 이러한 것을 위해, 게이트 전극 구조의 적어도 하나의 타입을 대체하기 위한 프로세스 시퀀스가, 선택성이 높은 에칭 프로세스에 기반하여 수행될 수 있는데, 이 경우 금속 게이트가 이미 제공되었던 디바이스 영역이 커버될 필요가 없으며, 그리고/또는 종래의 게이트 전극 구조가 디바이스 영역에 실질적으로 유지되고, 여기서 이러한 타입의 게이트 전극 구조는, 적당하게 높은 공급 전압 등에서 동작하는 트랜지스터와 같은, 대응하는 트랜지스터 소자의 성능에 적합하다.
도 1a는 제조 단계에서의 반도체 디바이스(100)의 단면도를 도식적으로 나타내고 있으며, 여기서 기본 트랜지스터 구조가 완성되어 있는데, 즉, 앞서 설명된 바와 같이, 하이-k 유전체 물질 및 적절하게 선택된 금속 함유 물질에 기반하는 정교한 게이트 전극 구조가 형성될 수 있도록 임의의 고온 프로세스가 수행되어 있다. 따라서, 반도체 디바이스(100)는 기판(101)을 포함할 수 있고, 기판(101)은 그 위에 반도체 층(102)을 형성하기 위한 임의의 적절한 캐리어 물질을 나타낼 수 있으며, 반도체 층(102)은, 예를 들어, 그 안에 그리고 그 위에 트랜지스터 소자(150n, 150p)(이것은 도시된 실시예에서 각각 N-채널 트랜지스터 및 P-채널 트랜지스터를 나타낼 수 있음)를 형성하기 위한 실리콘 기반 층 혹은 임의의 다른 적절한 반도체 물질이다. 반도체 층(102)은, 이것이 비록 실리콘 기반의 층으로서 제공될 수 있을지라도, 트랜지스터들(150n, 150p) 내에서의 요구된 측면 및 수직 도펀트 프로파일을 확립하기 위한 임의의 적절한 도펀트 종에 추가하여, 게르마늄, 카본 등과 같은 다른 물질을 포함할 수 있음을 이해해야한다. 예를 들어, 도시된 실시예에서, 트랜지스터(150p)는 반도체 합금(118)을 포함할 수 있고, 이것은 채널 영역(117)에 요구된 변형 형태를 유발하기 위한 임의의 적절한 반도체 화합물의 형태로 제공될 수 있고, 실리콘으로 구성될 수 있는데, 왜냐하면 실리콘은, 변형된 상태로 제공될 때, 전하 캐리어 이동도의 상당한 양의 변화를 나타낼 수 있기 때문이다. 예를 들어, 반도체 합금(118)(이것은 P-채널 트랜지스터에 대한 실리콘/게르마늄 합금일 수 있음)이 각각의 드레인 및 소스 영역들(115)의 일부에 적어도 제공될 수 있고, 여기서 반도체 합금(118)은 감소된 격자 상수를 가질 수 있는데, 이는 실리콘의 격자 상수보다 큰 자신의 자연적 격자 상수와 비교할 때 자신의 변형된 상태로 인한 것이며, 따라서 채널 영역(117)에 일정 크기의 압축성 변형을 유발할 수 있고, 그럼으로써 홀 이동도가 증진될 수 있다. 이해해야 하는 것으로, 다른 변형 유발 매커니즘이 전체 프로세스 방식에 따라, 트랜지스터(150n, 150p)에 제공될 수 있다. 즉, 실리콘 기반의 트랜지스터 디바이스에 대해, 실리콘/카본 화합물이 트랜지스터(150n)의 드레인 및 소스 영역에 형성될 수 있다(N-채널 트랜지스터 등을 나타내는 경우). 또한, 스트레스 기억 기술이 트랜지스터의 형성 동안 사용될 수 있고, 그럼으로써 적어도 하나의 트랜지스터 타입에 어떤 기본 변형이 제공될 수 있다.
더욱이, 트랜지스터(150n, 150p)는 벌크 트랜지스터로서 형성될 수 있는데, 즉, 반도체 층(102)이 실질적으로 결정성인 기판 물질 상에 형성될 수 있고, 다른 경우 디바이스(100)의 특정 디바이스 영역 혹은 전체 디바이스(100)가 실리콘-온-절연체(Silicon-On-Insulator, SOI) 아키텍처에 기반하여 형성될 수 있고, 여기서 매립된 절연 층(미도시)이 반도체 층(102) 아래에 제공될 수 있다.
더욱이, 트랜지스터 소자들(150n, 150p) 각각은 게이트 전극 구조(110)를 포함할 수 있고, 이 구조는 예를 들어, 실리콘 다이옥사이드 기반의 게이트 유전체와 같은 종래의 게이트 유전체 물질(113)을 포함하고, 그 위에 폴리실리콘 물질 등과 같은 종래의 게이트 전극 물질(112)이 형성될 수 있으며, 이후 금속 실리사이드 영역(111)이 형성될 수 있다. 마찬가지로, 금속 실리사이드 영역(116)이 트랜지스터(150n, 150p)의 드레인 및 소스 영역에 형성될 수 있다. 더욱이, 프로세스 방식에 따라, 측벽 스페이서 구조(114)가 게이트 전극 구조(110)의 측벽 상에 제공될 수 있다.
도 1a에 도시된 바와 같이 반도체 디바이스(100)는 잘 확립된 프로세스 기술에 기반하여 형성될 수 있다. 예를 들어, 게이트 전극 구조(110)가, 게이트 유전체 물질(113)을 형성하기 위한 정교한 증착 및/또는 산화 기술에 근거하여 형성될 수 있고, 여기서 적절한 두께가, 도 2a 내지 도 2c 그리고 도 3a 내지 도 3q를 참조하여 이후 설명되는 바와 같이, 선택될 수 있다. 이후, 정교한 리소그래피 및 에칭 기술이 예를 들어 폴리실리콘 등의 형태로 게이트 전극 물질(112)을 형성하기 위해 사용될 수 있다. 다음으로, 측벽 스페이서 구조(114)가 적어도 부분적으로 형성될 수 있어, 드레인 및 소스 영역(115)에 대해 측면 도펀트 프로파일을 생성하기 위한 적절한 주입 마스크로서 동작할 수 있다. 이해해야 하는 것으로, 복수의 주입 프로세스, 예를 들어, 요구된 복잡한 도펀트 프로파일을 획득하기 위한 사전 비정질화 주입, 할로 주입, 확장 주입, 그리고 깊은 드레인 및 소스 주입이 필요할 수 있다. 앞서 설명된 바와 같이, 각각의 할로 주입의 효율은, 게이트 전극 구조(110)를 정교한 하이-k 유전체 금속 게이트 구조로 대체할 때, 또한 형성될 게이트 전극 금속의 적절한 일함수에 따라 다르다. 더욱이, 도시된 바와 같이 트랜지스터 구조(150n, 150p)의 형성 동안, 예를 들어, 도펀트를 활성화시키기 위해 그리고 주입으로 인한 손상 등을 재결정화하기 위해 한번 이상의 고온 처리가 요구될 수 있다. 마지막으로, 금속 실리사이드 영역(116 및 111)이, 공통 프로세스에서, 영역(116)에서의 금속 실리사이드의 요구된 구성이 획득되도록 조정된 프로세스 파라미터를 사용하여 형성될 수 있고, 반면 금속 실리사이드 영역(111)에 대한 프로세스 파라미터의 조정은 필요하지 않은데, 왜냐하면 이러한 영역들은 이후 제조 단계에서 제거될 것이기 때문이다. 앞서 설명된 바와 같이, 각각의 프로세스 기술은 또한, 드레인 및 소스 영역(115)의 일부에 반도체 합금(118)을 제공하는 것과 같은, 임의의 요구된 변형 유발 매커니즘을 형성하기 위한 임의의 프로세스 시퀀스를 포함할 수 있다. 예를 들어, 이것은, 초기 제조 단계에서 각각의 리세스를 형성하고, 그리고 잘 확립된 통합 방식에 따라 선택적 에피택셜 성장 기술에 근거하여 요구된 반도체 합금으로 리세스를 채움으로써, 달성될 수 있다.
도 1b는 더 진행된 제조 단계에서의 반도체 디바이스(100)를 도식적으로 나타내며, 여기서 희생 물질(119)이 트랜지스터(150n, 150p)를 둘러싸도록 형성되고, 여기서 에칭 정지 층(120)이 이후 제조 단계에서 희생 층(119)이 신뢰가능하게 제거될 수 있도록 하기 위해 제공될 수 있다. 희생 물질(119)은 실리콘 다이옥사이드와같은 임의의 적절한 물질의 형태로 제공될 수 있으며, 이 희생 물질은 잘 확립된 기술에 근거하여 증착될 수 있으며, 이러한 기술로는 예를 들어, 대기압하 화학적 기상 증착(Sub-Atmospheric Chemical Vapor Deposition, SACVD), 및 TEOS를 기반으로 하는 고밀도 플라즈마 강화 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition, PECVD)이 있고, 이것은 또한 잘 확립된 CMOS 기술에서 층간 유전체 물질을 형성하기 위해 사용될 수도 있다. 마찬가지로, 에칭 정지 층(120)이 실리콘 나이트라이드 물질의 형태로 제공될 수 있고, 여기에는 어떤 경우에 압축성 스트레스와 같은 요구된 고유 스트레스 타입이 제공될 수 있으며, 이는 종래 기술에서 잘 알려진 바와 같이, PECVD 프로세스 동안 증착 파라미터를 적절하게 선택함으로써 달성될 수 있다. 다음으로, 반도체 디바이스(100)는 예를 들어 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 프로세스 시퀀스에 기반하여, 물질 제거 프로세스에 놓일 수 있다.
도 1c는 대응하는 CMP 프로세스 시퀀스 이후의 반도체 디바이스(100)를 도식적으로 나타낸 것이고, 이 CMP 프로세스 시퀀스는 제 1 CMP 단계를 포함할 수 있고, 여기서 희생 층(119)의 과다 물질이 선택적 CMP 방식에 근거하여 제거될 수 있고, 이 경우 에칭 정지 층(120)은 또한 물질 제거 프로세스의 제어가능도를 높이는 CMP 정지 층으로서도 동작할 수 있다. 이후, 후속 CMP 단계가, 에칭 정지 층(120), 희생 층(119), 및 금속 실리사이드 영역(111)의 물질에 대해 선택도가 감소되었거나 실질적으로 선택도 없이 수행될 수 있다. 결과적으로, 게이트 전극 물질(112)이 이러한 추가적 CMP 단계에 의해 노출될 수 있다. 이해해야만 하는 것으로, 결과적인 게이트 전극 구조의 높이는 덜 중요한데, 왜냐하면 게이트 전극 구조는 종래 게이트 전극 물질(112)과 비교하여 월등한 전도도를 갖는 전도성 높은 물질로 교체될 수 있기 때문이고, 그럼으로써, 비록 게이트 전극 구조(110)의 초기 높이와 비교하여 게이트 전극 구조의 전체 높이가 감소될 수 있을지라도, 증가된 전도도를 제공할 수 있다.
도 1d는 더 진행된 제조 단계에서의 반도체 디바이스(100)를 도식적으로 나타낸 것이고, 여기서 에칭 마스크(121)가 예를 들어 레지스트 마스크의 형태로 제공될 수 있고, 트랜지스터의 일 타입이 커버될 수 있는 반면, 트랜지스터의 다른 타입은 선택적 에칭 환경(122)에 노출될 수 있어 적어도 게이트 전극 물질(112)이 선택적으로 제거될 수 있다. 도시된 실시예에서, 트랜지스터(150n)가 에칭 환경(122)에 노출될 수 있는데, 이것은 예를 들어 희생 층(119)과 스페이서 구조(114)의 물질에 대해 폴리실리콘 물질을 선택적으로 에칭하기 위해 잘 확립된 플라즈마 기반의 방식을 기반으로 확립될 수 있다. 예를 들어, 실리콘 다이옥사이드 및 실리콘 나이트라이드의 존재하에서 실리콘 물질을 선택적으로 에칭하는 각각의 방식이 이러한 목적을 위해 사용될 수 있다. 더욱이, 에칭 환경(122)은 스페이서 구조(114)의 측벽에서도 게이트 전극 물질(112)의 신뢰가능한 제거가 가능하도록 일정 등방성도로 확립될 수 있다. 더욱이, 프로세스(122)의 일정 등방성도는 또한, 분리 영역과 같은 특정 디바이스 영역에서 일정 언더-에칭도를 제공할 수 있고, 여기서 게이트 전극 구조는, 도 3a 내지 도 3q를 참조하여 이후 설명되는 바와 같이, 공유된 "폴리라인(polylines)"으로서 제공될 수 있다.
다른 예시적 실시예에서, 에칭 환경(122)은 적절한 습식 화학적 방식에 근거하여 확립될 수 있고, 이것은 희생 물질(119) 및 스페이서 구조(114)의 물질에 대해, 요구된 에칭 선택도를 제공한다. 예를 들어, 예시적 일 실시예에서, TMAH(TetraMethyl Ammonium Hydroxide)를 포함하는 용액이 사용될 수 있고, 여기서 TMAH는 포토리소그래피 현상제 물질의 주성분이고, 이것은 또한 더 높은 농도 및 더 높은 온도에서 제공될 때 실리콘을 에칭한다. 그러나, 실리콘 다이옥사이드 및 실리콘 나이트라이드는 이러한 용액에 대한 저항성이 크다. 예를 들어, 대략 80 ℃에서 물에 대략 20% 무게의 TMAH가 있다면 시간당 대략 23 ㎛의 실리콘 에칭 속도가 얻어지며, 여기서 옥사이드에 대한 선택도는 대략 9200:1이고, 반면에 나이트라이드에 대한 선택도는 대략 30000:1이다. 더욱이, TMAH는 현상제 물질이기 때문에, 실질적으로 레지스트 물질을 공격할 수 없고, 그래서 에칭 마스크(121)는, 비록 레지스트 마스크로서 제공되고 있지만, 실질적으로 공격당할 수 없다.
또한 이해해야만 하는 것으로, 다른 경우에, 트랜지스터(150p)가 노출되고 반면에 트랜지스터(150n)가 커버되어 트랜지스터(150p)의 게이트 전극 물질(112)이 제거될 수 있도록 에칭 마스크(121)가 형성될 수 있다. 프로세스(122) 동안 어떤 트랜지스터가 노출될 지에 관한 대응하는 선택은 게이트 전극 물질(112)을 대체하기 위해 사용되는 금속의 에칭 저항도에 따라 달라질 수 있다. 즉, 앞서 설명된 바와 같이, 각각의 일함수의 조정으로 인해 전형적으로 서로 다른 금속 함유 물질들이 트랜지스터들(150n, 150p)에 대해 제공되어, 잔존 게이트 전극 구조(110)의 게이트 전극 물질(112)을 제거하는 후속 에칭 프로세스가 높은 에칭 저항도를 갖는 금속 함유 물질에 기반하여 수행될 수 있다. 예를 들어, 제시된 실시예에서, 트랜지스터(150n)에 대해 사용될 금속 함유 물질이 트랜지스터(150p)에 대해 사용될 금속과 비교하여 후속 에칭 프로세스에서 높은 에칭 저항도를 가진다고 가정한다. 그 다음에, 만약 필요한 경우, 프로세스(122)의 임의의 부산물 혹은 각각의 에칭 환경의 임의의 잔류물을 제거하기 위한 세정 프로세스가 수행될 수 있고, 이것은 예를 들어, 과산화수소(hydrogen peroxide)와 결합된 황산(sulfuric acid)을 기반으로 달성될 수 있으며, 여기서 레지스트 마스크(121)가 또한 제거될 수 있다. 그 다음에, 게이트 유전체 물질(113)이 적절한 선택적 에칭 프로세스를 기반으로 제거될 수 있고, 이것은 예를 들어 유전체 물질(113)이 실리콘 다이옥사이드로 구성되어 있을 때 플루오르화 수소산(hydrofluoric acid)을 포함하는 습식 화학적 에칭 방식을 사용함으로써 달성될 수 있다. 게이트 유전체 물질(113)은 적당하게 낮은 두께(예를 들어 20-30Å)로 제공되기 때문에, 희생 층(119) 및 측벽 스페이서 구조(114)의 물질의 대응하는 손실은 무시할 수 있다.
도 1e는 더 진행된 제조 단계에서의 반도체 디바이스(100)를 도식적으로 나타낸 것이고, 여기서 하이-k 유전체 물질 및 금속 함유 물질이 종래의 게이트 전극 구조(110)를 대체하기 위해 제공될 수 있다. 도시된 바와 같이, 하이-k 유전체 물질(이것은 앞서 언급된 바와 같은 물질들 중 하나를 나타낼 수 있음)의 층(123)이 적절한 두께(정교한 애플리케이션에서 그 범위는 대략 15-25Å)로 형성될 수 있고, 종래 게이트 전극 구조(110)를 제거함으로써 얻어진 리세스 내에 형성될 수 있다. 더욱이, 적절한 금속 함유 전도성 물질 층(124)이 앞서 형성된 리세스가 채워지도록 형성될 수 있고, 여기서, 앞서 설명된 바와 같이, 금속 함유 물질(124)은 트랜지스터(150n)에 대해 요구된 낮은 임계치를 확립하기 위해 필요한 적절한 일함수를 가질 수 있다. 예를 들어, 트랜지스터(150n)가 N-채널 트랜지스터를 나타낼 때, 상기 층(124)에 대해 탄탈륨 나이트라이드(tantalum nitride) 기반의 물질이 사용될 수 있다. 더욱이, 예시적 일 실시예에서, 얇은 유전체 물질(113A)이 하이-k 유전체 물질(123)과 채널 영역(117) 사이에 형성되어 하이-k 유전체 물질(123)이 채널 영역(117)의 반도체 물질과 직접 접촉하는 것을 실질적으로 피할 수 있는데, 이것은 많은 하이-k 유전체 물질이 실리콘 기반의 물질과 직접 접촉 시 이동도의 저하가 일어날 수 있기 때문이다. 예를 들어, 유전체 물질(113A)이 옥사이드의 형태로 제공될 수 있지만, 종래 유전체 물질(113)과 비교하여 상당한 양의 두께가 감소되어 제공될 수 있다. 예를 들어, 유전체 물질의 두께의 범위는 약 4-6Å일 수 있다.
도 1e에 도시된 바와 같은 반도체 디바이스(100)는 다음의 프로세스를 기반으로 하여 형성될 수 있다. 종래 게이트 유전체 물질(113)의 제거 이후, 유전체 물질(113A)이, 만약 필요하다면, 세정 화학과 같은 잘 확립된 화학을 기반으로 하여 수행되는 습식 화학적 산화 프로세스와 같은 임의의 적절한 기술을 기반으로 하여 형성될 수 있고, 이것은 실리콘 물질에 관해 실질적으로 자기한정적 산화 프로세스를 제공할 수 있다. 다른 예시적 실시예에서, 종래 유전체 물질(113)의 사전 제거는, 층(113A)을 제공하기 위해 물질(113)이 완전히 제거되지 않도록 제어가능도가 높은 에칭 프로세스를 기반으로 하여 수행될 수 있다. 이후, 하이-k 유전체 물질(123)이 유전체 물질(113A) 위에 증착될 수 있고, 이러한 증착은 예를 들어, 정교한 원자 층 증착(Atomic Layer Deposition, ALD) 기술을 기반으로 수행될 수 있으며, 여기서는 예를 들어 자기한정적 프로세스(self-limiting process)가 (각각의 하위 층이 잘 정의된 두께를 갖도록) 층들을 층층이 제공하도록 수행될 수 있고, 그럼으로써 최종적으로 층(123)의 요구된 전체 두께가 획득되게 된다. 그 다음, 금속 함유 물질이, 사용된 금속의 타입에 따라, 예를 들어 물리적 기상 증착(Physical Vapor Deposition, PVD), 화학적 기상 증착(Chemical Vapor Deposition, CVD), 전기화학적 증착(electrochemical deposition) 기술 등에 의해 증착될 수 있다. 예를 들어, 탄탈륨 나이트라이드 기반의 물질에 대해서는 잘 확립된 PVD 방식이 사용될 수 있다.
이후, 층들(124 및 123)의 과다 물질이, 예를 들어 CMP 프로세스를 기반으로 하여 제거될 수 있으며, 여기서 희생 층(119)의 물질이 정지 층으로서 동작할 수 있다. 증진된 표면 평탄도를 제공하기 위해 아울러 층(124)의 임의의 잔류 물질을 신뢰가능하게 제거하기 위해, 후속의 CMP 단계가 희생 층(119)에 대해 선택도가 감소된채 혹은 선택도 없이 수행되어 신뢰도 높게 임의의 금속 잔류물이 제거될 수 있다.
도 1f는 앞서 설명된 프로세스 시퀀스의 완료 이후의 반도체 디바이스(100)를 도식적으로 나타낸 것으로, 여기서 디바이스(100)는 트랜지스터(150n)의 대체 게이트 전극 구조(110n)에 대해 트랜지스터(150p)의 게이트 전극 물질(112)을 선택적으로 제거하기 위한 선택적 에칭 프로세스(125)에 놓이게 된다. 따라서, 에칭 프로세스(125)는 트랜지스터(150n)의 커버를 요구함이 없는 자기-정렬 에칭 프로세스를 나타내며, 그럼으로써 프로세스 복잡도가 감소되는데, 왜냐하면 프로세스(125)가 리소그래피 마스크 없이 수행될 수 있기 때문이며, 혹은 도 3a-3q를 참조하여 이후 설명되는 바와 같이, 에칭 프로세스(125)의 공격이 다른 디바이스 영역에서 차단되어야만 할 때(여기서 종래 게이트 전극 구조는 유지되어야 함), 기존의 마스킹 방식이 사용될 수 있기 때문이다.
예시적 일 실시예에서, 선택적 에칭 프로세스(125)는 앞서 설명된 바와 같이 TMHA의 용액을 사용하는 습식 화학적 에칭 프로세스로서 수행되고, 이것은 대체 게이트 구조(110n)의 금속 및 하이-k 유전체 물질을 실질적으로 제거할 수 없다. 따라서, 게이트 유전체 물질(112)이 제거될 수 있고, 이에 따라 게이트 유전체 물질(113)이 제거될 수 있거나, 트랜지스터(150n)를 참조하여 앞서 설명된 바와 같은 두께로 감소될 수 있다. 게이트 유전체 물질(113)을 제거하거나 감소시키기 위한 대응하는 프로세스 이전 혹은 이후에, 다른 디바이스 영역에 제공될 수 있는 레지스트 마스크가 산소 플라즈마를 사용하는 잘 확립된 플라즈마 에칭 프로세스를 기반으로 제거될 수 있다.
이후, 옥사이드 기반의 유전체 물질이, 만약 필요하다면, 예를 들어, 대체 게이트 구조(110n)의 금속 함유 물질을 실질적으로 공격할 수 없는 오존 함유 물을 기반으로, 다시 성장할 수 있다. 그 다음, 하이-k 유전체 물질을 증착시키고 이후 트랜지스터(150p)에 대해 적절한 일함수를 갖는 적합한 금속 함유 물질을 증착시키는 프로세스 시퀀스가 수행될 수 있다. 이후, 임의의 과다 물질이, 예를 들어, 트랜지스터(150n)를 참조하여 앞서 설명된 바와 같이 CMP를 기반으로 하여 제거될 수 있다.
도 1g는 앞서 설명된 프로세스 시퀀스의 완료 이후의 반도체 디바이스(100)를 도식적으로 나타낸 것이다. 도시된 바와 같이, 트랜지스터(150n)는 하이-k 유전체 물질(123) 및 적절한 일함수를 갖는 금속 함유 물질(124)을 포함하는 대체 게이트 전극 구조(110n)를 포함하고, 여기서, 만약 필요하다면, 게이트 유전체 물질(113A)이 제공될 수 있다. 마찬가지로, 트랜지스터(150p)는 하이-k 유전체 물질(123)(상기 구조(110n)와 비교할 때 같은 물질일 수 있거나 혹은 서로 다른 물질일 수 있음) 및 금속 함유 물질(126)(예를 들어, 티타늄 카바이드 기반의 물질)(트랜지스터(150p)에 대해 적절한 일함수를 가짐)을 포함하는 대체 게이트 구조(110p)를 포함한다. 이 경우에도, 게이트 유전체(113A)가 만약 필요하다면 제공될 수 있다. 이후, 만약 필요하다면, 희생 물질(119)이 제거될 수 있고, 디바이스(100)의 후속 프로세싱이, 트랜지스터들(150n, 150p) 위에 스트레스를 크게 받은 유전체 물질을 제공하는 것과 같은, 잘 확립된 기술을 기반으로 하여 계속 수행될 수 있다.
도 1h는 또 다른 예시적 실시예에 따른 반도체 디바이스(100)를 도식적으로 나타내며, 여기서 대체 게이트 구조(110n, 110p)는 선택적 에칭 프로세스(127)를 기반으로 함몰되어, 예를 들어, 희생 층(119)을 선택적으로 제거하는 것에 관해, 예를 들어, 디바이스(100)의 후속 프로세싱을 강화하기 위해, 트랜지스터들(150n, 150p) 양쪽 모두에 추가적인 고 전도성 물질이 증착될 수 있는데, 이 경우 대체 게이트 구조(110n, 110p)에 관하여 희생 층(119)을 선택적으로 제거하는 것에 대해 적합한 에칭 화학을 선택하는 데 있어 강화된 유연도가 달성될 수 있다. 즉, 대체 게이트 구조(110n, 110p)를 함몰시킨 이후(여기서 하이-k 유전체 물질(123)이 또한 에칭될 수 있으며, 이것은 이후 도 3a-3q를 참조하여 설명되는 바와 같이, 공유된 게이트 전극 구조와 같은 다른 디바이스 영역에서 이로울 수 있음), 또 다른 금속 함유 물질 혹은 임의의 다른 고 전도성 물질이 형성될 수 있어, 대체 게이트 전극 구조(110n, 110p)에 대해 실질적으로 유사한 에칭 및 프로세스 조건이 제공될 수 있다. 예를 들어, 적절한 금속 함유 물질이 증착될 수 있고, 그리고 이후 임의의 과다 물질이 예를 들어 CMP를 기반으로 하여 신뢰가능하게 제거될 수 있다. 이후, 후속 프로세싱이 앞서 설명된 바와 같이 계속될 수 있다.
도 2a-2d를 참조하면, 또 다른 실시예들이 이제 설명되며, 이러한 실시예들에서는, 확립된 프로세스 기술에 따라 형성된 게이트 전극 구조가 본질적으로 유지될 수 있는데, 즉, 그 게이트 유전체 물질 및 게이트 전극 물질의 일부가 어떤 디바이스 영역에서는 유지될 수 있는 반면, 다른 디바이스 영역에서 하나 이상의 트랜지스터 타입의 게이트 전극 구조는 정교한 하이-k 유전체 금속 게이트 스택으로 대체될 수 있다.
도 2a는 반도체 층(202)이 그 위에 형성되는 기판(201)을 포함하는 반도체 디바이스(200)의 단면도를 도식적으로 나타낸 것이다. 더욱이, 트랜지스터(250C)는 제 1 디바이스 영역에 형성되는데, 이 영역에서는 각각의 트랜지스터 소자의 낮은 임계 전압에서의 고성능이 요구되어 게이트 전극 구조(210)는 이후 프로세스 단계에서 하이-k 유전체 금속 게이트 구조로 대체될 수 있다. 마찬가지로, 트랜지스터(250D)는 디바이스 영역에 위치하는 하나 이상의 트랜지스터 타입을 나타낼 수 있고, 여기서 각각의 게이트 전극 구조(210)는 트랜지스터(250D)의 성능 요건을 따르도록 기본적으로 되어있다. 결과적으로, 트랜지스터(250D)의 게이트 전극 구조(210)는, 이러한 제조 단계에서, 금속 실리사이드 영역(211), 예를 들어, 폴리실리콘의 형태로 제공되는 게이트 전극 물질(212), 및 게이트 유전체 물질(213)을 포함할 수 있고, 게이트 유전체 물질의 두께(213T)는 트랜지스터(250D)에 대한 동작 요건을 따를 수 있다. 즉, 두께(213T)는 적절한 공급 전압(트랜지스터(250C)의 디바이스 영역과 비교하여 더 높을 수 있음)에서 동작이 가능하도록 선택될 수 있고, 그리고/또는 두께(213T)는, 예를 들어 어떤 메모리 영역 등에서 요구될 수 있는 바와 같이 요구된 누설 전류 감소 레벨이 획득되도록 선택될 수 있다. 이해해야 하는 것으로, 트랜지스터(250D)는 P-채널 트랜지스터 혹은 N-채널 트랜지스터를 나타낼 수 있고, 양쪽 모두는 적절한 두께(213T)를 가진 종래의 게이트 유전체 물질(213)을 구비한 게이트 전극 구조(210)를 기반으로 동작될 수 있다. 더욱이, 트랜지스터(250C, 250D)는 드레인 및 소스 영역들(215) 그리고 각각의 금속 실리사이드 영역(216)을 포함할 수 있다. 더욱이, 각각의 측벽 스페이서 구조(214)가 각각의 게이트 전극 구조(210)의 측벽에서 제공될 수 있다. 더욱이, 에칭 정지 층(220)과 결합된 희생 층(219)이 제공될 수 있다.
지금까지 설명된 컴포넌트들에 관하여, 디바이스(100)와 관련하여 앞서 설명된 바와 동일한 기준이 적용될 수 있고, 예외적인 것은 트랜지스터(250)의 구성이며, 이 구성은 트랜지스터(250D)의 동작에 대해 적절한 특성을 가진 유전체(213)를 포함한다. 따라서, 앞서 설명된 바와 실질적으로 동일한 프로세스 방식이 적용될 수 있지만, 여기서 트랜지스터(250C)에 대해 높은 임계적 옥사이드 기반의 게이트 절연 층을 형성하는 임의의 프로세스 시퀀스는 생략될 수 있다. 더욱이, 이러한 제조 단계에서, 디바이스(200)의 표면 지형은, 앞서 설명된 바와 같이, CMP 프로세스에 의해 희생 층(219)의 임의의 과다 물질을 제거함으로써 평탄화될 수 있고, 여기서 CMP 프로세스는 앞서 설명된 바와 같이 에칭 정지 층(220)을 기반으로 하여 신뢰가능하게 정지될 수 있다.
도 2b는 더 진행된 제조 단계에서의 반도체 디바이스(200)를 도식적으로 나타낸 것이고, 여기서 게이트 전극 구조(210)의 유전체 물질(212)은 노출되고, 그리고 예를 들어 레지스트 마스크의 형태로 제공되는 에칭 마스크(221)는 트랜지스터(250D)를 커버하여, 트랜지스터(250C)에서의 게이트 전극 물질(212)을 제거하기 위한 에칭 프로세스(222) 동안 게이트 전극 물질의 잔존 부분(212A) 및 게이트 절연 층(213)을 보호한다. 이해해야만 하는 것으로, 에칭 마스크(221)는 또한, 이후 더 상세히 설명되는 바와 같이, 각각의 게이트 전극 물질이 적어도 일시적으로 유지되어야 하는 디바이스 영역 위를 커버할 수 있다. 희생 물질(219)의 일부 및 에칭 정지 층(220)과 결합된 금속 실리사이드 영역(211)의 제거는 앞서 설명된 바와 같이 비선택적 CMP 프로세스를 기반으로 달성될 수 있다. 이후, 적절한 리소그래피 마스크가 트랜지스터(250D)와 같은 요구된 디바이스 영역을 커버하는데 사용될 수 있다. 에칭 프로세스(222)는 희생 물질(219) 및 스페이서 구조(214)에 대해 게이트 전극 물질(212)을 선택적으로 제거하기 위한 임의의 선택적 에칭 화학을 기반으로 하여 수행될 수 있다. 이해해야 하는 것으로, 다른 경우에, 측벽 스페이서 구조(214)는 이러한 제조 단계에서 제공되지 않을 수 있거나 혹은 실리콘 나이트라이드와 같은 적당하게 얇은 에칭 정지 물질의 형태로 제공될 수 있으며, 이것은 트랜지스터(250C)의 성능을 향상시키기 위해 스트레스받은 유전체 물질을 제공함에 있어서의 후속 프로세싱에서 매우 이로운 것일 수 있다. 예를 들어, 에칭 프로세스(222)는, 게이트 전극 물질(212)이 실질적으로 폴리실리콘으로 구성될 때, 질소 및 산소의 존재 하에서 실리콘을 에칭하기 위한 잘 확립된 플라즈마 보조 에칭 화학을 기반으로 하여 수행될 수 있다. 다른 물질에 대해, 다른 적당한 에칭 화학이 사용될 수 있다. 더욱이, 예를 들어, 앞서 설명된 바와 같은 TMAH를 기반으로 하는 습식 화학적 에칭 프로세스가 또한, 게이트 전극 물질(212)을 적절하게 제거하기 위해 사용될 수도 있다. 게이트 전극 물질(212)을 제거한 이후, 에칭 마스크(221)는 예를 들어, 황산 및 과산화수소를 기반으로 하여 제거될 수 있거나 혹은 플라즈마 기반의 프로세스 등과 같은 임의의 다른 적절한 제거 프로세스를 기반으로 제거될 수 있다. 그 다음에, 두께(213T)를 갖는 게이트 유전체 물질(213)이, 예를 들어, 디바이스(100)를 참조하여 앞서 설명된 바와 같이 플루오르화 수소산을 기반으로 하는 적절한 에칭 프로세스에 의해 제거될 수 있거나 혹은 적어도 두께가 감소될 있다. 이후, 후속 프로세싱이 앞서 설명된 바와 같이 계속될 수 있는데, 즉, 만약 하이-k 유전체 물질이 채널 영역(217)과 직접 접촉하는 것이 요구되지 않는다면, 예를 들어 실리콘 다이옥사이드와 같은 적절한 종래 유전체 물질을 성장시킨 이후 하이-k 유전체 물질이 증착될 수 있다. 후속적으로, 적절한 금속 함유 물질이 증착될 수 있고, 이것은 트랜지스터(250C)에 대해 적절한 일함수를 가진다.
도 2c는 앞서 설명된 프로세스 시퀀스 이후 그리고 임의의 과다 물질을 제거하기 위해 요구된 임의의 제거 프로세스 이후(이로 인해 평탄화된 표면 지형이 또한 제공됨)의 디바이스(200)를 도식적으로 나타낸 것이다. 따라서, 트랜지스터(250C)는 대체 게이트 전극 구조(210C)와 금속 함유 물질(224)을 포함하는데, 여기서 대체 게이트 전극 구조(210C)는 가능하게는 재성장된 혹은 감소된 종래의 게이트 유전체 물질(213A)(그 두께는 대략 4-8Å)과 결합된 하이-k 유전체 물질(223)을 포함하며, 그리고 금속 함유 물질(224)은 트랜지스터(250C)에 대해 요구된 낮은 임계 전압을 제공하도록 구성된다. 반면에, 트랜지스터(250D)는 게이트 전극 구조(210)를 포함하지만, 그러나 금속 실리사이드 영역(211)이 없으며, 그 일부분(212A) 및 초기 게이트 유전체 층(213)을 포함한다.
도 2d는 게이트 전극 구조(210)의 상부에 고 전도성 물질을 형성하여 게이트 전극 구조(210) 내의 초기 금속 실리사이드 영역(211)에 대한 대체물이 제공되도록, 게이트 전극 구조(210) 및 대체 게이트 전극 구조(210C)를 함몰시키기 위한 선택적 에칭 프로세스(227) 동안의 반도체 디바이스(200)를 도식적으로 나타낸 것이다. 이러한 타입의 금속 및 이러한 금속의 높이는, 드레인 및 소스 영역(215)에 금속 실리사이드 영역(216)을 형성하는 금속 실리사이드 프로세스가 요구하는 임으의 프로세스 마진에 제한됨이 없이, 게이트 전극 구조(210)의 요구된 높은 전도도가 획득되도록, 선택될 수 있다. 에칭 프로세스(227)는, 예시적 일 실시예에서, 임의의 리소그래피 마스크 없이 수행될 수 있고, 따라서 가능하게는 하이-k 유전체 물질(223)과 결합된 금속 게이트 구조(210C)의 금속을 제거할 수 있는데, 이것은, 도 3a-3q를 참조하여 이후 설명되는 바와 같이, 공유된 게이트 전극 라인들과 같은 다른 디바이스 영역에 대해 이로울 수 있다. 예를 들어, 염소 기반의 에칭 화학이 사용될 수 있는데, 이는 예를 들어 종래 폴리실리콘 에칭 프로세스와 유사하고, 여기서 폴리실리콘은 실리콘 다이옥사이드 및 실리콘 나이트라이드에 대해 선택적으로 제거될 수 있다. 결과적으로, 요구된 깊이를 갖는 각각의 리세스가 형성된 이후, 장벽 물질 등과 결합된 탄탈륨, 텅스텐, 구리와 같은 적절한 전도성 물질이 리세스에 채워져, 고 전도성 게이트 전극 구조(210)가 획득될 수 있고, 이것은 또한 초기 게이트 전극 물질(212)의 일부(212B)를 여전히 포함하고, 그리고 또한 초기에 형성된 게이트 유전체 층(213)을 갖는다. 이후, 후속 프로세싱이, 임의의 과다 금속을 예를 들어 CMP에 의해 제거하고 후속의 금속화 층이 형성되기 이전에 유전체 물질을 증착시킴으로써 계속될 수 있다. 다른 경우에, 희생 물질(219)이 예를 들어 트랜지스터(250C)의 성능을 강화시키기 위해 크게 스트레스받은 물질의 증착이 가능하도록, 제거될 수 있다.
따라서, 도 2a-2d를 참조하여 설명된 실시예에서도, 효율적인 프로세스 시퀀스가 종래 방식과 높은 호환도로 확립될 수 있고, 여기서 하이-k 금속 게이트는 임의의 고온 처리의 완료 이후 형성될 수 있고, 어떤 디바이스 영역에서, 초기에 제조된 게이트 구조의 일부는 전체 프로세스에 걸쳐 유지될 수 있다.
도 3a-3q를 참조하면, 또 다른 예시적 실시예가 상세히 설명되며, 여기서 도 1a-1d 및 도 2a-2c를 참조하여 설명된 실시예들의 프로세스 단계들이 사용될 수 있으며, 그리고 결합될 수 있어 낮은 임계 전압에서 동작하는 고성능 트랜지스터를 위한 적절한 대체 게이트 구조가 획득될 수 있는 동시에 어떤 디바이스 영역에서는 초기에 형성된 게이트 전극 구조의 일부가 적어도 유지될 수 있다.
도 3a는 각각의 트랜지스터 소자들(350n, 350p 및 350D)이 실질적으로 완성된, 즉 이러한 트랜지스터 소자들이 임의의 고온 처리 등을 이미 겪은 임의의 제조 단계에서의 반도체 디바이스(300)를 도식적으로 나타낸다. 따라서, 도시된 제조 단계에서, 디바이스(300)는 기판(301) 및 반도체 층(302)을 포함할 수 있고, 여기서 일부 실시예들에서, 매립된 절연 층(303)은 SOI 구성을 나타내기 위해 제공될 수 있다. 앞서 설명된 바와 같이, 매립된 절연 층(303)은 디바이스 요건에 따라, 생략될 수 있거나 혹은 어떤 디바이스 영역에만 제공될 수 있다. 더욱이, 분리 구조(304), 예를 들어 트렌치 분리 구조는 활성 영역(305n)과 활성 영역(305p)을 분리시키기 위해 제공될 수 있는데, 상기 분리 구조(304)는 실리콘 다이옥사이드, 실리콘 나이트라이드 등과 같은 임의의 적절한 절연 물질로 실질적으로 구성될 수 있고, 상기 활성 영역(305n)은 트랜지스터(350n)를 형성하기 위한 적절한 베이스 도펀트 농도를 가지며, 활성 영역(305p)은 트랜지스터(350p)를 형성하기 위한 적절한 도펀트 농도를 가진다. 예를 들어, 트랜지스터(350n)는 N-채널 트랜지스터를 나타낼 수 있고, 반면 트랜지스터(350p)는 P-채널 트랜지스터를 나타낼 수 있다. 더욱이, 제시된 실시예에서, 트랜지스터(350n, 350p)는, 활성 영역(305n) 위로부터 활성 영역(305p) 위로 연장하는, 공유된 게이트 전극 구조(310S)를 포함하는 각각의 컴포넌트 혹은 트랜지스터를 포함할 수 있다. 예를 들어, 공유된 게이트 전극 구조(310S)는 N-채널 트랜지스터 및 P-채널 트랜지스터 각각을 위한 공통 게이트 전극 구조를 나타낼 수 있고, 여기서, 게이트 전극 구조(310S)는 각각의 트랜지스터 폭 방향을 따라 연장된 것으로 도시되어 있다. 더욱이, 디바이스(300)는 트랜지스터(350D)를 포함할 수 있고, 이 트랜지스터(350D)는 활성 영역(305D)을 가진 임의의 트랜지스터 타입을 나타낼 수 있고, 이 활성 영역(305D)은 트랜지스터(350D)를 형성하기 위한 적절한 도펀트 농도를 포함하며, 그리고 이 트랜지스터(350D)는 트랜지스터(350n, 350p)와 비교하여 다른 게이트 유전체 특성을 요구할 수 있는데, 예를 들어, 트랜지스터(350D)는 더 높은 동작 전압에서 동작될 수 있고, 이로 인해 각각의 게이트 유전체 물질 등의 두께는 증가될 필요가 있다. 예를 들어, 트랜지스터(350D)에 대해, 트랜지스터(250D)를 참조하여 앞서 설명된 바와 동일한 기준이 적용될 수 있다.
결과적으로, 이러한 제조 단계에서, 트랜지스터들(350n, 350p, 350D) 각각은 금속 실리사이드 영역(311), 종래 게이트 전극 물질(312), 및 실리콘 다이옥사이드 기반의 물질과 같은 게이트 유전체 물질(313)을 포함할 수 있고, 이 경우, 예시적 일 실시예에서, 두께(313T)는 또한 트랜지스터(250D)를 참조하여 앞서 설명된 바와 같이, 트랜지스터(350D)의 동작에 대해 적합할 수 있다.
더욱이, 일부 경우에, 스페이서 구조(314)는 게이트 전극 구조(310 및 310S)의 측벽에서 제공될 수 있고, 다른 경우에, 스페이서 구조(314)는 각각의 드레인 및 소스 영역(미도시)에 형성된 금속 실리사이드 영역(316)의 형성 이후 제거될 수 있다. 더욱이, 디바이스(100)를 참조하여 앞서 설명된 바와 같이, 하나 이상의 트랜지스터들(350n, 350p)이 그 안에 추가적 변형 유발 매커니즘, 예를 들어 트랜지스터(350p)의 각각의 채널 영역에 변형을 증진시키기 위해 반도체 합금(318)을 포함할 수 있다. 그러나, 대응하는 매커니즘이 또한 적절한 반도체 물질을 기반으로 하여 트랜지스터(350n)에 대해서도 제공될 수 있다.
이해해야 하는 것으로, 지금까지 설명된 컴포넌트들에 관해, 디바이스(100 및 200)를 참조하여 앞서 설명된 바와 동일한 기준이 적용된다. 따라서, 디바이스(300)는 디바이스(100 및 200)를 참조하여 앞서 설명된 프로세스 기술을 기반으로 형성될 수 있고, 이 경우 예시적 일 실시예에서, 게이트 유전체 물질(313)의 두께(313T)는 트랜지스터(350D)에 대한 설계 두께, 즉 타겟 두께에 대응되도록 선택될 수 있는데, 왜냐하면 이러한 트랜지스터의 유전체 물질(313)과 각각의 게이트 전극 물질(312)의 일부는 유지될 수 있는 반면, 트랜지스터(350n, 350p)의 게이트 전극 구조(310, 310S)는 대체되기 때문이다.
도 3b는 더 진행된 제조 단계에서의 반도체 디바이스(300)를 도식적으로 나타낸 것으로, 여기서 에칭 정지 층(320)과 결합된 희생 층(319)이 형성될 수 있다. 희생 층(319)에 관하여, 앞서 설명된 바와 동일한 기준이 적용된다. 마찬가지로, 에칭 정지 층(320)이 예를 들어 높은 압축성 스트레스를 가질 수 있는 실리콘 나이트라이드 물질의 형태로 제공될 수 있다(그 두께는 대략 5-15 nm).
도 3c는 이전에 설명된 바와 같이 예를 들어 선택적 CMP 프로세스를 기반으로 하여 희생 층(319)의 과다 물질을 제거한 이후의 반도체 디바이스(300)를 도식적으로 나타내며, 여기서 에칭 정지 층(320)은 또한 CMP 정지 층으로서 동작할 수도 있다. 이후, 후속적인 실질적으로 비선택적 CMP 프로세스가 게이트 전극 구조(310, 310S)에서의 게이트 전극 물질(312)이 노출되도록 수행될 수 있다.
도 3d는 실질적으로 비선택적인 CMP 프로세스 이후의 반도체 디바이스(300)를 도식적으로 나타낸다. 비선택적 CMP 프로세스는 각각의 물질, 즉, 에칭 정지 층(320), 희생 층(319), 만약 제공된다면 측벽 스페이서 구조(314), 및 금속 실리사이드 영역(311)을 연마할 수 있기 때문에, 실질적으로 평평한 표면 지형이 획득될 수 있다.
도 3e는 트랜지스터(350p 및 350D)에 대응하는 디바이스 영역 위에 형성된 에칭 마스크(321)를 가진 반도체 디바이스(300)를 도식적으로 나타낸 것으로, 이 에칭 마스크(321)는 트랜지스터(350n)와 같이 노출된 트랜지스터 디바이스의 게이트 전극 물질(312)이 선택적으로 제거되도록 설계된 선택적 에칭 프로세스(322) 동안 트랜지스터(350p 및 350D)를 보호하기 위한 것이다. 에칭 프로세스(322)의 특성에 관하여, 에칭 프로세스(122)를 참조하여 앞서 설명된 바와 실질적으로 동일한 기준이 적용된다. 즉, 이 프로세스(322)는 플라즈마 기반의 에칭 환경에서의 선택적 에칭 화학에 기반을 두고 있을 수 있는데, 이 경우, 노출된 게이트 전극 구조(310)에서 그리고 공유된 게이트 전극 구조(310S)의 노출 부분에서 게이트 전극 물질(312)을 신뢰가능하게 제거하기 위해 일정 등방성도가 사용될 수 있고, 또한 이 경우, 공유된 게이트 전극 구조(310S)에서의 에칭 마스크(321)를 언더 에칭하기 위한 일정 프로세스 마진이 제공될 수 있다. 다른 경우에, 선택성이 높은 습식 화학적 에칭 화학이 예를 들어, 앞서 설명된 바와 같이 TMAH를 기반으로 하여 사용될 수 있다.
도 3f는 예를 들어 황산 및 과산화수소를 사용하는 습식 화학적 방식을 기반으로 하여 혹은 플라즈마 보조 애싱 프로세스를 기반으로 하여 에칭 마스크(321) 제거 이후의 반도체 디바이스(300)를 도식적으로 나타낸 것이다. 더욱이, 일부 예시적 실시예에서, 유전체 게이트 물질(313)은 그 노출된 부분에서, 적절한 에칭 프로세스에 의해, 예를 들어 실리콘 다이옥사이드 기반의 물질이 게이트 유전체 층(313)에 사용된 경우 플루오르화 수소산을 사용함으로써 제거될 수 있다. 이후, 일부 예시적 실시예에서, 하이-k 유전체 물질이 활성 영역(305n)의 하부 반도체 물질과 직접 접촉하는 것이 바람직하지 않은 경우, 대응하는 적절한 유전체 물질(313A)이 예를 들어 산화, 증착 등에 의해 형성될 수 있다. 예를 들어, 옥사이드가, 만약 활성 영역(305n)에 대해 실리콘 기반의 물질이 사용된 경우, APM, HPM과 같은 화학을 사용하는 습식 화학적 산화 프로세스(이것은 제어도 높은 네이티브 옥사이드(native oxide)를 형성할 수 있음)를 기반으로 형성될 수 있다. 다른 경우에, 임의의 적절한 증착 혹은 표면 처리가 대략 4-6Å의 두께를 가진 유전체 층을 획득하기 위해 사용될 수 있다.
도 3g는 낮은 임계 전압에 대해 트랜지스터(350n)의 임계 전압을 적절하게 조정함에 있어 적합한 일함수를 갖는 적절한 게이트 금속 물질(324) 및 하이-k 유전체 물질(323)을 구비한 반도체 디바이스(300)를 도식적으로 나타낸다. 층들(323 및 324)은 디바이스들(100 및 200)을 참조하여 앞서 설명된 각각의 프로세스 기술을 기반으로 형성될 수 있다. 예를 들어, 트랜지스터들(350n)은 N-채널 트랜지스터들을 나타낼 수 있고, 여기서 층(324)의 물질은 탄탈륨 나이트라이드 기반의 물질의 형태로 제공될 수 있다. 또한 이해해야 하는 것으로, 만약 트랜지스터(350n)가 P-채널 트랜지스터를 나타낸다면, 각각의 금속 층(324)은 예를 들어 탄탈륨 카바이드 물질 등의 형태로 제공될 수 있다.
도 3h는 층들(324 및 323)의 임의의 과다 물질을 제거한 이후의 반도체 디바이스(300)를 도식적으로 나타내며, 이러한 제거는 제거 프로세스를 기반으로 하여 수행될 수 있으며, 이 제거 프로세스는 옥사이드 물질 등의 형태로 제공될 수 있는 희생 물질(319)을 사용하여 선택적 프로세스로서 수행될 수 있는 CMP 프로세스를 포함한다. 이후, 추가적 CMP 단계가 부가될 수 있고, 여기서 실질적으로 비선택적인 동작이 트랜지스터들(350n, 350p 및 350D) 위의 임의의 잔류 물질을 신뢰가능하게 제거하기 위해 사용될 수 있다. 따라서, 트랜지스터(350n)는 게이트 전극 구조(310)에 대응하는 각각의 대체 게이트 전극 구조(310N) 및 공유된 게이트 전극 구조(310S)에 대응하는 대체 게이트 전극 구조(310B)를 포함한다. 즉, 게이트 전극 구조(310B)에서, 활성 영역(305n) 위에 형성된 부분은 금속 함유 물질(324) 및 하이-k 유전체 물질(323)을 포함하고, 반면 활성 영역(305p) 위에 위치하는 잔존 부분은 여전히 종래 유전체(313) 및 종래 게이트 전극 물질(312)을 포함한다.
도 3i는 반도체 디바이스(300)를 도시적으로 나타내며, 반도체 디바이스(300) 위에는 추가적 에칭 마스크(328)가 예를 들어 레지스트 마스크의 형태로 형성되고, 이 에칭 마스크는 예시적 일 실시예에서 트랜지스터(350D)를 커버하지만 트랜지스터(350n, 350p)를 노출시킬 수 있다. 또 다른 예시적 실시예에서, 에칭 마스크(328)는 또한, 만약 에칭 환경(325)에 대해 금속 함유 물질(324) 및 하이-k 유전체 물질(323)의 요구된 높은 에칭 선택도가 충분하지 않다면, 트랜지스터(350n)도 커버할 수 있다. 이러한 경우, 즉 트랜지스터(350n)도 커버하는 경우, 프로세스(322)를 참조하여 설명된 바와 유사한 에칭 기술이, 게이트 전극 구조(310B 및 310)의 노출된 부분으로부터 게이트 전극 물질(312)을 선택적으로 제거하기 위해 사용될 수 있다. 도 3i에 예시된 실시예에서, 에칭 프로세스(325)는, 마스크(328)의 물질, 희생 층(319)의 물질, 및 만약 제공된다면 측벽 스페이서 구조(314)의 물질, 그리고 금속 함유 물질(324) 및 하이-k 유전체 물질(323)에 대해 높은 선택도를 갖는 습식 화학적 용액을 기반으로 하여 선택성이 높은 등방성 에칭 프로세스로서 설계될 수 있다. 예를 들어, 에칭 프로세스(125)를 참조하여 앞서 설명된 바와 같이, TMAH를 포함하는 용액은 필요한 선택도를 프로세스(325) 동안 획득하기 위해 사용될 수 있다. 이후, 에칭 마스크(328)가, 예를 들어 플라즈마 보조 애싱 프로세스를 기반으로 하여 제거될 수 있고, 그리고 노출된 게이트 유전체 층(313)이, 임의의 적절한 프로세스(예를 들어, 만약 실리콘 다이옥사이드 기반의 물질이 고려되는 경우 플루오르화 수소산을 기반으로 하는 습식 화학적 에칭 프로세스)에 의해, 제거될 수 있거나 적어도 두께가 크게 감소할 수 있다.
도 3j는 앞서 설명된 프로세스 시퀀스 이후의 반도체 디바이스(300)를 도식적으로 나타낸 것이다. 게이트 유전체 물질(313)의 제거 동안 대체 게이트 구조(310N 및 310B)의 임의의 물질 제거는 덜 중요할 수 있는 데, 왜냐하면 이러한 물질들의 일부는 이후의 제조 단계에서 제거될 수 있고 이후 설명되는 바와 같이 후속의 금속 함유 물질로 대체될 수 있기 때문이다. 이해해야만 하는 것으로, 유전체 물질(313)을 제거하기 위한 에칭 화학에 따라, 하이-k 유전체 층(323)은 대체 게이트 전극 구조에서 다소 연속적 상태에 유지될 수 있다. 이후, 적절한 유전체 물질이, 예를 들어 전하 캐리어 이동도가 저하된다는 점에서 후속의 하이-k 유전체 물질이 활성 영역(305p)과 직접 접촉하는 것이 부적합한 것으로 고려되는 경우, 예를 들어 산화에 의해 증착될 수 있거나 혹은 형성될 수 있다. 이것을 위해, 옥사이드가, 예를 들어 디바이스(200)를 참조하여 설명된 바와 같이, 성장될 수 있다.
도 3k는 더 진행된 제조 단계에서의 반도체 디바이스(300)를 도식적으로 나타낸 것으로, 여기서 후속의 하이-k 유전체 물질(329)이, 앞서 설명된 바와 같이, 가능하게는 이전에 형성된 유전체 물질(313A)과 결합되어 증착될 수 있으며, 이 경우, 일부 예시적 실시예에서, 하이-k 유전체 물질(329)은 물질(323)과 실질적으로 동일한 물질일 수 있고, 반면에 다른 예시적 실시예에서는 다른 타입의 물질이 사용될 수 있다. 더욱이, 후속의 금속 함유 물질(326)이 디바이스(300) 위에 형성될 수 있고, 여기서 물질(326)은 트랜지스터(350p)의 임계 전압을 적절히 조정하도록 설계된 적절한 일함수를 갖는다. 예를 들어, 만약 트랜지스터(350p)가 P-채널 트랜지스터를 나타낸다면, 탄탈륨 카바이드 기반의 물질이 사용될 수 있다. 하이-k 유전체 층(329) 및 금속 층(326)을 형성하기 위한 임의의 프로세스 기술에 대하여, 디바이스(100)를 참조하여 앞서 설명된 바와 동일한 기준이 적용된다.
도 3l은 과다 물질의 제거 이후의 반도체 디바이스(300)를 도식적으로 나타낸 것으로, 이러한 제거는 앞서 설명된 바와 같이 CMP 기술을 기반으로 하여 달성될 수 있다. 따라서, 대체 게이트 구조(310P)가 트랜지스터(350p) 내에 형성되고, 여기서, 공유된 게이트 전극 구조(310B)는 기존의 일부분(324)과 물질(326)의 일부분을 포함하지만, 그러나 여기서 층(323 및/또는 329)은, 만약 서로 다른 물질이 사용된 경우, 상기 일부분들(324 및 326)의 전기적 절연을 형성할 수 있다.
도 3m은 후속의 선택적 에칭 프로세스(327) 동안의 반도체 디바이스(300)를 도식적으로 나타낸 것으로, 여기서 대체 게이트 전극 구조(310N, 310P 및 310B)는 함몰될 수 있고, 이로 인해 공유된 게이트 전극 구조(310B)에서의 물질 층(323 혹은 329)에 의해 형성된 분리가 또한 제거될 수 있다. 예시적 일 실시예에서, 프로세스(327)는 또한 트랜지스터(350D)의 게이트 전극 구조(310)의 물질을 제거할 수 있고, 이로 인해 게이트 전극 구조(310)를 전도성이 높은 금속 함유 물질로 다시 채울 수 있게 된다. 이러한 목적을 위해, 디바이스(200)에 대한 제조 시퀀스를 설명할 때 에칭 프로세스(227)를 참조하여 앞서 설명된 바와 같이, 에칭 프로세스(327)가 염소 기반의 화학에 근거하여 수행될 수 있다.
도 3n은 디바이스(300)의 후속 프로세싱과의 높은 호환도 및 높은 전도도가 획득되도록 하기 위해, 임의의 적절한 고 전도성 물질의 형태로 제공될 수 있는, 후속의 금속 함유 물질(330)의 증착 이후의 반도체 디바이스(300)를 도식적으로 나타낸 것이다. 예를 들어, 구리 물질 혹은 임의의 다른 물질과 결합된 티타늄 나이트라이드 혹은 티타늄 나이트라이드 장벽 층이, 공유된 게이트 전극 구조(310B) 내에 전도성 연결을 제공하기 위해, 그리고 트랜지스터(350D)의 게이트 전극 구조(310) 내에 고 전도성 금속 함유 스트랩(strap)을 제공하기 위해 사용될 수 있다. 더욱이, 이 물질(330)은, 희생 물질(319)을 제거하기 위한 에칭 프로세스에 관해, 요구된 높은 에칭 저항도를 가질 수 있다(만약 이러한 물질을 높게 스트레스받은 유전체 물질로 대체하는 것이 요구된다면). 물질(330)을 형성하기 위해, 임의의 적절한 증착 기술, 예를 들어 PVD, CVD, 전기화학적 증착 혹은 이러한 기술의 임의의 조합이 사용될 수 있다. 그 다음에, 층(330)의 임의의 과다 물질이 앞서 설명된 바와 같이 CMP 기술을 기반으로 제거될 수 있다. 즉, 선택적 CMP 단계가 사용될 수 있으며, 이것은 희생 층(319)을 기반으로 제어될 수 있고, 이후 비선택적 CMP 단계가 임의의 금속 잔류물을 신뢰가능하게 제거하기 위해 수행될 수 있다.
도 3o는 앞서 설명된 프로세스 시퀀스의 종료 이후의 디바이스(300)를 도식적으로 나타낸 것이다. 따라서, 디바이스(300)는 각각의 대체 게이트 전극 구조(310N, 310B 및 310P)를 포함하고, 여기서 공유된 게이트 전극 구조(310B)는 금속(330)으로 인해 이제 활성 영역(305n) 위로부터 활성 영역(305p) 위까지 고 전도성의 연결부를 포함하고, 반면 트랜지스터(350D)는 초기 게이트 전극 물질(312)의 일부(312B) 및 초기 게이트 유전체 층(313)을 여전히 포함하는 게이트 전극 구조(310)를 포함하며, 금속(330)은 고 전도성의 게이트 전극을 제공하고, 이로 인해 이전 프로세스 시퀀스 동안 제거되었던 초기 금속 실리사이드 영역(311)이 대체된다.
도 3p는 희생 층(319)을 제거하기 위한 선택적 에칭 프로세스(331) 동안의 또 다른 예시적 실시예에 따른 반도체 디바이스(300)를 도식적으로 나타낸 것으로, 여기서 금속(330)은 프로세스(331) 동안에 요구된 에칭 선택도를 제공할 수 있다. 예를 들어, 예시적 일 실시예에서, 프로세스는, 만약 희생 물질(319)이 실리콘 다이옥사이드 기반의 물질의 형태로 제공되는 경우, 플루오르화 수소산을 기반으로 하는 습식 화학적 에칭 프로세스를 포함할 수 있고, 이로 인해 높은 에칭 제어도가 제공될 수 있는데, 왜냐하면 프로세스(331)가 에칭 정지 층(320) 상에서 신뢰가능하게 멈출 수 있기 때문이다. 또 다른 디바이스 요건에 따라, 에칭 정지 층(320)은, 만약 각각의 고유 스트레스가 디바이스의 후속 프로세싱에 대해 부적절한 것으로 고려되는 경우, 적어도 어떤 디바이스 부분으로부터 또한 제거될 수 있다. 예를 들어, 어떤 예시적 실시예(미도시)에서, 에칭 정지 층(320)이 제거되고 동시에 측벽 스페이서 구조(314)(만약 이러한 제조 단계에서 제공되는 경우)의 일부도 제거될 수 있어, 높게 스트레스받은 물질이 트랜지스터(350n, 350p)의 각각의 채널 영역에 더 가깝게 증착될 수 있다. 다른 경우에, 측별 스페이서 구조(314)(만약 여전히 이러한 제조 단계에 존재하는 경우)는 유지될 수 있고, 그리고 후속의 프로세스 시퀀스가, 선택적으로, 트랜지스터(350p)(만약 P-채널 트랜지스터를 나타내는 경우) 위에 압축성의 스트레스받은 유전체 물질을 형성하기 위해 수행될 수 있고 반면 트랜지스터(350n)(만약 N-채널 트랜지스터를 나타내는 경우) 위에 인장성의 스트레스받은 유전체 물질을 형성하기 위해 수행될 수 있다. 마찬가지로, 각각의 스트레스받은 유전체 물질이 트랜지스터의 타입에 따라, 만약 적절한 경우, 트랜지스터(350D) 위에 형성될 수 있고, 혹은 다른 경우에, 만약 임의의 외부 스트레스 유발 매커니즘이 특정 디바이스 영역에 대해 부적절한 것으로 고려되는 경우, 트랜지스터(350D) 위에 실질적으로 완화된 물질이 제공될 수 있다.
도 3q는 앞서 설명된 프로세스 시퀀스의 완료 이후의 반도체 디바이스(300)를 도시적으로 나타낸 것이다. 즉, 트랜지스터(350n) 위에는 적절하게 스트레스받은 유전체 층(332N)이 형성될 수 있고, 이 유전체 층은 트랜지스터의 타입에 따라 높은 고유 압축성 혹은 인장성 변형을 가질 수 있다. 마찬가지로, 트랜지스터(350p) 위에는 적절한 고유 스트레스를 구비한 각각의 높게 스트레스받은 물질(332P)이 형성될 수 있어, 이러한 트랜지스터들의 성능이 향상될 수 있고, 반면 트랜지스터(350D) 위에는 유전체 물질(332D)이 형성되고, 이 유전체 물질은 트랜지스터(350D)의 특성에 따라 적절한 크기 및 타입의 고유 스트레스(이것은 심지어 실질적으로 중립 스트레스 레벨일 수 있음)를 갖는다. 이해해야 하는 것으로, 도 3q에 도시된 바와 같은 디바이스(300)에 대해, 각각의 트랜지스터 소자 위에 적절하게 스트레스받은 유전체 물질을 형성하기 위한 임의의 적절한 프로세스 시퀀스가 사용될 수 있고, 여기서 일부 경우에, 초기에 증착된 에칭 정지 층(320)은, 만약 대응하는 고유 스트레스가 적절한 것으로 고려되는 경우, 어떤 디바이스 영역 위에 유지될 수 있다. 또한 이해해야 하는 것으로, 트랜지스터(350n, 350p)는, 하이-k 금속 게이트 전극과 결합되어 낮은 임계 전압에서 높은 구동 전류를 기반으로 하여 동작하는 임의의 고성능 트랜지스터를 나타낼 수 있고, 반면 트랜지스터(350D)는 초기에 형성된 게이트 전극 구조(310)를 기반으로 하여 동작할 수 있다. 이러한 경우에, 복수의 서로 다른 초기 게이트 구조가 형성될 수 있고, 예를 들어, 게이트 유전체 층(313)에 대해 두 개의 서로 다른 두께가 제공되어 앞서 설명된 프로세스 시퀀스는, 각각의 에칭 마스크(328)를 적절하게 조정함으로써(도 3i 참조), 서로 다른 초기 옥사이드 두께를 필요로 하는 다양한 타입의 트랜지스터(350D)로 쉽게 확장될 수 있다.
결과적으로, 본 명세서에서 개시되는 주된 내용은, 하이-k 금속 게이트 기능을 가능하게 하며, 아울러 예를 들어 더 높은 전압 등에서 트랜지스터를 동작시키기 위해, 각각의 디바이스 영역에 사용되는 다른 게이트 유전체를 유지시키는 기술 및 대응하는 반도체 디바이스를 제공한다. 더욱이, 본 명세서에서 개시되는 프로세스 시퀀스는 트랜지스터 구조를 형성하는 종래의 프로세스 방식과의 호환도가 높고, 이로 인해 임의의 요구된 변형 유발 매커니즘의 통합이 가능하게 되는데, 이러한 것의 예로는 내장된 반도체 합금, 스트레스 기억 기술, 즉 재성장된 반도체 물질의 변형된 상태를 확립하기 위해 단단한 상부층의 존재 하에서(심지어 예를 들어 단단한 상부층의 제거 이후에도), 활성 영역이 실질적으로 비정질화될 수 있고 재성장될 수 있는 기술이 있다. 더욱이, 본 명세서에서 개시되는 프로세스 기술은, 실질적으로 이러한 시퀀스의 어떠한 수정도 요구함이 없이, 듀얼 스트레스 라이너 방식(dual stressed liner approaches) 등과 같은, 각각의 트랜지스터 소자 위에 적절하게 스트레스받은 유전체 물질을 배치하기 위해 잘 확립된 프로세스 기술과 결합될 수 있는 장점을 가지고 있다. 추가적으로, 일부 예시적 실시예에서, 종래의 게이트 전극 구조를 하이-k 유전체 금속 게이트 구조로 대체하는 것은 단지 작은 개수의 추가적 마스킹 단계만을 기반으로 하여 달성될 수 있으며, 이것은 마스킹되지 않은 금속 게이트 구조의 존재하에서 게이트 전극 구조를 함몰시키는 선택성이 높은 에칭 프로세스를 수행함으로써 달성될 수 있고, 이로 인해 프로세스 복잡도가 크게 감소될 수 있다. 더욱이, 일부 예시적 실시예에서, 게이트 높이는 전체적으로 감소될 수 있고, 그럼에도 불구하고 게이트 전도도는 강화되며, 여기서 게이트 높이의 감소로 인해 게이트-대-콘택 커패시턴스가 낮아질 수 있고, 이에 따라 트랜지스터의 성능이 더 향상될 수 있다.
앞서 개시된 특정 실시예들은 단지 예시적인 것인데, 왜냐하면 본 발명은 본 명세서의 설명내용에 의해 혜택을 받는 본 발명의 기술분야에서 숙련된 자들에게 명백한 것으로 다르지만 등가적인 여러 방식으로 수정 및 실시될 수 있기 때문이다. 예를 들어, 앞서 설명된 프로세스 단계들은 다른 순서로 수행될 수 있다. 더욱이, 첨부되는 특허청구범위에서 설명된 바와 다른 그 어떤 한정사항도 본 명세서의 구성 혹은 설계의 세부사항을 한정하도록 의도되지 않았다. 따라서, 앞서 설명된 특정 실시예들은 변경 혹은 수정될 수 있으며 이러한 모든 변형이 본 발명의 사상 및 범위 내에 있는 것으로 고려됨은 명백하다. 따라서, 본 발명이 추구하는 보호 범위는 아래의 특허청구범위에서 제시되는 바와 같다.

Claims (18)

  1. 반도체 디바이스를 제조하기 위한 방법으로서,
    제 1 디바이스 영역(305n) 위에 제 1 게이트 전극 구조(310)와 제 1 소스 및 드레인 영역들을 구비한 제 1 트랜지스터(350n)를 형성하는 단계와;
    제 2 디바이스 영역(305p) 위에 제 2 게이트 전극 구조(310)와 제 2 소스 및 드레인 영역들을 구비한 제 2 트랜지스터(350p)를 형성하는 단계와;
    에칭 정지 층(320)을 적어도 상기 제 1 트랜지스터(350n)의 상기 제 1 게이트 전극 구조(310)와 상기 제 1 소스 및 드레인 영역들 위에 각각 형성함과 아울러 상기 제 2 트랜지스터(350p)의 상기 제 2 게이트 전극 구조(310)와 상기 제 2 소스 및 드레인 영역들 위에 각각 형성하는 단계와;
    상기 에칭 정지 층(320) 위에 희생 층(319)을 형성하는 단계와;
    상기 에칭 정치 층(320) 및 상기 희생 층(319)을 형성한 이후에, 상기 제 1 게이트 전극 구조(310)와 상기 제 2 게이트 전극 구조(310) 각각의 게이트 전극 물질(312)을 노출시키는 단계와;
    하이-k 유전체 물질(323) 및 제 1 금속 함유 게이트 전극 물질(324)을 포함하는 제 1 대체 게이트 전극 구조(310N)로 상기 제 1 게이트 전극 구조(310)를 대체하는 단계와, 여기서 상기 제 1 게이트 전극 구조(310)를 제거할 때 상기 제 2 트랜지스터(350p)는 마스크(321)로 커버되며;
    제 1 선택적 에칭 프로세스(325)에 근거하여 상기 제 2 게이트 전극 구조(310)를 제거하는 단계와, 여기서 상기 제 1 대체 게이트 전극 구조(310N)는 또한 상기 제 1 선택적 에칭 프로세스(325)에 노출되며;
    하이-k 물질(329) 및 제 2 금속 함유 게이트 전극 물질(326)을 포함하는 제 2 대체 게이트 전극 구조(310P)를 형성하는 단계와;
    상기 제 2 대체 게이트 전극 구조(310P)를 형성한 이후에, 상기 제 1 트랜지스터(350n)와 상기 제 2 트랜지스터(350p) 중 적어도 하나의 트랜지스터 위로부터 상기 희생 층(319)을 제거하기 위해 상기 에칭 정지 층(320)을 기반으로 하여 제 2 선택적 에칭 프로세스(331)를 수행하는 단계와; 그리고
    상기 희생 층(319)을 제거한 이후에, 상기 제 1 트랜지스터(350n)와 상기 제 2 트랜지스터(350p) 중 상기 적어도 하나의 트랜지스터 위로부터 상기 에칭 정지 층(320)을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하기 위한 방법.
  2. 제1항에 있어서,
    상기 제 1 게이트 전극 구조(310)와 상기 제 2 게이트 전극 구조(310) 각각의 게이트 전극 물질(312)을 노출시키는 단계는, 상기 제 1 게이트 전극 구조(310)를 대체하는 단계 이전에, 상기 희생 층(319)을 사용하여 상기 제 1 게이트 전극 구조(310) 및 상기 제 2 게이트 전극 구조(310)의 위쪽 일부만을 제거하는 것을 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하기 위한 방법.
  3. 제2항에 있어서,
    상기 제 1 게이트 전극 구조(310)를 대체하는 단계는, 상기 제 1 게이트 전극 구조(310) 및 상기 제 2 게이트 전극 구조(310)의 상기 위쪽 일부를 제거한 이후에, 상기 제 1 게이트 전극 구조(310)의 물질(312)을 선택적으로 에칭하기 위한 제 3 선택적 에칭 프로세스(322)를 수행하여 유전체 게이트 절연 물질(313)이 노출되도록 하는 것과, 그리고 상기 유전체 게이트 절연 물질(313)을 제거하는 것과, 그리고 상기 하이-k 유전체 물질(323)을 포함하는 유전체 대체 게이트 절연 물질을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하기 위한 방법.
  4. 제3항에 있어서,
    상기 유전체 대체 게이트 절연 물질을 형성하는 것은 제 1 유전체 물질(313A)을 형성하고 상기 제 1 유전체 물질(313A) 상에 상기 하이-k 유전체 물질(323)을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하기 위한 방법.
  5. 제1항에 있어서,
    상기 제 1 게이트 전극 구조(310)를 대체하고 상기 제 2 게이트 전극 구조(310)를 제거하는 경우, 제 3 디바이스 영역(305D) 위에 제 3 게이트 전극 구조(310)를 구비한 제 3 트랜지스터(350D)를 형성하고 상기 제 3 게이트 전극 구조(350D)의 게이트 전극 물질(312)의 적어도 일부를 유지시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하기 위한 방법.
  6. 제5항에 있어서,
    상기 제 1, 제 2, 및 제 3 트랜지스터(350n, 350p, 350D)를 형성하는 것은 상기 제 3 트랜지스터(350D)를 형성하기 위해 요구되는 게이트 유전체 특성이 구비되도록 상기 제 1, 제 2, 및 제 3 트랜지스터(350n, 350p, 350D)에 대한 게이트 절연 층(313)을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하기 위한 방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
KR1020107007090A 2007-08-31 2008-08-30 타입 및 두께가 서로 다른 게이트 절연층들을 갖는 ｃｍｏｓ 디바이스 및 그 형성 방법 KR101485975B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
DE102007041207.1A DE102007041207B4 (de) 2007-08-31 2007-08-31 CMOS-Bauelement mit Gateisolationsschichten mit unterschiedlicher Art und Dicke und Verfahren zur Herstellung
DE102007041207.1 2007-08-31
US12/049,548 2008-03-17
US12/049,548 US8021942B2 (en) 2007-08-31 2008-03-17 Method of forming CMOS device having gate insulation layers of different type and thickness
PCT/US2008/010299 WO2009032230A2 (en) 2007-08-31 2008-08-30 A cmos device having gate insulation layers of different type and thickness and method of forming the same

Publications (2)

Publication Number Publication Date
KR20100081982A KR20100081982A (ko) 2010-07-15
KR101485975B1 true KR101485975B1 (ko) 2015-01-23

Family

ID=40298979

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107007090A KR101485975B1 (ko) 2007-08-31 2008-08-30 타입 및 두께가 서로 다른 게이트 절연층들을 갖는 ｃｍｏｓ 디바이스 및 그 형성 방법

Country Status (8)

Country Link
US (1) US8021942B2 (ko)
JP (1) JP2010538460A (ko)
KR (1) KR101485975B1 (ko)
CN (1) CN101803005B (ko)
DE (1) DE102007041207B4 (ko)
GB (1) GB2465133A (ko)
TW (1) TWI438867B (ko)
WO (1) WO2009032230A2 (ko)

Families Citing this family (95)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007046849B4 (de) * 2007-09-29 2014-11-06 Advanced Micro Devices, Inc. Verfahren zur Herstellung von Gateelektrodenstrukturen mit großem ε nach der Transistorherstellung
DE102008011813B4 (de) * 2008-02-29 2010-03-04 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einem Metallgatestapel mit reduzierter Höhe und Verfahren zur Herstellung des Bauelements
US7838366B2 (en) * 2008-04-11 2010-11-23 United Microelectronics Corp. Method for fabricating a metal gate structure
DE102008054075B4 (de) * 2008-10-31 2010-09-23 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit Abgesenktem Drain- und Sourcebereich in Verbindung mit einem Verfahren zur komplexen Silizidherstellung in Transistoren
US7915105B2 (en) * 2008-11-06 2011-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method for patterning a metal gate
US8629506B2 (en) * 2009-03-19 2014-01-14 International Business Machines Corporation Replacement gate CMOS
JP5668277B2 (ja) 2009-06-12 2015-02-12 ソニー株式会社 半導体装置
DE102009039521B4 (de) 2009-08-31 2018-02-15 Globalfoundries Dresden Module One Llc & Co. Kg Verbesserte Füllbedingungen in einem Austauschgateverfahren unter Anwendung einer zugverspannten Deckschicht
DE102009046245B4 (de) * 2009-10-30 2016-08-04 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Herstellung von Metallgateelektrodenstrukturen mit einer separaten Abtragung von Platzhaltermaterialien in Transistoren unterschiedlicher Leitfähigkeitsart
JP5452211B2 (ja) * 2009-12-21 2014-03-26 ルネサスエレクトロニクス株式会社 半導体装置、および、半導体装置の製造方法
US8436404B2 (en) 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
CN102194693B (zh) * 2010-03-16 2013-05-22 中国科学院微电子研究所 一种半导体器件及其制造方法
JP5569173B2 (ja) * 2010-06-18 2014-08-13 ソニー株式会社 半導体装置の製造方法及び半導体装置
US8389371B2 (en) * 2010-06-30 2013-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating integrated circuit device, including removing at least a portion of a spacer
US8980753B2 (en) * 2010-09-21 2015-03-17 United Mircroelectronics Corp. Metal gate transistor and method for fabricating the same
US9202913B2 (en) * 2010-09-30 2015-12-01 Institute of Microelectronics, Chinese Academy of Sciences Method for manufacturing semiconductor structure
US8497210B2 (en) 2010-10-04 2013-07-30 International Business Machines Corporation Shallow trench isolation chemical mechanical planarization
US8426300B2 (en) * 2010-12-02 2013-04-23 International Business Machines Corporation Self-aligned contact for replacement gate devices
CN102543698B (zh) * 2010-12-22 2014-03-12 中芯国际集成电路制造(上海)有限公司 一种金属栅极的制作方法
JP5667893B2 (ja) * 2011-01-20 2015-02-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE102011004322B4 (de) * 2011-02-17 2012-12-06 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zur Herstellung eines Halbleiterbauelements mit selbstjustierten Kontaktelementen und einer Austauschgateelektrodenstruktur
US8211775B1 (en) 2011-03-09 2012-07-03 United Microelectronics Corp. Method of making transistor having metal gate
US8519487B2 (en) 2011-03-21 2013-08-27 United Microelectronics Corp. Semiconductor device
CN102738083B (zh) * 2011-04-06 2016-05-25 联华电子股份有限公司 具有金属栅极的半导体元件的制作方法
US8518811B2 (en) * 2011-04-08 2013-08-27 Infineon Technologies Ag Schottky diodes having metal gate electrodes and methods of formation thereof
US9269634B2 (en) * 2011-05-16 2016-02-23 Globalfoundries Inc. Self-aligned metal gate CMOS with metal base layer and dummy gate structure
US8597860B2 (en) 2011-05-20 2013-12-03 United Microelectronics Corp. Dummy patterns and method for generating dummy patterns
CN102800580B (zh) * 2011-05-25 2015-07-08 中芯国际集成电路制造(上海)有限公司 抛光方法以及栅极的形成方法
US8704294B2 (en) 2011-06-13 2014-04-22 United Microelectronics Corp. Semiconductor device having metal gate and manufacturing method thereof
US20120319198A1 (en) 2011-06-16 2012-12-20 Chin-Cheng Chien Semiconductor device and fabrication method thereof
US8674452B2 (en) 2011-06-24 2014-03-18 United Microelectronics Corp. Semiconductor device with lower metal layer thickness in PMOS region
US8486790B2 (en) 2011-07-18 2013-07-16 United Microelectronics Corp. Manufacturing method for metal gate
US8569135B2 (en) * 2011-07-20 2013-10-29 International Business Machines Corporation Replacement gate electrode with planar work function material layers
US8580625B2 (en) 2011-07-22 2013-11-12 Tsuo-Wen Lu Metal oxide semiconductor transistor and method of manufacturing the same
US8872286B2 (en) 2011-08-22 2014-10-28 United Microelectronics Corp. Metal gate structure and fabrication method thereof
US8477006B2 (en) * 2011-08-30 2013-07-02 United Microelectronics Corp. Resistor and manufacturing method thereof
US8765588B2 (en) 2011-09-28 2014-07-01 United Microelectronics Corp. Semiconductor process
US9580776B2 (en) 2011-09-30 2017-02-28 Intel Corporation Tungsten gates for non-planar transistors
CN103918083A (zh) 2011-10-01 2014-07-09 英特尔公司 非平面晶体管的源极/漏极触点
CN103094211B (zh) * 2011-10-31 2015-04-01 中芯国际集成电路制造(上海)有限公司 制造半导体器件的方法
US8658487B2 (en) 2011-11-17 2014-02-25 United Microelectronics Corp. Semiconductor device and fabrication method thereof
US8709930B2 (en) 2011-11-25 2014-04-29 United Microelectronics Corp. Semiconductor process
CN103165458B (zh) * 2011-12-15 2016-08-03 中国科学院微电子研究所 Mosfet制造方法
US8546212B2 (en) 2011-12-21 2013-10-01 United Microelectronics Corp. Semiconductor device and fabricating method thereof
US9147678B2 (en) 2012-01-04 2015-09-29 United Microelectronics Corp. Resistor and fabrication method thereof
JP2013153074A (ja) * 2012-01-25 2013-08-08 Fujifilm Corp キャパシタ形成方法
US8860135B2 (en) 2012-02-21 2014-10-14 United Microelectronics Corp. Semiconductor structure having aluminum layer with high reflectivity
US8860181B2 (en) 2012-03-07 2014-10-14 United Microelectronics Corp. Thin film resistor structure
DE102012205977B4 (de) * 2012-04-12 2017-08-17 Globalfoundries Inc. Halbleiterbauelement mit ferroelektrischen Elementen und schnellen Transistoren mit Metallgates mit großem ε sowie Herstellungsverfahren
US8951855B2 (en) 2012-04-24 2015-02-10 United Microelectronics Corp. Manufacturing method for semiconductor device having metal gate
US8877623B2 (en) * 2012-05-14 2014-11-04 United Microelectronics Corp. Method of forming semiconductor device
US9991375B2 (en) 2012-05-30 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate electrode of a semiconductor device
US8836049B2 (en) 2012-06-13 2014-09-16 United Microelectronics Corp. Semiconductor structure and process thereof
CN103515207B (zh) * 2012-06-19 2016-08-10 中芯国际集成电路制造(上海)有限公司 氧化层、hkmg结构中界面层、mos晶体管形成方法及mos晶体管
US8940626B2 (en) * 2012-07-05 2015-01-27 Globalfoundries Inc. Integrated circuit and method for fabricating the same having a replacement gate structure
KR20140034347A (ko) * 2012-08-31 2014-03-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9041076B2 (en) 2013-02-03 2015-05-26 International Business Machines Corporation Partial sacrificial dummy gate with CMOS device with high-k metal gate
US8835292B2 (en) * 2012-10-31 2014-09-16 International Business Machines Corporation Method of manufacturing semiconductor devices including replacement metal gate process incorporating a conductive dummy gate layer
US9054172B2 (en) 2012-12-05 2015-06-09 United Microelectrnics Corp. Semiconductor structure having contact plug and method of making the same
CN103915322B (zh) * 2012-12-31 2016-12-28 中芯国际集成电路制造(上海)有限公司 半导体器件的制备方法
CN103928402B (zh) * 2013-01-11 2016-09-07 中芯国际集成电路制造(上海)有限公司 共用栅极的半导体结构及对应的形成方法
US8735269B1 (en) 2013-01-15 2014-05-27 United Microelectronics Corp. Method for forming semiconductor structure having TiN layer
JP6026914B2 (ja) 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9129985B2 (en) 2013-03-05 2015-09-08 United Microelectronics Corp. Semiconductor device having metal gate and manufacturing method thereof
US9041125B2 (en) 2013-03-11 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Fin shape for fin field-effect transistors and method of forming
US8753940B1 (en) * 2013-03-15 2014-06-17 Globalfoundries Inc. Methods of forming isolation structures and fins on a FinFET semiconductor device
US9023708B2 (en) 2013-04-19 2015-05-05 United Microelectronics Corp. Method of forming semiconductor device
US9184254B2 (en) 2013-05-02 2015-11-10 United Microelectronics Corporation Field-effect transistor and fabricating method thereof
US9159798B2 (en) 2013-05-03 2015-10-13 United Microelectronics Corp. Replacement gate process and device manufactured using the same
US9196542B2 (en) 2013-05-22 2015-11-24 United Microelectronics Corp. Method for manufacturing semiconductor devices
US8921947B1 (en) 2013-06-10 2014-12-30 United Microelectronics Corp. Multi-metal gate semiconductor device having triple diameter metal opening
US9064814B2 (en) 2013-06-19 2015-06-23 United Microelectronics Corp. Semiconductor structure having metal gate and manufacturing method thereof
US9384984B2 (en) 2013-09-03 2016-07-05 United Microelectronics Corp. Semiconductor structure and method of forming the same
US9245972B2 (en) 2013-09-03 2016-01-26 United Microelectronics Corp. Method for manufacturing semiconductor device
US20150069534A1 (en) 2013-09-11 2015-03-12 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US9196546B2 (en) 2013-09-13 2015-11-24 United Microelectronics Corp. Metal gate transistor
US9281201B2 (en) 2013-09-18 2016-03-08 United Microelectronics Corp. Method of manufacturing semiconductor device having metal gate
US20150118836A1 (en) * 2013-10-28 2015-04-30 United Microelectronics Corp. Method of fabricating semiconductor device
US9318490B2 (en) 2014-01-13 2016-04-19 United Microelectronics Corp. Semiconductor structure and manufacturing method thereof
US9231071B2 (en) 2014-02-24 2016-01-05 United Microelectronics Corp. Semiconductor structure and manufacturing method of the same
CN105097461B (zh) * 2014-04-21 2018-03-30 中芯国际集成电路制造(北京)有限公司 一种半导体器件的制造方法
US9190488B1 (en) * 2014-08-13 2015-11-17 Globalfoundries Inc. Methods of forming gate structure of semiconductor devices and the resulting devices
US9391156B2 (en) 2014-08-28 2016-07-12 Globalfoundries Inc. Embedded capacitor
CN105990114B (zh) * 2015-01-30 2019-04-26 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US9496183B1 (en) 2015-05-07 2016-11-15 International Business Machines Corporation Selective thickening of pFET dielectric
US9653356B2 (en) * 2015-08-10 2017-05-16 Globalfoundries Inc. Methods of forming self-aligned device level contact structures
US9576980B1 (en) 2015-08-20 2017-02-21 International Business Machines Corporation FinFET devices having gate dielectric structures with different thicknesses on same semiconductor structure
CN106653691A (zh) * 2015-11-04 2017-05-10 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法
CN106684041B (zh) * 2015-11-10 2020-12-08 联华电子股份有限公司 半导体元件及其制作方法
US10083862B2 (en) 2016-09-12 2018-09-25 International Business Machines Corporation Protective liner between a gate dielectric and a gate contact
US10840350B2 (en) * 2016-10-31 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Nanolaminate structure, semiconductor device and method of forming nanolaminate structure
JP6787798B2 (ja) * 2017-01-19 2020-11-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN108807378A (zh) * 2017-05-05 2018-11-13 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
US10475895B2 (en) 2017-05-25 2019-11-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
CN108493246A (zh) * 2018-02-09 2018-09-04 中国科学院微电子研究所 半导体器件与其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001284467A (ja) * 2000-03-30 2001-10-12 Mitsubishi Electric Corp 半導体装置およびその製造方法
US20060022277A1 (en) 2004-07-28 2006-02-02 Jack Kavalieros Planarizing a semiconductor structure to form replacement metal gates
US20060051957A1 (en) * 2004-09-07 2006-03-09 Brask Justin K Method for making a semiconductor device that includes a metal gate electrode
US20060289920A1 (en) * 2005-06-22 2006-12-28 I-Lu Wu Composite gate structure in an integrated circuit

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5335256A (en) * 1991-03-18 1994-08-02 Canon Kabushiki Kaisha Semiconductor substrate including a single or multi-layer film having different densities in the thickness direction
US6207516B1 (en) * 1998-12-17 2001-03-27 United Microelectronics Corp. Method of fabricating gate oxide layer with different thickness
TW449919B (en) * 1998-12-18 2001-08-11 Koninkl Philips Electronics Nv A method of manufacturing a semiconductor device
JP3264264B2 (ja) * 1999-03-01 2002-03-11 日本電気株式会社 相補型集積回路とその製造方法
US6159782A (en) * 1999-08-05 2000-12-12 Advanced Micro Devices, Inc. Fabrication of field effect transistors having dual gates with gate dielectrics of high dielectric constant
WO2001071807A1 (fr) * 2000-03-24 2001-09-27 Fujitsu Limited Dispositif a semi-conducteur et son procede de fabrication
KR100333057B1 (ko) * 2000-07-11 2002-04-22 윤종용 서로 다른 두께를 갖는 2가지 이상의 터널 절연막을 갖는비휘발성 메모리 소자의 제조방법
KR20020029531A (ko) * 2000-10-13 2002-04-19 박종섭 다마신 금속게이트를 이용한 반도체소자의 제조방법
JP2002198441A (ja) * 2000-11-16 2002-07-12 Hynix Semiconductor Inc 半導体素子のデュアル金属ゲート形成方法
KR100422342B1 (ko) * 2000-12-29 2004-03-10 주식회사 하이닉스반도체 반도체 소자의 게이트 제조방법
US6872627B2 (en) * 2001-07-16 2005-03-29 Taiwan Semiconductor Manufacturing Company Selective formation of metal gate for dual gate oxide application
US6864163B1 (en) * 2002-10-30 2005-03-08 Advanced Micro Devices, Inc. Fabrication of dual work-function metal gate structure for complementary field effect transistors
US7022561B2 (en) * 2002-12-02 2006-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS device
US6908850B2 (en) * 2003-09-10 2005-06-21 International Business Machines Corporation Structure and method for silicided metal gate transistors
US6970373B2 (en) * 2003-10-02 2005-11-29 Intel Corporation Method and apparatus for improving stability of a 6T CMOS SRAM cell
JP4427399B2 (ja) * 2004-07-01 2010-03-03 Ｏｋｉセミコンダクタ株式会社 半導体装置とその製造方法
US7569443B2 (en) * 2005-06-21 2009-08-04 Intel Corporation Complementary metal oxide semiconductor integrated circuit using raised source drain and replacement metal gate
DE102005052054B4 (de) * 2005-10-31 2010-08-19 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauteil mit Transistoren mit verformten Kanalgebieten und Verfahren zu seiner Herstellung
US20070264827A1 (en) * 2006-05-09 2007-11-15 Promos Technologies Pte. Ltd. Method for achieving uniform chemical mechanical polishing in integrated circuit manufacturing

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001284467A (ja) * 2000-03-30 2001-10-12 Mitsubishi Electric Corp 半導体装置およびその製造方法
US20060022277A1 (en) 2004-07-28 2006-02-02 Jack Kavalieros Planarizing a semiconductor structure to form replacement metal gates
US20060051957A1 (en) * 2004-09-07 2006-03-09 Brask Justin K Method for making a semiconductor device that includes a metal gate electrode
US20060289920A1 (en) * 2005-06-22 2006-12-28 I-Lu Wu Composite gate structure in an integrated circuit

Also Published As

Publication number Publication date
WO2009032230A3 (en) 2009-05-07
CN101803005B (zh) 2013-09-25
GB2465133A (en) 2010-05-12
JP2010538460A (ja) 2010-12-09
GB201004524D0 (en) 2010-05-05
DE102007041207B4 (de) 2015-05-21
US20090057769A1 (en) 2009-03-05
WO2009032230A2 (en) 2009-03-12
KR20100081982A (ko) 2010-07-15
DE102007041207A1 (de) 2009-03-05
TW200919642A (en) 2009-05-01
TWI438867B (zh) 2014-05-21
CN101803005A (zh) 2010-08-11
US8021942B2 (en) 2011-09-20

Similar Documents

Publication Publication Date Title
KR101485975B1 (ko) 타입 및 두께가 서로 다른 게이트 절연층들을 갖는 ｃｍｏｓ 디바이스 및 그 형성 방법
JP5326274B2 (ja) 半導体装置および半導体装置の製造方法
JP5669954B2 (ja) 高Ｋ／金属ゲートＭＯＳＦＥＴを有するＶｔ調整及び短チャネル制御のための構造体及び方法。
US8367495B2 (en) Method for forming CMOS transistors having metal-containing gate electrodes formed on a high-K gate dielectric material
US8669151B2 (en) High-K metal gate electrode structures formed at different process stages of a semiconductor device
US9373695B2 (en) Method for improving selectivity of epi process
US7138320B2 (en) Advanced technique for forming a transistor having raised drain and source regions
JP5003515B2 (ja) 半導体装置
US20090087974A1 (en) Method of forming high-k gate electrode structures after transistor fabrication
US8735270B2 (en) Method for making high-K metal gate electrode structures by separate removal of placeholder materials
US20140001561A1 (en) Cmos devices having strain source/drain regions and low contact resistance
JP5781944B2 (ja) スレッショルド調節半導体合金を堆積させるのに先立ちパターニング不均一性を低減することによる前記半導体合金の厚みばらつきの低減
US8198152B2 (en) Transistors comprising high-k metal gate electrode structures and adapted channel semiconductor materials
WO2007037847A1 (en) Methods for fabrication of a stressed mos device
US9362280B2 (en) Semiconductor devices with different dielectric thicknesses
WO2005112110A1 (en) A method for making a semiconductor device having a high-k gate dielectric layer and a metal gate electrode
JP5669752B2 (ja) チャネル半導体合金を備えたトランジスタにおける堆積不均一性の低減によるスレッショルド電圧ばらつきの低減
US8518784B2 (en) Adjusting of strain caused in a transistor channel by semiconductor material provided for threshold adjustment
KR20100138973A (ko) 높이가 감소된 금속 게이트 스택을 포함하는 반도체 디바이스 및 상기 반도체 디바이스를 제조하는 방법
US8426891B2 (en) Semiconductor device and method of fabricating the same
JP5387700B2 (ja) 半導体装置の製造方法
US9337296B2 (en) Integrated circuits having a metal gate structure and methods for fabricating the same
JP2007294811A (ja) 半導体集積回路及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee