CN109509750A - 具有反向偏压机制的堆叠soi半导体装置 - Google Patents

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Abstract

本发明涉及具有反向偏压机制的堆叠SOI半导体装置，其中，一半导体装置包括至少两个堆叠SOI层或配置，各该SOI层或配置可包括基于一给定技术节点形成的晶体管元件。至少该顶层的设备层可包括用于提供相应晶体管元件的优越可控性的一反向偏压机制。在一些说明性实施例中，至少两个堆叠SOI配置可在其中实现一反向偏压机制，其中，提供一适当的接触方式以便连接到各堆叠设备层对应的埋置绝缘层下方的相应导电区域或层。因此，在一给定技术节点的基础上，可以提高横向封装密度。

Description

具有反向偏压机制的堆叠SOI半导体装置
技术领域
一般而言，本发明涉及基于提供增加整体封装密度的集成方案而形成的半导体装置的领域。
背景技术
在过去的几十年中，通过持续减少单个电路元件(例如场效应晶体管等)的临界尺寸，半导体装置领域已取得了显著的进展。基本上，减少晶体管和其他电路元件的整体横向尺寸导致了复杂半导体装置中的一巨大封装密度，其中，在一个代表复杂中央处理单元的单个半导体芯片中可以提供数亿个独立的晶体管元件。通过减小横向尺寸以增加封装密度，特别是在关键装置区域中，例如静态和动态RAM(随机存取存储)区域，其中大量的晶体管元件(可与一存储电容器相结合)可能必须在半导体装置的限制区域内提供以便提供较高的信息密度。这种尺寸的减小伴随着晶体管性能的显著优势。作为一个典型的例子，在关键信号路径中增加的晶体管切换速度可以允许控制电路在显著增加的时钟频率下工作，从而提高操作速度。
尽管半导体装置的临界尺寸的持续减小具有许多优点，然而，必须还要考虑随着这些发展所产生的很多副作用，从而不过分抵消提高操作速度和封装密度所获得的效果。例如，在持续减小晶体管元件的栅极长度时，晶体管元件的相应沟道的可控性可能需要显著的努力，以便提供所需的功能特性，即便对于高复杂度的短沟道晶体管而言也是如此。在其他方面，复杂晶体管中的总寄生电容可能有助于一小于预期的性能增益，因为例如，一非全耗尽(depleted)的沟道区域与一存在的块体区域相结合，可能会导致相应的晶体管元件的操作速度降低，即便是在30nm或更小的极小垂直尺寸的基础上形成。因此，在提供晶体管本体足够的沟道可控性以及不可忽略的寄生电容方面所存在的不断增加的困难，在提供优越的晶体管配置方面推动了各自的发展。例如，在一些复杂的方法中，可以根据各自的半导体鳍片而使用“三维”晶体管架构，其可具有由一环栅电极结构控制的两个或多个表面区域，此不仅增强了沟道的可控性，也有助于提高电流驱动能力。在其他方法中，针对在复杂材料系统的基础上提供复杂的栅电极结构已经做出了重大的努力，以实现卓越的沟道可控性，同时仍然保留了已知的平面型晶体管架构。
不管所使用的晶体管架构如何，可以应用所谓的“SOI”(绝缘体上硅或绝缘体上半导体)架构，以进一步减少晶体管本体或晶体管沟道的寄生电容，同时也增强晶体管本体与周围装置区域的隔离。在SOI架构中，一埋置绝缘层，例如，包括二氧化硅、氮化硅等，通常形成在一对应半导体层的下方，例如一晶体硅层、一晶体硅/锗层、一晶体硅/碳层等，在埋置绝缘层中或埋置绝缘层的上方可以形成相应的晶体管元件。因此，除了横向隔离结构，例如浅沟槽隔离，该埋置绝缘层可以导致各相应晶体管区域的一基本完全绝缘，从而在晶体管元件的操作期间提供优越的条件。
如上所述，平面型晶体管架构通常基于已知的技术概念，这些概念在过去几十年中被证明是高效的。因此，已经开发出适当的策略，以适应需要进一步减少临界尺寸的策略。另一方面，三维晶体管架构的实现伴随着多个复杂工艺，其可显著地影响总体制造成本。
由于这些原因，平面型晶体管架构的概念已经被进一步发展，以克服进一步降低平面型SOI晶体管元件的临界尺寸所涉及的许多技术问题。如上所述，通常可以使用高复杂度的栅电极结构来获得所需的沟道可控性，然而，仍然可能需要额外的措施，以便允许各对应沟道长度的进一步减小。在这方面的一个机制可以提供优越的基本晶体管参数的可控性，例如阈值电压等，并结合优越的沟道可控性，其中附加的控制电压可以施加到设置在埋置绝缘层下方的一导电区域，因此，能够对穿过埋置绝缘层的半导体层中的电荷载流子产生影响。一相应的附加控制电压可以被称为“反向偏压”(back bias)，且相应的概念也可将被称为“反向偏压机制”。也就是说，利用SOI架构，埋置绝缘层可以被认为是一介电质阻挡(dielectric barrier)，然而，通过在埋置绝缘层的下方提供适当的掺杂半导体区域，仍然可以提供在沟道区域中的电荷载流子上建立一定的静电影响的可能性，其可额外的连接到一适当的基准电压源，以便“按需”提供一额外控制电压。因此，可以使用反向偏压机制以实现基于SOI架构的场效应晶体管的优越的静态特性和动态特性。
此外，在提高整体晶体管性能的进一步尝试中，可以建立一全耗尽晶体管配置。此通常通过减小晶体管元件的至少该沟道区域的一相应厚度来实现，使得晶体管元件在某种状态下，相对于大多数的电荷载流子，各相应沟道区域可基本被完全耗尽。
尽管一全耗尽SOI晶体管的概念提供了显著的性能增益，并且因此允许包括大量的晶体管元件的高复杂度的半导体装置的配置，但事实证明，进一步降低临界尺寸至30nm或更小的区域中可能导致重大的技术问题，这些技术问题在努力以进一步提高高复杂半导体装置的整体封装密度时需要被克服。另一方面，基于三维晶体管架构的封装密度的相应增加可能面临重大的技术挑战，以及显著增加的制造成本，已经做出了显著努力以便减轻至少一些与进一步缩小装置尺寸相关的技术问题，尤其是在平面型技术中。
例如，美国专利公开第2013/0089978号揭露了一种基于全耗尽SOI架构的晶体管元件的基础上形成的集成电路，其中，一公共阱区域，即形成在埋置绝缘层下方的一掺杂区域，可用于一P型晶体管以及一N型晶体管，其中，该公用的阱区域可用于偏置对应互补型晶体管的反向掺杂的反向偏压区域。
例如，美国专利第7821066号所公开的其他方法中，该埋置绝缘层可用于作为一多层组件，从而具体的设计该埋置绝缘层的特性。EP0843344B1号专利公开了一种通过使用已知SOI技术来转移一半导体层的工艺。同样地，美国专利第7960248号揭露了一种转移薄层的方法。
虽然，在现有技术文档中揭露的技术方法旨在基于已知的全耗尽SOI架构提高晶体管性能和/或增加整体封装密度，例如，通过考虑半导体层的转移，以提供形成堆叠装置配置的可能性，然而，结果表明，这些方法，例如使用一反向偏压机制在适当提高封装密度的同时保留优异的晶体管可控性方面也不理想。
鉴于上述情况，本发明涉及半导体装置及制造技术，其中可以提高封装密度，同时保持良好的控制机制，例如一反向偏压机制，同时避免或至少减少上述问题中的一个或多个的影响。
发明内容
以下给出了本发明的一简化摘要，以便提供对本发明的一些方面的基本理解。本摘要并非是对于本发明的详尽概述。其不打算识别本发明的关键或重要元件，或划定本发明的范围。其唯一目的是以简化形式提出一些概念，以作为后面讨论的更详细描述的序言。
一般而言，本发明基于一可用的堆叠SOI架构的概念，于一说明性实施例中，基于一全耗尽晶体管配置，其中，可以实现至少两个堆叠设备层，其中，至少上层的SOI设备层可在其中实现一反向偏压机制，以提供优越的晶体管性能。在说明性实施例中，该反向偏压机制也可在至少另一SOI设备层中实现，从而有助于在至少两个堆叠SOI设备中提供优越的晶体管性能，并能够实现现有的平面型晶体管配置，同时也显著增加了整体封装密度。
本文所揭露的一说明性实施例涉及一种半导体装置，其包括形成于一第一埋置绝缘层上的一第一半导体层。该半导体装置还包括形成于该第一半导体层之中以及该第一半导体层的上方的一第一电路元件。此外，一导电层形成于该第一电路元件的上方，以及一第二埋置绝缘层形成于该导电层上。另外，该半导体装置包括形成于该第二埋置绝缘层上的一第二半导体层。
本文所揭露的另一说明性实施例涉及一种半导体装置。该半导体装置包括一第一装置区域，其包括形成于一第一埋置绝缘层上的一第一半导体区域，该第一埋置绝缘层依次形成于一第一反向偏压区域上。该半导体装置还包括一第二装置区域，其包括形成于一第二埋置绝缘层上的一第二半导体区域，该第二埋置绝缘层形成于一第二反向偏压区域上，其中，该第一装置区域以及该第二装置区域形成一堆叠装置配置。
本文所揭露的又一说明性实施例涉及一种方法，其包括形成一电路元件于形成在一第一埋置绝缘层上的一第一半导体层中以及该第一半导体层的上方的一电路元件。该方法还包括形成一层叠于该第一电路元件的上方，其中，该层叠包括一导电层、一第二埋置绝缘层以及一第二半导体层。该导电层位于该电路元件的旁边。
附图说明
本发明可以参考结合附图的描述进行理解，其中，类似的附图标记标识类似的元件，且其中：
图1示意性的示出了在一制造阶段期间一半导体装置的一横截面图，其中，一第一电路元件，例如一晶体管元件，可根据一SOI配置而形成，且在一些说明性实施例中，使用一反向偏压机制；
图2示意性地示出了在另一先进制造阶段的图1的半导体装置，其中，可以形成一封装介电材料以及一导电层；
图3示意性示出了形成用于建立一供体基板的层之后，和/或用于成为另一埋置绝缘层或其中的至少一部分的层之后的半导体装置的一横截面图；
图4A示意性地示出了具有一基板形成于其上(至少局部地)的一SOI配置，即随后是一半导体层的一埋置绝缘层，其中，另一介电质可被额外地形成以作为用于转移该半导体层到另一基板的另一埋置绝缘层和/或一层的至少一部分；
图4B示意性地示出了具有一供体基板形成在其上，至少局部地，的一SOI配置，即随后是一半导体层的一埋置绝缘层，用于将半导体层转移到与一导电层结合的另一基板以于转移至另一基板后作为一反向偏压层的一埋置绝缘层和/或一层；
图5示意性地示出了一堆叠配置的包括图3所示的半导体装置以及图4所示的装置的一复合装置的一横截面图；
图6示意性地示出了在另一先进制造阶段中的半导体装置，其中，可以基于在图5所示的堆叠配置的基础上所获得的另一SOI配置的基础上而形成另一电路元件；以及
图7为根据示例性实施例，示意性地示出了具有两个堆叠SOI配置的在另一先进制造阶段中的半导体装置，各半导体装置包括一相应的电路元件以及一反向偏压机制。
虽然本文所公开的主题容易受到各种修改和替代形式的影响，但在附图中举例说明了具体的实施例，并在本文中进行了详细描述。然而，应该理解的是，本文中的具体实施例的描述并非意在将本发明限制于所公开的特定形式，相反，其旨在涵盖由所附权利要求所定义的落入本发明的精神和范围内的所有的修改、等同物和替代物。
主要组件符号说明：
100 半导体装置
101 基板
102 掺杂半导体区域
103 埋置绝缘层
104 半导体层
105 隔离结构
106 接触元件
107 工艺步骤
108 工艺步骤
110 晶体管元件
111 电极材料
112 栅极介电材料
113 侧壁间隔结构
114 沟道区域
115 源漏区域
116 栅电极结构
120 SOI配置
130 材料系统
131，132 材料层
140 SOI配置
142 导电层
142A,142B 区域
143 材料层
143A,143B 材料层
143C,143D 材料层
144 半导体层
145A,145B 隔离结构
150 晶体管元件
154 沟道区域
155 源漏区域
156 栅电极结构
160 介电材料系统
161 接触元件
161A,161B 部分的接触元件
162 接触元件
163 接触元件
180 装置区域
190 供体基板
191 载体材料
192 停止层(停止材料)。
具体实施方式
在下面的描述中，为了解释的目的，阐述了许多具体细节，以便提供对示例性实施例的透彻理解。然而，显而易见的是，这些示例性实施例可以在没有这些具体细节或等效布置的情况下实施。在其他实施例中，以框图形式示出已知的结构和装置以避免不必要地遮蔽示例性实施例。此外，除非另有说明，所有在说明书和权利要求中使用的表示成分、反应条件的数量、比例和数值性质的所有数字，应被理解为在所有情况下都被修改为“约”
下面描述本发明的各种说明性实施例。为了清楚起见，在本说明书中并未描述实际体现的所有特征。当然，在开发任何这样的实际实施例时，必须进行大量的实施具体决策，以实现开发人员的特定目标，例如，与系统相关和业务相关约束的一致性，其将依据不同实施例者而有所不同。此外，还应认识到，这样的开发努力可能是复杂并耗时的，但对于本领域的普通技术人员而言，本发明绝不是例行公事。
先将参考所附图示描述本发明。在附图中示意性地描绘出各种结构、系统和装置，仅为了解释的目的，以避免本领域的技术人员熟知的细节掩盖本发明。然而，附图包括于本发明的说明性实施例的描述和解释。本文所使用的词和短语应被理解并解释为符合相关技术领域熟练者对于这些词和短语的理解具有意义一致性。没有一个术语或短语的特殊定义，即与本领域技术人员所理解的普通或习惯意义不同的定义，意在通过这里的术语或短语的一致用法来暗示。在一术语或短语意在具有一特殊含义的范围内，即，除了本领域技术人员熟知的含义之外，这种特殊的定义应以一明确方式直截了当地表述于说明书中，以提供术语或短语特殊的含义。
如上所述，本发明基于现有SOI架构的技术概念，特别是全耗尽的晶体管元件，可以基于一堆叠配置而在复杂的半导体装置中使用，即基于通过将至少两个SOI设备层堆叠于另一者上而获得的一装置配置，从而保持一SOI架构的相关优点，同时还可使得一给定芯片区域的封装密度的显著增加，即使对于已知工艺技术的技术范围内的临界尺寸也是如此。
此外，至少SOI设备层的顶层可以配置一反向偏压机制，即，在对应晶体管元件的至少该沟道区域的下方设置一适当的导电材料层，从而保证优良的可控性，以及对应晶体管元件的性能。在一些说明性实施例中，该反向偏压机制可以在至少两个堆叠SOI配置中予以提供，以在任何这些堆叠配置中提供优越的晶体管性能。因此，在这样的实施例中，可以基于已知的工艺技术形成一第一配置，而另外，任何其他电路元件可以在较深的装置区域中实现，例如，晶体管形式的非SOI电路元件，以及体二极管等本领域所熟知的电路元件。另一方面，可以在该第一配置中实现基于一反向偏压机制形成的复杂晶体管元件的各个装置区域，并且可以适当地适应关于位置、尺寸和局部互连结构的特定修改，以便在实现在第一配置上堆叠一第二SOI配置之后，允许第一配置的电路元件的正确连接，其也可以适应位置、尺寸和互连结构，从而可以实现横向封装密度的显著增加，即使必须设计某些装置区域，以便提供一增加区域以用于建立相应的互连和接触结构。在进一步的说明性实施例中，除了第一以及第二SOI配置或层之外，如果被任何适合于提高整体封装密度，则可以实现一个或多个附加堆叠SOI配置，而不需要减小临界装置尺寸的大小。
两个或多个SOI配置的堆迭可在一第一载体基板中实现一个或多个SOI配置之后，而通过已知晶圆键合技术来实现，其中，用于提供进一步的反向偏压机制的一相应的导电层可基于任何适当的材料而形成在该初始载体基板上，例如，掺杂半导体材料，含金属材料，例如，一金属硅化物材料，含钨材料等，而在其他情况下，一相应的导电层可形成于另一供体基板上，且还可以在其上形成具有适当厚度的另一结晶半导体材料，然后，可以将其转移到已有形成一个或多个堆叠SOI配置于其中的该载体基板中。
图1示意性的示出了在一中间制造阶段的一半导体装置100的一横截面图，其中，可在一基板101之中或基板101的上方形成多个电路元件，其可为任何适当的载体材料，例如，一结晶半导体材料，其上形成有一中等厚度的半导体材料的一介电材料等。在一些说明性实施例中，半导体装置100可以包括一SOI配置120，其可以被理解为包括一埋置绝缘层103的一装置区域，例如由任何适当的介电材料所形成，例如二氧化硅、氮化硅、含氮碳化硅或其他适当介电材料，例如高K介电材料等。
此外，该SOI配置或装置区域120可以包括一半导体层104，其可以是用于形成一晶体管元件110的一沟道区域114于其中的任何合适的基材。如上所述，在一些说明性实施例中，晶体管元件110可以是基于30纳米甚至更小的临界尺寸(例如栅极长度)形成的一复杂晶体管元件，从而由包括一电极材料111、一栅极介电材料112以及一适当的侧壁间隔结构113形成的一栅极电极结构可具有一长度，即图1中，30纳米或更小的栅极电极结构116的一水平延伸。此外，于该制造阶段中，晶体管元件110可包括形成在横向邻接沟道区域114的半导体层104的部分中的源漏区域115，并且可以根据总体设计要求对掺杂分布进行任何适当的配置。在图1所示的示例性实施例中，源漏区域115可以一抬升源漏结构的形式提供，其中，可以在初始提供的半导体层104上形成一高度掺杂的半导体材料。然而，应理解的是，本文所揭露的原理也可以应用于其他任何平面电路架构，而不管所考虑的技术，但是，该反向偏压机制在全耗尽SOI晶体管元件中是非常有利的。
此外，如上所述，在一些复杂方法中，沟道区域114可被提供作为一全耗尽半导体区域，其可通过选择半导体层104的一适当厚度来实现，至少在沟道区域114的范围中，其中，一相应的厚度可以是15纳米或显著更少。此外，掺杂的程度，至少在沟道区域114的一中心区域中，可以包括一中等的低掺杂浓度或者可以是一基本本征半导体材料，例如一晶体硅材料、一硅/锗材料、一硅/碳材料等，视依晶体管元件110所需的整体特性而定。
此外，应该理解的是，栅极电极结构116也可以针对其中的各种组件111和112所使用相应的材料具有任何适当的配置，其中，如上所述，可能需要一高K介电材料形式的高度复杂的配置，与一适当的含金属阻障层相结合的一特定阈值调节材料层，以及一适当的电极材料。为了方便起见，任何复杂的材料系统并未在图1中予以明确示出，如果这种复杂的材料系统是晶体管元件110的整体设计标准所要求的，其应该被认为包含在材料111和112中。
此外，晶体管元件110可以通过一适当设计的隔离结构105(例如一沟槽隔离)在横向方向上接界，因此，该沟槽隔离可以延伸通过半导体层104，而到达埋置绝缘层103，或进入并穿过埋置绝缘层103。
在一些示例性实施例中，隔离结构105可具有一适当深度以及横向尺寸以与对应的电路元件(例如晶体管元件110)适当接界，而在其他情况下，至少在某些装置区域中，隔离结构105的深度可以适当地调整以便能够横向勾画(lateral delineation)深埋的电路元件，该深埋的电路元件可形成在基板材料101中。例如，当必须在半导体装置100中实现任何非SOI电路元件时(例如场效应晶体管、体二极管等)时，可以提供一相应装置区域180。
此外，在一些说明性实施例中，例如以基板材料101的一掺杂部分的形式予以提供的一导电区域102可以至少位于沟道区域114的一部分之下，以便提供一相应的反向偏压机制。也就是说，掺杂区域102被适当的配置并定位，以允许静电影响穿过埋置绝缘层103的沟道区域114的至少一部分，从而提供优越的晶体管性能，正如上文所讨论的。由于掺杂区域102可能必须连接到一适当的基准电压，因此，可以提供一相应的接触件106，并且可以被配置为能够访问掺杂半导体区域102，而在其他实施例中，可以在一后续制造阶段形成一相应的接触件。
此外，可以提供一适当的材料系统130，以便封装电路元件，例如晶体管元件110以及可能形成在其他装置区域(例如装置区域180)中的任何电路元件。为此，材料系统130可以包括至少一种或多种介电材料，如二氧化硅、氮化硅等，这取决于整体装置的需求。此外，材料系统130还可以可靠地绝缘，并因此覆盖可能形成在半导体层104之中或之上的任何互连结构(未示出)，例如，以具有类似于栅极电极结构116的一配置的导电线路的形式，以便在SOI配置120的设备层内电性连接相应的电路元件或其部分。
此外，应该进一步认识到，在一些说明性实施例中，含金属材料(例如硅化镍、硅化铂或其任何组合)的形式的适当的接触区域(未示出)可以在各种装置区域中提供，例如，在源漏区域115以及栅极电极结构116的顶部，从而提供在一后续制造阶段中接触的降低的电阻率的区域。在其他示例性实施例中，当仍然需要形成相应的金属化系统，而实际形成连接SOI配置120的电路元件的接触元件时，可以在一后续制造阶段形成任何降低的电阻率的接触区域。
如图1所示的半导体装置100可基于现有的工艺策略而形成，其中，可以提供基板101，以便包括形成在埋置绝缘层103上的半导体层104的一初始版本。为此，现有的SOI基板可以作为根据如图1所示的制造阶段中形成半导体装置100的一初始材料。也即是说，在一些说明性实施例中，晶体管110可以根据复杂工艺技术而形成，其中，可能需要根据适当的材料成分、所需的最终层厚度等来制备半导体层104，接着是根据设备需求而形成隔离结构105的工艺步骤。应该理解的是，该半导体装置100的一相应设计可用于适应在一后续制造阶段中在配置120上堆叠另一SOI配置的实现。也就是说，在设计SOI配置120时，除了在一后续制造阶段仍然需要形成任何电路元件和接触结构的横向定位之外，还必须考虑接触元件等的空间横向关系。
在形成隔离结构105之前或之后，可以执行适当的植入工艺，以获得与适当的接触元件(例如元件106)相结合的掺杂半导体区域102，可代表一反向偏压机制。接着，栅极电极结构116可以通过沉积适当的材料并基于复杂工艺技术对其进行图案化来形成。而后，例如通过生长具有高内部掺杂浓度的相应的半导体材料，可以形成源漏区域115，而在其他情况下，可以根据植入工艺等而形成相应的源漏区域。此后，如果需要，可以施加进一步的工艺以暴露栅极电极结构116的电极材料111，该进一步的工艺可能与用于将一金属硅化物结合在装置110的暴露的半导体基部分中的工艺相结合。
如果需要，可以在任何制造阶段暴露出装置区域180，以在其中形成相应的电路元件，例如体二极管、非FET元件等，其中，在一些说明性实施例中，接触元件106的一部分可通过暴露掺杂半导体区域102的一相应部分而形成。
此后，材料系统130可以通过适当的沉积技术而形成，然后进行一平坦化，以获得一基本平坦的表面形貌。
图2示意性地说明了一另一先进制造阶段的半导体装置100。如图所示，一导电层142可形成在材料系统130上，其可以在一工艺步骤107的基础上完成。在一些说明性实施例中，导电层142可以代表进一步堆叠在SOI配置120的顶部上的另一SOI配置的一反向偏压机制的导电区域，并可以一金属层的形式提供，例如，一钨层等，或者，在其他实施例中，以含金属材料层的形式提供，例如一金属硅化物层，包括镍、铂或其任何组合，而在其他说明性实施例中，导电层142可以一适当掺杂的半导体材料的形式予以提供。因此，在工艺步骤107期间，可以沉积任何适当的基材，例如，以非晶硅、锗或任何合适的材料的形式，其随后可被加工以展现出一期望的导电度。例如，层142可以被沉积为一掺杂半导体材料，或者可以通过离子注入等结合一种或多个掺杂物种。而后，可以进行一快速热退火处理，其中，可以选择相应的工艺参数以符合先前建立的SOI配置120的热预算。
在其他情况下，可以沉积一半导体材料，例如，以非晶硅的形式，而后，可以沉积一个或多个合适的金属成份，并且可以进行热处理，以获得一高导电性的金属硅化物化合物。在其他情况下，适当的金属，如钨，可以沉积为层142，而不需要显著的额外后沉积工艺。在其他说明性实施例中，当层142的一横向图案化被认为是合适的时候，工艺步骤107可以包括另一相应的图案化工艺，例如，光刻以及蚀刻步骤，以提供导电层142的相应区域的横向隔离，例如，当必须基于不同的基准电压而提供相应的反向偏压机制时。例如，区域142A，142B可通过任何适当的图案化步骤而被移除，其中，底层材料系统130可以作为一有效的蚀刻停止材料。
图3示意性地示出了在另一先进制造阶段中的半导体装置100的一横截面图。如图所示，一个或多个材料层143A,143B可形成在导电层142上，其可基于一相应的工艺步骤108来完成，包括现有的沉积技术，可能与适当的平坦化工艺结合，例如CMP(化学机械抛光)等。与另一材料层结合的材料143A可作为形成在SOI配置120的顶部的另一SOI配置的一埋置绝缘层，可能与材料层143B结合，其可在例如当层143A本身的材料不能适当地提供各自的粘合和键合特性时，可以在一相应的基板键合工艺期间，提供优越的工艺条件。
例如，层143A可以具有大约10-20纳米的厚度的一二氧化硅材料的形式予以提供，其中，可例如通过等离子体增强CVD(化学气相沉积)技术沉积这种具有所需厚度的材料，从而也符合底层电路元件的热预算。应当理解的是，在导电层142已被图案化以提供横向隔离的岛的实施例中，如图2所讨论的，可以完成材料层143A的沉积，以便适当地填充相应的沟槽区域，而一适当的平坦表面形貌可以通过执行一平坦化(例如通过CMP等)来实现。此后，如果一特定选择材料复合物可被认为适合于一后续的晶片键合工艺，则工艺步骤108可以包括另一沉积工艺。例如，材料143B可以包括硅、碳、氮的一化合物，具有几纳米的一厚度。
在其他的说明性实施例中，材料系统130可以包括在其中，在其上部，一个或多个材料可在一相应的基板键合工艺期间适于作为粘合层。在这种情况下，可以省略导电层142，且层143A,143B中的一者或两者可被提供以作为材料系统130的上部。在这种情况下，导电层142可以形成在一供体基板的上方，并可随后在相应的基板键合工艺期间被转移到半导体装置100。
图4A示意性地示出了包括任何适当的载体材料191(例如一硅材料)的一供体基板190的横截面图，于载体材料191上可以形成多个材料层。例如，可提供具有适当厚度的一停止层192(例如一二氧化硅材料、一氮化硅材料等)，接着是晶体半导体层144，例如一晶体硅层，一硅/锗层、一锗层等，其中，调整一初始厚度以符合在一后续制造阶段形成在半导体层144之中或之上的复杂晶体管元件的需求。
如上所述，在一些说明性实施例中，半导体层144的一初始厚度可以是15纳米或更小，以便在一后续制造阶段提供全耗尽的晶体管元件。应该认识到，基板材料191、停止层192和半导体层144可以最初以一SOI基板的形式予以提供，其中，停止层192可以代表埋置绝缘层。此外，可以形成一介电层143C，其可代表另一SOI配置的一埋置绝缘层的一部分，可能与一表面的层143D相结合，当材料143C被认为是不太适合获取一理想的键合强度等时，其可表现出所需的粘合或键合特性。例如，层143C可以以二氧化硅、氮化硅等形式予以提供，而层143D可以以包含硅、碳、氮等的一化合物的形式予以提供。然而，应当理解的是，层143C，143D可以被设计成符合其他设备标准，例如，有关优越的可控性和/或提供附加机制，例如一铁电效应等，从而使得这些层中的一层或两层还具有一相应的高K介电材料，其可能形成以呈现一铁电相位。
供体基板190可基于现有的沉积技术而形成，例如，从一现有SOI基板开始，包括材料191,192和144。
图4B示意性地示出了根据另一说明性实施例的供体基板190，其中，不仅一结晶半导体层和部分埋置绝缘材料可能必须被转移，且一导电材料可被提供在供体基板190上，如上述在图3中所讨论的。
因此，供体基板190可以包括载体材料191、停止材料192，紧接着是具有所需特性的半导体层144，接着是一介电层143，其可在一后续制造阶段作为另一SOI配置的埋置绝缘层。例如，层143可以包括二氧化硅、氮化硅、高K介电材料等，如上所述。接着，可以提供具有如图2所述的特征的导电层142，接着是一个或多个材料层131,132，其可以被适当地设计以作为适当的粘合层，并且还在连接到图3的半导体装置100的供体基板190之后，补充介电材料系统130(见图3)。例如，一个或多个材料131,132可以以二氧化硅、氮化硅、一硅/碳/氮化合物等的形式予以提供。
供体基板190可根据现有的沉积技术而形成，从包括材料191,192和144的一初始SOI基板开始。
图5示意性示出了在一制造阶段中的半导体装置100，其中，供体基板190可被连接到半导体装置100，使得相应的材料层143D和143B(如果被提供)之间直接相互接触，从而在向基板190和装置100施加热和压力时，产生期望的粘合性。在其他情况下，当不需要这些可选层143D，143B时，相应的材料143C和143A可以直接接触，且由于热和压力的应用而相互粘附。
应当理解，图5示意性地示出了根据图4A所描述的实施例的供体基板190，其中，导电层142可以设置在材料系统130的顶部。在其他说明性实施例中(未示出)，根据图4B的供体基板190可连接到半导体装置100。在这种情况下，可选层132或层131可以与材料系统130接触，且因此可以在将基板190接合到半导体装置100之后，作为材料系统130的一部分。在此情况下，导电层142将与层143一起被转移到半导体装置100，作为半导体层144的埋置绝缘材料。
无论供体基板190的配置如何，一相应的SOI配置140可因此而形成在先前形成的SOI配置120的顶部，并可包括作为一反向偏压材料层的导电层142，接着是如图4B所讨论的用于替换的一埋置绝缘层143，而在其他情况下，埋置绝缘层可以包括两层或多层，例如层143A,143B,143D,143C，接着是仍然由停止材料192所覆盖的半导体层144。
在将供体基板190与半导体装置100接合之后，另一工艺可通过现有的工艺策略而继续进行，例如，用于修正基板化合物(包括化合物190和100)的边缘区域(未示出)的一工艺，接着是移除基板材料191的一工艺步骤。为此，可以应用研磨和蚀刻技术，其中，停止材料192可以确保相应工艺的可靠停止，以确保半导体层144的完整性。而后，停止材料192被移除，例如，通过高度选择性的蚀刻配方，例如，湿化学蚀刻配方，其中，例如二氧化硅可以使用一高选择性方式而相较于一硅材料被移除，无需过度移除层144的材料。因此，在上述的工艺步骤之后，半导体装置100可以包括堆叠在配置120上方的SOI配置140，且包括基于导电层142实现另一反向偏压机制的潜力。
图6示意性地示出了在另一先进制造阶段的半导体装置100的横截面图。如图所示，一晶体管元件150可根据任何适当的装置架构而形成在SOI配置140中，该适当的装置架构可能与晶体管元件110的装置架构相似或不同，视依整体装置需求而定。应注意的是，该反向偏压机制对于具有平面形貌的场效应晶体管特别有效，即，具有与形成具有一沟道区域的一基本平坦的介面，而不缠绕电极部分的一栅极电极，因此，一折叠沟道区域即如三维晶体管中的例子。
在所示的制造阶段，晶体管元件150可以包括相对于其中实现的材料系统的任何适当尺寸和配置的一栅极电极结构156，以提供形成作为初始半导体层144的一部分的一沟道区域154的所期望的可控性。如上所述，在一些说明性实施例中，沟道区域154，或至少其中的一中心区域，可被设计为一全耗尽的半导体区域，因此，需要厚度为15纳米或显著更小的一厚度。应该认识到，在另一先进制造阶段中可以形成相应的源漏区域，例如，基于一抬升源漏架构，正如前述所讨论的晶体管元件110。此外，可以提供隔离结构145A，以便横向界定相应的装置区域，例如，晶体管元件150的区域。在一些说明性实施例中，隔离结构145A可以延伸到导电层142，并可能进入导电层142而不中断层142，如果需要超出各对应隔离结构145A的一横向导电性。在其他情况下，除了隔离结构145A之外，还可进一步提供隔离结构145B，以便在需要其导电性的一横线图案化时，可延伸通过导电层142。如上述图2所讨论的，导电层142的一相应的横向图案化也可以在一更早的制造阶段完成，如果被任何合适的话。
应该理解的是，用于形成图6中所示的阶段中的半导体装置100的相应的工艺技术可基于现有的工艺技术，例如，用于定义半导体层144所需的材料特性，形成隔离结构145A，可能与隔离结构145B相结合，并提供栅极电极结构156。此外，如上所述，在第二SOI配置140中的半导体装置100的一般设计可以适当被调整，以允许与SOI配置120中，以及可能在装置区域180中所提供的电路元件的一后续的电性连接，以及与堆叠SOI配置140中的任何电路元件(例如晶体管150)的适当连接。此外，必须提供与导电层142以及掺杂半导体区域102的相应接触，以获得晶体管150和110相应的反向偏压机制。
图7示意性地示出了另一先进制造阶段中的半导体装置100的横截面图。如图所示，晶体管元件150可例如通过形成相应的源漏区域155来完成，其可以一抬升源漏架构的形式予以提供，如上所述。此外，还应认识到，源漏区域155，以及可能的栅极电极结构156，可以在其中形成高导电接触区域(未示出)，例如金属硅化物化合物等，以在形成连接到这些组件中的一个或多个的接触元件时，减少这些组件中的接触电阻。
此外，还可以提供一介电材料系统160以封装晶体管元件150，如先前在材料系统130的上下文中所讨论的。因此，堆叠SOI配置120,140可在其中分别形成具有适当尺寸和配置的晶体管元件110,150，从而增加横向封装密度，而无需不适当地减小晶体管元件110,150的临界尺寸。利用此方式，横向封装密度的增加可能与横向晶体管尺寸的减小解耦。此外，对于SOI配置或半导体区域120,140二者，现有的工艺技术可被后续应用于一中间基板键合工艺步骤，各对应的工艺步骤可以被重复的应用，而基本无需进行显著的修改。因此，传统与临界尺寸减小相关的复杂工艺可能是不需要的。
此外，在形成介电材料系统160之后，可以根据考虑到相应横向装置设计的工艺技术而形成相应的接触元件，以建立与晶体管元件110和晶体管元件150所需的电性连接。在一些说明性实施例中，可以形成至少一接触元件161，以便于延伸通过上层的SOI区域或配置140而最终连接到掺杂半导体区域102，从而为晶体管110提供相应的反向偏压机制。类似地，可以形成一接触元件162以连接到连接层142，从而提供晶体管元件150的反向偏压机制。
接触元件161,162可基于现有工艺策略而形成，其中可以形成对应的开口以延伸通过介电材料系统160且至一相应接触部分(未图示)，开口可在一较早的制造阶段予以形成。在其他情况下，可以施加用于形成相应开口的工艺步骤，使得开口也可以延伸穿过埋置绝缘层143并到达或进入用于接触元件162的导电层142。由于只有已知的材料可能必须在相应的工艺步骤中被蚀刻，该蚀刻工艺的相应微小调整可以在现有蚀刻技术的基础上予以实现。例如，如果需要施加不同的图案化工艺，可以形成相应的蚀刻掩膜(未示出)以遮蔽相应的装置区域，同时能够在其他装置区域中针对相应的开口进行图案化。在其他情况下，接触元件161可以基于两个或更多单独的接触部分而形成，如161B，161A所示，其中，可以在建立SOI配置140之前的一较早的制造阶段形成部分161B。为此，材料系统130可以被适当地图案化以便接收连接到晶体管110的接触区域的相应开口，如果需要的话，特别是连接到一接触部分(未示出)或直接连接到掺杂半导体区域102。而后，相应的开口可以通过一适当介电材料164被涂覆，然后沉积任何适当的导电材料，例如钨等。
应当注意的是，在接触部分161B可以单独形成的实施例中，在将供体基板190(见图4A，图4B，图5)接合到半导体装置100之前，也可以形成用于连接到漏极区域和/或源极区域的接触部分。在这种情况下，接触元件161,162可基于一工艺步骤而形成，该工艺步骤基本类似于接触元件162可以与接触元件161以及任何其他接触元件的上部161A一起形成，其可能需要建立晶体管元件150与SOI配置140中的任何其他电路元件之间的连接，这些电路元件需要通过相应接触元件连接。
应当理解的是，在一些说明性实施例中(未示出)，至少一些接触元件162和/或161可以被设置为延伸通过相应的隔离结构105和/或145A，相应的，这些隔离结构105和/或145A可以具有适当的横向尺寸，使这些接触元件能够可靠地对准。
在形成所需接触元件161,162，163之后，可以通过提供另一SOI配置(例如配置140)继续进行另一工艺，配置140也可以基于晶片键合技术来完成。不考虑堆叠SOI配置的数量N(N为2,3,4……)，其中至少一些可具有一反向偏压机制，可以形成一适当的金属化系统以连接到相应的接触元件。
因此，本发明提供了半导体装置及制造技术，其中，可以提供至少两个堆叠SOI配置，且其中，至少上层的SOI配置中可基于一特定设计的导电层而实现一反向偏压机制。在一些说明性实施例中，两个堆叠的SOI配置以及在其他实施例中的所有的堆叠SOI配置中实现了各自的反向偏压机制，从而在每个堆叠SOI配置中提供优越的晶体管可控性。通过适当修改相应装置层的横向设计，可以基于接触元件来建立与所有堆叠装置层的接触，同时在不需要显著减小横向尺寸的情况下，提供了显著增加的横向封装密度。因此，现有工艺技术可用于在单个SOI层或配置中形成晶体管元件，同时仍然保持由一反向偏压机制所获得的优点。以这种方式，基于复杂技术而可实现进一步的装置缩放，特别是基于SOI的全耗尽晶体管架构，同时降低与进一步降低临界尺寸相关的许多技术问题。
上述公开的具体实施例仅是说明性的，因为本发明可以以与益于本文的教导的本领域技术人员显而易见的不同但等效的方式进行修改和实践。例如，上面所述的处理步骤可以按不同的顺序执行。此外，除了权利要求中所描述的以外，没有任何限制用于本文所示的构造或设计的细节。显然，上面所公开的特定实施例可以被改变或修改，并且所有这些变化都被考虑在本发明的范围和精神内。请注意，使用“第一”、“第二”、“第三”或“第四”等术语来描述的本说明书和所附权利要求中的各种工艺或结构仅用作对这些步骤/结构的简短参考，并不一定意味着这样的步骤/结构以该顺序序列执行/形成。当然，取决于确切的权利要求语言，这种工艺的有序序列可能需要也可能不需要。因此，本文所寻求的保护应以权利要求书为准。

Claims (20)

1.一种半导体装置，包括：
第一半导体层，形成于第一埋置绝缘层上；
第一电路元件，形成于该第一半导体层之中及该第一半导体层上方；
导电层，形成于该第一电路元件上方；
第二埋置绝缘层，形成于该导电层上；以及
第二半导体层，形成于该第二埋置绝缘层上。
2.根据权利要求1所述的半导体装置，还包括形成于该第二半导体层之中及该第二半导体层上方的第二电路元件。
3.根据权利要求1所述的半导体装置，其中，该导电层包括金属种类。
4.根据权利要求1所述的半导体装置，其中，该导电层包括掺杂半导体材料。
5.根据权利要求1所述的半导体装置，还包括位于该第一埋置绝缘层下方的的导电区域。
6.根据权利要求5所述的半导体装置，还包括第一接触元件，其自该第二半导体层延伸至该导电区域。
7.根据权利要求1所述的半导体装置，还包括第二接触元件，其自该第二半导体层延伸至该导电层。
8.根据权利要求1所述的半导体装置，其中，该第一半导体层以及该第二半导体层中的至少一者为具有15纳米或更小的层厚。
9.根据权利要求8所述的半导体装置，其中，该第一半导体层与该第二半导体层同时具有15纳米或更小的该层厚。
10.根据权利要求9所述的半导体装置，其中，该第一半导体层形成第一晶体管元件的第一沟道区域的至少一部分，以及该第二半导体层形成第二晶体管元件的第二沟道区域的至少一部分。
11.根据权利要求10所述的半导体装置，其中，该第一晶体管元件以及该第二晶体管元件中的至少一者为全耗尽晶体管元件。
12.根据权利要求1所述的半导体装置，还包括形成于该第二半导体层上方的第三埋置绝缘层，随后第三半导体层形成于该第三埋置绝缘层上方。
13.一种半导体装置，包括：
第一装置区域，包括形成于第一埋置绝缘层上的第一半导体区域，该第一埋置绝缘层形成于第一反向偏压区域上；以及
第二装置区域，包括形成于第二埋置绝缘层上的第二半导体区域，该第二埋置绝缘层形成于第二反向偏压区域上，该第一装置区域以及该第二装置区域形成堆叠装置配置。
14.根据权利要求13所述的半导体装置，还包括形成中间介电材料使得该第一装置区域与该第二装置区域在该半导体装置的高度方向上分离。
15.根据权利要求13所述的半导体装置，还包括形成于该第一装置区域中的第一晶体管元件。
16.根据权利要求15所述的半导体装置，还包括形成于该第二装置区域中的第二晶体管元件。
17.根据权利要求16所述的半导体装置，其中，该第一晶体管元件以及该第二晶体管元件中的至少一者为全耗尽晶体管元件。
18.一种方法，包括：
形成电路元件在形成于第一埋置绝缘层上的第一半导体层之中及该第一半导体层上方；以及
形成层叠于该电路元件上方，该层叠包括导电层、第二埋置绝缘层以及第二半导体层，该导电层位于该电路元件的旁边。
19.根据权利要求18所述的方法，还包括在形成该层叠之前，形成中间介电材料于该电路元件上方。
20.根据权利要求18所述的方法，还包括形成第一接触元件以从该第二半导体层延伸至形成于该第一埋置绝缘层下方的反向偏压区域，以及形成第二接触元件以从该第二半导体层延伸至该导电层。
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