CN114121679B - 基于背偏调制的半导体器件、制备方法及系统 - Google Patents

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Abstract

本发明提供一种基于背偏调制的半导体器件、制备方法及系统，通过具有双绝缘层的基底，可制备具有背偏电极及中间层的半导体器件，且在半导体器件中，中间层位于绝缘层之间，并与背偏电极电连接，从而通过对功率管的静态漏电监测，可确定功率管的散热背偏，并通过背偏电极可调节降低功率管的漏电功耗，减少漏电生热；进一步的P型或N型的中间层，还可作为功率管的热沉，从而实现对功率管的散热；进一步的位于绝缘层之间且独立设置的中间层，还可在背偏调制期间避免对其他元件造成影响，同时还可提供较大的调节范围。因此，本发明可有效解决高密度集成的多功能芯片的散热问题，使得半导体器件中的电路具有较高的热稳定性。

Description

基于背偏调制的半导体器件、制备方法及系统
技术领域
本发明属于半导体领域，涉及一种基于背偏调制的半导体器件、制备方法及系统。
背景技术
随着新能源汽车、智能电网、移动通讯等产业的飞速发展，功率半导体器件受到越来越多重视，如电源管理、各种电子设备驱动、射频开关等，以及随着半导体行业的发展，芯片的集成度越来越高，集成的功能也越来越多，导致芯片的散热问题越来越突出，导热性能差的问题对于大功率器件尤其明显，当器件无法及时有效的散热时，器件工作稳定性就会受到严重影响，从而散热性对于半导体器件是一个令人困扰的问题。
因此，提供一种基于背偏调制的半导体器件、系统及制备方法，实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种基于背偏调制的半导体器件、制备方法及系统，用于解决现有技术中半导体器件的散热问题。
为实现上述目的及其他相关目的，本发明提供一种基于背偏调制的半导体器件的制备方法，包括以下步骤：
提供基底，所述基底包括自下而上依次叠置的衬底、第一绝缘层、中间层、第二绝缘层及器件层；
于所述器件层中形成功率管，并于所述功率管外围形成器件绝缘层；
形成第一沟槽，所述第一沟槽贯穿所述器件绝缘层及所述第二绝缘层，并显露所述中间层；
于所述第一沟槽的底部形成中间绝缘层，所述中间绝缘层贯穿所述中间层且与所述第一绝缘层相接触；
形成第二沟槽，所述第二沟槽与所述第一沟槽相连通，且所述第二沟槽贯穿所述中间绝缘层，并显露位于所述功率管下方的所述中间层的侧壁；
于所述第一沟槽及所述第二沟槽中形成背偏电极。
可选地，所述基底包括双埋层SOI基底。
可选地，采用2次智能剥离法制备所述双埋层SOI基底。
可选地，所述功率管包括P型功率管或N型功率管。
可选地，采用湿法氧化法制备所述器件绝缘层及所述中间绝缘层。
可选地，所述中间层包括P型中间层或N型中间层。
本发明还提供一种基于背偏调制的半导体器件，所述半导体器件包括：
基底，所述基底包括自下而上依次叠置的衬底、第一绝缘层、中间层、第二绝缘层及器件层，且所述器件层包括功率管及位于所述功率管外围的器件绝缘层；
第一沟槽，所述第一沟槽贯穿所述器件绝缘层及所述第二绝缘层；
中间绝缘层，所述中间绝缘层位于所述第一沟槽底部，贯穿所述中间层且与所述第一绝缘层相接触；
第二沟槽，所述第二沟槽与所述第一沟槽相连通，贯穿所述中间绝缘层，并显露位于所述功率管下方的所述中间层的侧壁；
背偏电极，所述背偏电极填充所述第一沟槽及所述第二沟槽。
可选地，所述功率管包括P型功率管或N型功率管。
可选地，所述中间层包括P型中间层或N型中间层。
本发明还提供一种基于背偏调制的系统，所述系统包括：
所述半导体器件；
监测模块，所述监测模块与所述功率管电连接，以获取所述功率管的电流；
背偏控制调节模块，所述背偏控制调节模块与所述监测模块相通信，以获取所述监测模块的反馈信息，且所述背偏控制调节模块与所述背偏电极电连接，以调节所述背偏电极的电压。
如上所述，本发明的基于背偏调制的所述半导体器件、制备方法及系统，通过具有双绝缘层的所述基底，可制备具有所述背偏电极及所述中间层的所述半导体器件，且在所述半导体器件中，所述中间层位于绝缘层之间，并与所述背偏电极电连接，从而通过对所述功率管的静态漏电监测，可确定所述功率管的散热背偏，并通过所述背偏电极可调节降低所述功率管的漏电功耗，减少漏电生热；进一步的P型或N型的所述中间层，还可作为所述功率管的热沉，从而实现对所述功率管的散热；进一步的位于绝缘层之间且独立设置的所述中间层，还可在背偏调制期间避免对其他元件造成影响，同时还可提供较大的调节范围。
因此，本发明的基于背偏调制的所述半导体器件、制备方法及系统，可有效解决高密度集成的多功能芯片的散热问题，使得所述半导体器件中的电路具有较高的热稳定性。
附图说明
图1显示为本发明实施例中基底的结构示意图。
图2显示为本发明实施例中形成功率管及器件绝缘层后的结构示意图。
图3显示为本发明实施例中形成第一沟槽后的结构示意图。
图4显示为本发明实施例中形成中间绝缘层后的结构示意图。
图5显示为本发明实施例中形成第二沟槽后的结构示意图。
图6显示为本发明实施例中形成背偏电极后的结构示意图。
图7显示为本发明实施例中基于背偏调制的系统框图。
元件标号说明
100-衬底；200-第一绝缘层；300-中间层；400-第二绝缘层；500-器件层；501-功率管；502-器件绝缘层；601-第一沟槽；602-第二沟槽；700-中间绝缘层；800-背偏电极。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。本文使用的“介于……之间”表示包括两端点值。
在本申请的上下文中，所描述的第一特征在第二特征 “之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
本实施例提供一种基于背偏调制的半导体器件的制备方法，包括以下步骤：
S1：提供基底，所述基底包括自下而上依次叠置的衬底、第一绝缘层、中间层、第二绝缘层及器件层；
S2：于所述器件层中形成功率管，并于所述功率管外围形成器件绝缘层；
S3：形成第一沟槽，所述第一沟槽贯穿所述器件绝缘层及所述第二绝缘层，并显露所述中间层；
S4：于所述第一沟槽的底部形成中间绝缘层，所述中间绝缘层贯穿所述中间层且与所述第一绝缘层相接触；
S5：形成第二沟槽，所述第二沟槽与所述第一沟槽相连通，且所述第二沟槽贯穿所述中间绝缘层，并显露位于所述功率管下方的所述中间层的侧壁；
S6：于所述第一沟槽及所述第二沟槽中形成背偏电极。
本实施例的基于背偏调制的所述半导体器件的制备方法，通过具有双绝缘层的所述基底，可制备具有所述背偏电极及所述中间层的所述半导体器件，且在所述半导体器件中，所述中间层位于绝缘层之间，并与所述背偏电极电连接，从而后续通过对所述功率管的静态漏电监测，可确定所述功率管的散热背偏，并通过所述背偏电极可调节降低所述功率管的漏电功耗，减少漏电生热；进一步的P型或N型的所述中间层，还可作为所述功率管的热沉，从而实现对所述功率管的散热；进一步的位于绝缘层之间、独立设置的所述中间层，还可在背偏调制期间避免对其他元件造成影响，同时还可提供较大的调节范围。
从而，本实施例的基于背偏调制的所述半导体器件的制备方法，可有效解决高密度集成的多功能芯片的散热问题，使得所述半导体器件中的电路具有较高的热稳定性。
具体的，参阅图1~图6，以下结合附图对本实施例中的关于所述半导体器件的制备方法做进一步的介绍。
首先，执行步骤S1，参阅图1，提供基底，所述基底包括自下而上依次叠置的衬底100、第一绝缘层200、中间层300、第二绝缘层400及器件层500。
作为示例，所述基底可包括双埋层SOI基底。
具体的，本实施例中所述基底采用所述双埋层SOI基底，即所述基底中，所述衬底100为硅衬底，所述第一绝缘层200为氧化硅层，所述第二绝缘层400为氧化硅层，所述器件层500为硅层。
其中，形成所述双埋层SOI基底的方法可包括采用2次智能剥离法制备，关于制备所述双埋层SOI基底的具体步骤此处不作过分限制，但所述基底的具体材质并非局限于此。
接着，执行步骤S2，参阅图2，于所述器件层500中形成功率管501，并于所述功率管501的外围形成器件绝缘层502。
作为示例，所述功率管501可包括P型功率管或N型功率管。
具体的，根据需要所述功率管501可为P型功率管或N型功率管，如所述功率管501可采用高压功率管或指射频功率管，关于所述功率管501的具体结构、种类及制备方法，此处不作过分限制。本实施例中，所述功率管501以N型功率管作为示例，但并非局限于此。
作为示例，可采用湿法氧化法制备所述器件绝缘层502。
具体的，本实施例中，采用湿法氧化法将材质为硅的所述器件层500转化为材质为氧化硅的所述器件绝缘层502，但氧化所述器件层500的方法并非局限于此，也可采用如热氧化法等工艺，此处不作过分限制。
作为示例，所述中间层300可包括P型中间层或N型中间层。
具体的，所述中间层300可包括位于所述功率管501下方的为P型或N型的所述中间层300，以及位于P型或N型的所述中间层300外围且且位于所述器件绝缘层502下方的材质为硅的所述中间层300，以便于后续工艺的进行。其中，通过将P型或N型的所述中间层300与后续的背偏电极800的电连接，可调节降低所述功率管501的漏电功耗，以减少漏电生热，进一步的为P型或N型的所述中间层300，还可作为所述功率管501的热沉，从而实现对所述功率管501的散热。关于所述中间层300的结构、掺杂类型及掺杂量等，此处不作过分限制。
接着，执行步骤S3，参阅图3，形成第一沟槽601，所述第一沟槽601贯穿所述器件绝缘层502及第二绝缘层400，并显露所述中间层300。
作为示例，形成所述第一沟槽601的方法可包括湿法刻蚀。
具体的，本实施例中，形成所述第一沟槽601的方法采用HF酸进行刻蚀，以制备具有一定深宽比的所述第一沟槽601，但并非局限于此，如也可采用干法刻蚀，此处不作过分限制。
接着，执行步骤S4，参阅图4，于所述第一沟槽601的底部形成中间绝缘层700，所述中间绝缘层700贯穿所述中间层300且与所述第一绝缘层200相接触。
具体的，当形成所述第一沟槽601后，可通过氧化法，将显露的材质为硅的所述中间层300氧化成材质为氧化硅的所述中间绝缘层700，所述中间绝缘层700贯穿所述中间层300且与所述第一绝缘层200相接触。
作为示例，可采用湿法氧化法制备所述中间绝缘层700。
具体的，本实施例中，采用湿法氧化法将显露的材质为硅的所述中间层300转化为材质为氧化硅的所述中间绝缘层700，但氧化所述中间层300的方法并非局限于此，也可采用如热氧化法等工艺，此处不作赘述。
接着，执行步骤S5，参阅图5，形成第二沟槽602，所述第二沟槽602与所述第一沟槽601相连通，且所述第二沟槽602贯穿所述中间绝缘层700，并显露位于所述功率管501下方的所述中间层300的侧壁。
作为示例，形成所述第二沟槽602的方法可包括湿法刻蚀。
具体的，本实施例中，形成所述第二沟槽602的方法采用HF酸进行刻蚀，以制备具有一定深宽比的所述第二沟槽602，但并非局限于此，如也可采用干法刻蚀等，此处不作过分限制。
接着，执行步骤S6，参阅图6，于所述第一沟槽601及第二沟槽602中形成背偏电极800。
具体的，所述背偏电极800可通过沉积金属制备，如沉积TiN及钨等合金，以制备形成所述背偏电极800，由于所述第一沟槽601及第二沟槽602相贯通，且所述第二沟槽602显露位于所述功率管501下方的所述中间层300的侧壁，从而形成的所述背偏电极800可与所述背偏电极800电连接，且由于所述第一沟槽601及所述第二沟槽602自上而下依次贯穿所述器件绝缘层502、第二绝缘层400、中间绝缘层700，并显露所述第一绝缘层200及所述中间层300的侧壁，从而位于所述功率管501下方的所述中间层300位于绝缘层之间，且独立设置，从而在后续的背偏调制过程中，可避免对其他元件造成影响，同时还可提供较大的调节范围。
如图1~图6，本实施例提供一种基于背偏调制的半导体器件，所述半导体器件包括：
基底，所述基底包括自下而上依次叠置的衬底100、第一绝缘层200、中间层300、第二绝缘层400及器件层500，且所述器件层500包括功率管501及位于所述功率管501外围的器件绝缘层502；
第一沟槽601，所述第一沟槽601贯穿所述器件绝缘层502及所述第二绝缘层400；
中间绝缘层700，所述中间绝缘层700位于所述第一沟槽601底部，贯穿所述中间层300且与所述第一绝缘层200相接触；
第二沟槽602，所述第二沟槽602与所述第一沟槽601相连通，贯穿所述中间绝缘层700，并显露位于所述功率管501下方的所述中间层300的侧壁；
背偏电极800，所述背偏电极800填充所述第一沟槽601及所述第二沟槽602。
具体的，关于所述半导体器件的制备此处不作赘述，其中，所述功率管501可包括P型功率管或N型功率管，如高压功率管或指射频功率管等；所述中间层300可包括P型中间层或N型中间层。
关于所述半导体器件的结构制备等，可参阅上述有关所述半导体器件的制备，此处不作赘述。
参阅图7，本实施例还提供一种基于背偏调制的系统，所述系统包括：
半导体器件；
监测模块，所述监测模块与所述功率管电连接，以获取所述功率管的电流；
背偏控制调节模块，所述背偏控制调节模块与所述监测模块相通信，以获取所述监测模块的反馈信息，且所述背偏控制调节模块与所述背偏电极电连接，以调节所述背偏电极的电压。
具体的，关于所述半导体器件的结构、制备方法等，此处不作赘述。
其中，所述监测模块与所述功率管501电连接，用以监测所述功率管501的电流，并将采集到的电流信息反馈给所述背偏控制调节系统，所述背偏控制调节系统与所述背偏电极800电连接，当所述功率管501的电流超过阈值时，所述背偏控制调节系统产生对应的电压施加在所述背偏电极800上，以对所述功率管501的电流进行调节，从而对所述功率管501中的寄生晶体管进行调节，以最终实现漏电的调节，以NMOS为例，其背偏调节为负向，其中，调节的范围与所述第二绝缘层400和所述功率管501的厚度，以及所述中间层300和所述功率管501的掺杂相关。
本实施例通过对所述功率管501的静态漏电监测，可确定所述功率管501的散热背偏，所述背偏控制调节系统可以为片上的，也可以为外部提供，此处不作过分限制，且P型或N型的所述中间层300还可作为所述功率管501的热沉，从而实现对所述功率管501的散热；进一步的位于绝缘层之间且独立设置的所述中间层300，还可在背偏调制期间避免对其他元件造成影响，同时还可提供较大的调节范围。从而，本实施例可有效解决高密度集成的多功能芯片的散热问题，使得所述半导体器件中的电路具有较高的热稳定性。
综上所述，本发明的基于背偏调制的所述半导体器件、制备方法及系统，通过具有双绝缘层的所述基底，可制备具有所述背偏电极及所述中间层的所述半导体器件，且在所述半导体器件中，所述中间层位于绝缘层之间，并与所述背偏电极电连接，从而通过对所述功率管的静态漏电监测，可确定所述功率管的散热背偏，并通过所述背偏电极可调节降低所述功率管的漏电功耗，减少漏电生热；进一步的P型或N型的所述中间层，还可作为所述功率管的热沉，从而实现对所述功率管的散热；进一步的位于绝缘层之间且独立设置的所述中间层，还可在背偏调制期间避免对其他元件造成影响，同时还可提供较大的调节范围。
因此，本发明的基于背偏调制的所述半导体器件、制备方法及系统，可有效解决高密度集成的多功能芯片的散热问题，使得所述半导体器件中的电路具有较高的热稳定性。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种基于背偏调制的半导体器件的制备方法，其特征在于，包括以下步骤：
提供基底，所述基底包括自下而上依次叠置的衬底、第一绝缘层、中间层、第二绝缘层及器件层；
于所述器件层中形成功率管，并于所述功率管外围形成器件绝缘层；
形成第一沟槽，所述第一沟槽贯穿所述器件绝缘层及所述第二绝缘层，并显露所述中间层；
于所述第一沟槽的底部形成中间绝缘层，所述中间绝缘层贯穿所述中间层且与所述第一绝缘层相接触；
形成第二沟槽，所述第二沟槽与所述第一沟槽相连通，且所述第二沟槽贯穿所述中间绝缘层，并显露位于所述功率管下方的所述中间层的侧壁；
于所述第一沟槽及所述第二沟槽中形成背偏电极。
2.根据权利要求1所述的半导体器件的制备方法，其特征在于：所述基底包括双埋层SOI基底。
3.根据权利要求2所述的半导体器件的制备方法，其特征在于：采用2次智能剥离法制备所述双埋层SOI基底。
4.根据权利要求1所述的半导体器件的制备方法，其特征在于：所述功率管包括P型功率管或N型功率管。
5.根据权利要求1所述的半导体器件的制备方法，其特征在于：采用湿法氧化法制备所述器件绝缘层及所述中间绝缘层。
6.根据权利要求1所述的半导体器件的制备方法，其特征在于：所述中间层包括P型中间层或N型中间层。
7.一种基于背偏调制的半导体器件，其特征在于，所述半导体器件包括：
基底，所述基底包括自下而上依次叠置的衬底、第一绝缘层、中间层、第二绝缘层及器件层，且所述器件层包括功率管及位于所述功率管外围的器件绝缘层；
第一沟槽，所述第一沟槽贯穿所述器件绝缘层及所述第二绝缘层；
中间绝缘层，所述中间绝缘层位于所述第一沟槽底部，贯穿所述中间层且与所述第一绝缘层相接触；
第二沟槽，所述第二沟槽与所述第一沟槽相连通，贯穿所述中间绝缘层，并显露位于所述功率管下方的所述中间层的侧壁；
背偏电极，所述背偏电极填充所述第一沟槽及所述第二沟槽。
8.根据权利要求7所述的基于背偏调制的半导体器件，其特征在于：所述功率管包括P型功率管或N型功率管。
9.根据权利要求7所述的基于背偏调制的半导体器件，其特征在于：所述中间层包括P型中间层或N型中间层。
10.一种基于背偏调制的系统，其特征在于，所述系统包括：
权利要求7~9中任一所述半导体器件；
监测模块，所述监测模块与所述功率管电连接，以获取所述功率管的电流；
背偏控制调节模块，所述背偏控制调节模块与所述监测模块相通信，以获取所述监测模块的反馈信息，且所述背偏控制调节模块与所述背偏电极电连接，以调节所述背偏电极的电压。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114582859B (zh) * 2022-05-05 2022-07-05 微龛(广州)半导体有限公司 用于薄膜晶体管的esd防护器件结构及制备方法
CN116403902B (zh) * 2023-06-08 2023-08-18 微龛(广州)半导体有限公司 一种垂直双极性结型晶体管及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109509750A (zh) * 2017-09-15 2019-03-22 格芯公司 具有反向偏压机制的堆叠soi半导体装置
CN110890418A (zh) * 2019-12-02 2020-03-17 中国科学院上海微系统与信息技术研究所 一种具有双埋氧层的晶体管结构及其制备方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4231612B2 (ja) * 2000-04-26 2009-03-04 株式会社ルネサステクノロジ 半導体集積回路
US9281198B2 (en) * 2013-05-23 2016-03-08 GlobalFoundries, Inc. Method of fabricating a semiconductor device including embedded crystalline back-gate bias planes
US10269617B2 (en) * 2016-06-22 2019-04-23 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate comprising an isolation region

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109509750A (zh) * 2017-09-15 2019-03-22 格芯公司 具有反向偏压机制的堆叠soi半导体装置
CN110890418A (zh) * 2019-12-02 2020-03-17 中国科学院上海微系统与信息技术研究所 一种具有双埋氧层的晶体管结构及其制备方法

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