TW201916381A - 具有反向偏壓機制之堆疊ｓｏｉ半導體裝置 - Google Patents

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Abstract

本發明涉及具有反向偏壓機制的堆疊SOI半導體裝置，其中，一半導體裝置包括至少兩個堆疊SOI層或配置，各該SOI層或配置可包括基於一給定技術節點形成的電晶體元件。至少該頂層的設備層可包括用於提供相應電晶體元件的優越可控性的一反向偏壓機制。在一些說明性實施例中，至少兩個堆疊SOI配置可在其中實現一反向偏壓機制，其中，提供一適當的接觸方式以便連接到各堆疊設備層對應的埋置絕緣層下方的相應導電區域或層。因此，在一給定技術節點的基礎上，可以提高橫向封裝密度。

Description

具有反向偏壓機制之堆疊SOI半導體裝置
一般而言，本發明涉及基於提供增加整體封裝密度的集成方案而形成的半導體裝置的領域。
在過去的幾十年中，通過持續減少單個電路元件(例如場效應電晶體等)的臨界尺寸，半導體裝置領域已取得了顯著的進展。基本上，減少電晶體和其他電路元件的整體橫向尺寸導致了複雜半導體裝置中的一巨大封裝密度，其中，在一個代表複雜中央處理單元的單個半導體晶片中可以提供數億個獨立的電晶體元件。通過減小橫向尺寸以增加封裝密度，特別是在關鍵裝置區域中，例如靜態和動態RAM(隨機存取記憶體)區域，其中大量的電晶體元件(可與一存儲電容器相結合)可能必須在半導體裝置的限制區域內提供以便提供較高的資訊密度。這種尺寸的減小伴隨著電晶體性能的顯著優勢。作為一個典型的例子，在關鍵信號路徑中增加的電晶體切換速度可以允許控制電路在顯著增加的時脈頻率下工作，從而提高操作速度。
儘管半導體裝置的臨界尺寸的持續減小具 有許多優點，然而，必須還要考慮隨著這些發展所產生的很多副作用，從而不過分抵消提高操作速度和封裝密度所獲得的效果。例如，在持續減小電晶體元件的柵極長度時，電晶體元件的相應通道的可控性可能需要顯著的努力，以便提供所需的功能特性，即便對於高複雜度的短通道電晶體而言也是如此。在其他方面，複雜電晶體中的總寄生電容可能有助於一小於預期的性能增益，因為例如，一非全空乏(depleted)的通道區域與一存在的塊體區域相結合，可能會導致相應的電晶體元件的操作速度降低，即便是在30nm或更小的極小垂直尺寸的基礎上形成。因此，在提供電晶體本體足夠的通道可控性以及不可忽略的寄生電容方面所存在的不斷增加的困難，在提供優越的電晶體配置方面推動了各自的發展。例如，在一些複雜的方法中，可以根據各自的半導體鰭片而使用“三維”電晶體架構，其可具有由一環柵電極結構控制的兩個或多個表面區域，此不僅增強了通道的可控性，也有助於提高電流驅動能力。在其他方法中，針對在複雜材料系統的基礎上提供複雜的柵電極結構已經做出了重大的努力，以實現卓越的通道可控性，同時仍然保留了已知的平面型電晶體架構。
不管所使用的電晶體架構如何，可以應用所謂的“SOI”(絕緣體上矽或絕緣體上半導體)架構，以進一步減少電晶體本體或電晶體通道的寄生電容，同時也增強電晶體本體與周圍裝置區域的隔離。在SOI架構中，一埋置絕緣層，例如，包括二氧化矽、氮化矽等，通常形成在 一對應半導體層的下方，例如一晶體矽層、一晶體矽/鍺層、一晶體矽/碳層等，在埋置絕緣層中或埋置絕緣層的上方可以形成相應的電晶體元件。因此，除了橫向隔離結構，例如淺溝槽隔離，該埋置絕緣層可以導致各相應電晶體區域的一基本完全絕緣，從而在電晶體元件的操作期間提供優越的條件。
如上所述，平面型電晶體架構通常基於已知的技術概念，這些概念在過去幾十年中被證明是高效的。因此，已經開發出適當的策略，以適應需要進一步減少臨界尺寸的策略。另一方面，三維電晶體架構的實現伴隨著多個複雜工藝，其可顯著地影響總體製造成本。
由於這些原因，平面型電晶體架構的概念已經被進一步發展，以克服進一步降低平面型SOI電晶體元件的臨界尺寸所涉及的許多技術問題。如上所述，通常可以使用高複雜度的柵電極結構來獲得所需的通道可控性，然而，仍然可能需要額外的措施，以便允許各對應通道長度的進一步減小。在這方面的一個機制可以提供優越的基本電晶體參數的可控性，例如閾值電壓等，並結合優越的通道可控性，其中附加的控制電壓可以施加到設置在埋置絕緣層下方的一導電區域，因此，能夠對穿過埋置絕緣層的半導體層中的電荷載流子產生影響。一相應的附加控制電壓可以被稱為“反向偏壓”(back bias)，且相應的概念也可將被稱為“反向偏壓機制”。也就是說，利用SOI架構，埋置絕緣層可以被認為是一介電質阻擋(dielectric barrier)， 然而，通過在埋置絕緣層的下方提供適當的摻雜半導體區域，仍然可以提供在通道區域中的電荷載流子上建立一定的靜電影響的可能性，其可額外的連接到一適當的基準電壓源，以便“按需”提供一額外控制電壓。因此，可以使用反向偏壓機制以實現基於SOI架構的場效應電晶體的優越的靜態特性和動態特性。
此外，在提高整體電晶體性能的進一步嘗試中，可以建立一全空乏電晶體配置。此通常通過減小電晶體元件的至少該通道區域的一相應厚度來實現，使得電晶體元件在某種狀態下，相對於大多數的電荷載流子，各相應通道區域可基本被完全空乏。
儘管一全空乏SOI電晶體的概念提供了顯著的性能增益，並且因此允許包括大量的電晶體元件的高複雜度的半導體裝置的配置，但事實證明，進一步降低臨界尺寸至30nm或更小的區域中可能導致重大的技術問題，這些技術問題在努力以進一步提高高複雜半導體裝置的整體封裝密度時需要被克服。另一方面，基於三維電晶體架構的封裝密度的相應增加可能面臨重大的技術挑戰，以及顯著增加的製造成本，已經做出了顯著努力以便減輕至少一些與進一步縮小裝置尺寸相關的技術問題，尤其是在平面型技術中。
例如，美國專利公開第2013/0089978號揭露了一種基於全空乏SOI架構的電晶體元件的基礎上形成的積體電路，其中，一公共阱區域，即形成在埋置絕緣層 下方的一摻雜區域，可用於一P型電晶體以及一N型電晶體，其中，該公用的阱區域可用於偏壓對應互補型電晶體的反向摻雜的反向偏壓區域。
例如，美國專利第7821066號所公開的其他方法中，該埋置絕緣層可用於作為一多層元件，從而具體的設計該埋置絕緣層的特性。EP 0843344B1號專利公開了一種通過使用已知SOI技術來轉移一半導體層的工藝。同樣地，美國專利第7960248號揭露了一種轉移薄層的方法。
雖然，在現有技術文檔中揭露的技術方法旨在基於已知的全空乏SOI架構提高電晶體性能和/或增加整體封裝密度，例如，通過考慮半導體層的轉移，以提供形成堆疊裝置配置的可能性，然而，結果表明，這些方法，例如使用一反向偏壓機制在適當提高封裝密度的同時保留優異的電晶體可控性方面也不理想。
鑒於上述情況，本發明涉及半導體裝置及製造技術，其中可以提高封裝密度，同時保持良好的控制機制，例如一反向偏壓機制，同時避免或至少減少上述問題中的一個或多個的影響。
以下給出了本發明的一簡化摘要，以便提供對本發明的一些方面的基本理解。本摘要並非是對於本發明的詳盡概述。其不打算識別本發明的關鍵或重要元件，或劃定本發明的範圍。其唯一目的是以簡化形式提出一些 概念，以作為後面討論的更詳細描述的序言。
一般而言，本發明基於一可用的堆疊SOI架構的概念，於一說明性實施例中，基於一全空乏電晶體配置，其中，可以實現至少兩個堆疊設備層，其中，至少上層的SOI設備層可在其中實現一反向偏壓機制，以提供優越的電晶體性能。在說明性實施例中，該反向偏壓機制也可在至少另一SOI設備層中實現，從而有助於在至少兩個堆疊SOI設備中提供優越的電晶體性能，並能夠實現現有的平面型電晶體配置，同時也顯著增加了整體封裝密度。
本文所揭露的一說明性實施例涉及一種半導體裝置，其包括形成於一第一埋置絕緣層上的一第一半導體層。該半導體裝置還包括形成於該第一半導體層之中以及該第一半導體層的上方的一第一電路元件。此外，一導電層形成於該第一電路元件的上方，以及一第二埋置絕緣層形成於該導電層上。另外，該半導體裝置包括形成於該第二埋置絕緣層上的一第二半導體層。
本文所揭露的另一說明性實施例涉及一種半導體裝置。該半導體裝置包括一第一裝置區域，其包括形成於一第一埋置絕緣層上的一第一半導體區域，該第一埋置絕緣層依次形成於一第一反向偏壓區域上。該半導體裝置還包括一第二裝置區域，其包括形成於一第二埋置絕緣層上的一第二半導體區域，該第二埋置絕緣層形成於一第二反向偏壓區域上，其中，該第一裝置區域以及該第二 裝置區域形成一堆疊裝置配置。
本文所揭露的又一說明性實施例涉及一種方法，其包括形成一電路元件於形成在一第一埋置絕緣層上的一第一半導體層中以及該第一半導體層的上方的一電路元件。該方法還包括形成一層疊於該第一電路元件的上方，其中，該層疊包括一導電層、一第二埋置絕緣層以及一第二半導體層。該導電層位於該電路元件的旁邊。
100‧‧‧半導體裝置
101‧‧‧基板
102‧‧‧摻雜半導體區域
103‧‧‧埋置絕緣層
104、144‧‧‧半導體層
105‧‧‧隔離結構
106‧‧‧接觸元件
107、108‧‧‧工藝步驟
110、150‧‧‧電晶體元件
111‧‧‧電極材料
112‧‧‧柵極介電材料
113‧‧‧側壁間隔結構
114‧‧‧通道區域
115‧‧‧源漏區域
116‧‧‧柵電極結構
120、140‧‧‧SOI配置
130‧‧‧材料系統
131、132、143、143A、143B、143C、143D‧‧‧材料層
142‧‧‧導電層
142A、142B‧‧‧區域
145A、145B‧‧‧隔離結構
154‧‧‧通道區域
155‧‧‧源漏區域
156‧‧‧柵電極結構
160‧‧‧介電材料系統
161、162、163‧‧‧接觸元件
161A、161B‧‧‧部分的接觸元件
180‧‧‧裝置區域
190‧‧‧施體基板
191‧‧‧載體材料
192‧‧‧停止層(停止材料)
本發明可以參考結合附圖的描述進行理解，其中，類似的附圖標記標識類似的元件，且其中：第1圖示意性的示出了在一製造階段期間一半導體裝置的一橫截面圖，其中，一第一電路元件，例如一電晶體元件，可根據一SOI配置而形成，且在一些說明性實施例中，使用一反向偏壓機制；第2圖示意性地示出了在另一先進製造階段的第1圖的半導體裝置，其中，可以形成一封裝介電材料以及一導電層；第3圖示意性示出了形成用於建立一施體基板的層之後，和/或用於成為另一埋置絕緣層或其中的至少一部分的層之後的半導體裝置的一橫截面圖；第4A圖示意性地示出了具有一基板形成於其上(至少局部地)的一SOI配置，即隨後是一半導體層的一埋置絕緣層，其中，另一介電質可被額外地形成以作為用於轉移該半導體層到另一基板的另一埋置絕緣層和/或一層的至少 一部分；第4B圖示意性地示出了具有一施體基板形成在其上、至少局部地的一SOI配置，即隨後是一半導體層的一埋置絕緣層，用於將半導體層轉移到與一導電層結合的另一基板以於轉移至另一基板後作為一反向偏壓層的一埋置絕緣層和/或一層；第5圖示意性地示出了一堆疊配置的包括第3圖所示的半導體裝置以及第4圖所示的裝置的一複合裝置的一橫截面圖；第6圖示意性地示出了在另一先進製造階段中的半導體裝置，其中，可以基於在第5圖所示的堆疊配置的基礎上所獲得的另一SOI配置的基礎上而形成另一電路元件；以及第7圖為根據示例性實施例，示意性地示出了具有兩個堆疊SOI配置的在另一先進製造階段中的半導體裝置，各半導體裝置包括一相應的電路元件以及一反向偏壓機制。
雖然本文所公開的主題容易受到各種修改和替代形式的影響，但在附圖中舉例說明了具體的實施例，並在本文中進行了詳細描述。然而，應該理解的是，本文中的具體實施例的描述並非意在將本發明限制於所公開的特定形式，相反，其旨在涵蓋由所附申請專利範圍所定義的落入本發明的精神和範圍內的所有的修改、均等物和替代物。
在下面的描述中，為了解釋的目的，闡述了許多具體細節，以便提供對示例性實施例的透徹理解。然而，顯而易見的是，這些示例性實施例可以在沒有這些具體細節或等效佈置的情況下實施。在其他實施例中，以框圖形式示出已知的結構和裝置以避免不必要地遮蔽示例性實施例。此外，除非另有說明，所有在說明書和申請專利範圍中使用的表示成分、反應條件的數量、比例和數值性質的所有數字，應被理解為在所有情況下都被修改為“約”。
下面描述本發明的各種說明性實施例。為了清楚起見，在本說明書中並未描述實際體現的所有特徵。當然，在開發任何這樣的實際實施例時，必須進行大量的實施具體決策，以實現開發人員的特定目標，例如，與系統相關和業務相關約束的一致性，其將依據不同實施例者而有所不同。此外，還應認識到，這樣的開發努力可能是複雜並耗時的，但對於本領域的普通技術人員而言，本發明絕不是例行公事。
先將參考所附圖示描述本發明。在附圖中示意性地描繪出各種結構、系統和裝置，僅為了解釋的目的，以避免本領域的技術人員熟知的細節掩蓋本發明。然而，附圖包括於本發明的說明性實施例的描述和解釋。本文所使用的詞和短語應被理解並解釋為符合相關技術領域熟練者對於這些詞和短語的理解具有意義一致性。沒有一個術語或短語的特殊定義，即與本領域技術人員所理解的 普通或習慣意義不同的定義，意在通過這裡的術語或短語的一致用法來暗示。在一術語或短語意在具有一特殊含義的範圍內，即，除了本領域技術人員熟知的含義之外，這種特殊的定義應以一明確方式直截了當地表述於說明書中，以提供術語或短語特殊的含義。
如上所述，本發明基於現有SOI架構的技術概念，特別是全空乏的電晶體元件，可以基於一堆疊配置而在複雜的半導體裝置中使用，即基於通過將至少兩個SOI設備層堆疊於另一者上而獲得的一裝置配置，從而保持一SOI架構的相關優點，同時還可使得一給定晶片區域的封裝密度的顯著增加，即使對於已知工藝技術的技術範圍內的臨界尺寸也是如此。
此外，至少SOI設備層的頂層可以配置一反向偏壓機制，即，在對應電晶體元件的至少該通道區域的下方設置一適當的導電材料層，從而保證優良的可控性，以及對應電晶體元件的性能。在一些說明性實施例中，該反向偏壓機制可以在至少兩個堆疊SOI配置中予以提供，以在任何這些堆疊配置中提供優越的電晶體性能。因此，在這樣的實施例中，可以基於已知的工藝技術形成一第一配置，而另外，任何其他電路元件可以在較深的裝置區域中實現，例如，電晶體形式的非SOI電路元件，以及本體二極體等本領域所熟知的電路元件。另一方面，可以在該第一配置中實現基於一反向偏壓機制形成的複雜電晶體元件的各個裝置區域，並且可以適當地適應關於位置、尺寸 和局部互連結構的特定修改，以便在實現在第一配置上堆疊一第二SOI配置之後，允許第一配置的電路元件的正確連接，其也可以適應位置、尺寸和互連結構，從而可以實現橫向封裝密度的顯著增加，即使必須設計某些裝置區域，以便提供一增加區域以用於建立相應的互連和接觸結構。在進一步的說明性實施例中，除了第一以及第二SOI配置或層之外，如果被任何適合於提高整體封裝密度，則可以實現一個或多個附加堆疊SOI配置，而不需要減小臨界裝置尺寸的大小。
兩個或多個SOI配置的堆疊可在一第一載體基板中實現一個或多個SOI配置之後，而通過已知晶圓鍵合技術來實現，其中，用於提供進一步的反向偏壓機制的一相應的導電層可基於任何適當的材料而形成在該初始載體基板上，例如，摻雜半導體材料，含金屬材料，例如，一金屬矽化物材料，含鎢材料等，而在其他情況下，一相應的導電層可形成於另一施體基板上，且還可以在其上形成具有適當厚度的另一結晶半導體材料，然後，可以將其轉移到已有形成一個或多個堆疊SOI配置於其中的該載體基板中。
第1圖示意性的示出了在一中間製造階段的一半導體裝置100的一橫截面圖，其中，可在一基板101之中或基板101的上方形成多個電路元件，其可為任何適當的載體材料，例如，一結晶半導體材料，其上形成有一中等厚度的半導體材料的一介電材料等。在一些說明性實 施例中，半導體裝置100可以包括一SOI配置120，其可以被理解為包括一埋置絕緣層103的一裝置區域，例如由任何適當的介電材料所形成，例如二氧化矽、氮化矽、含氮碳化矽或其他適當介電材料，例如高K介電材料等。
此外，該SOI配置或裝置區域120可以包括一半導體層104，其可以是用於形成一電晶體元件110的一通道區域114於其中的任何合適的基材。如上所述，在一些說明性實施例中，電晶體元件110可以是基於30奈米甚至更小的臨界尺寸(例如柵極長度)形成的一複雜電晶體元件，從而由包括一電極材料111、一柵極介電材料112以及一適當的側壁間隔結構113形成的一柵極電極結構可具有一長度，即第1圖中，30奈米或更小的柵極電極結構116的一水準延伸。此外，於該製造階段中，電晶體元件110可包括形成在橫向鄰接通道區域114的半導體層104的部分中的源漏區域115，並且可以根據總體設計要求對摻雜分佈進行任何適當的配置。在第1圖所示的示例性實施例中，源漏區域115可以一抬升源漏結構的形式提供，其中，可以在初始提供的半導體層104上形成一高度摻雜的半導體材料。然而，應理解的是，本文所揭露的原理也可以應用於其他任何平面電路架構，而不管所考慮的技術，但是，該反向偏壓機制在全空乏SOI電晶體元件中是非常有利的。
此外，如上所述，在一些複雜方法中，通道區域114可被提供作為一全空乏半導體區域，其可通過 選擇半導體層104的一適當厚度來實現，至少在通道區域114的範圍中，其中，一相應的厚度可以是15奈米或顯著更少。此外，摻雜的程度，至少在通道區域114的一中心區域中，可以包括一中等的低摻雜濃度或者可以是一基本本征半導體材料，例如一晶體矽材料、一矽/鍺材料、一矽/碳材料等，視依電晶體元件110所需的整體特性而定。
此外，應該理解的是，柵極電極結構116也可以針對其中的各種元件111和112所使用相應的材料具有任何適當的配置，其中，如上所述，可能需要一高K介電材料形式的高度複雜的配置，與一適當的含金屬阻障層相結合的一特定閾值調節材料層，以及一適當的電極材料。為了方便起見，任何複雜的材料系統並未在第1圖中予以明確示出，如果這種複雜的材料系統是電晶體元件110的整體設計標準所要求的，其應該被認為包含在材料111和112中。
此外，電晶體元件110可以通過一適當設計的隔離結構105(例如一溝槽隔離)在橫向方向上接界，因此，該溝槽隔離可以延伸通過半導體層104，而到達埋置絕緣層103，或進入並穿過埋置絕緣層103。
在一些示例性實施例中，隔離結構105可具有一適當深度以及橫向尺寸以與對應的電路元件(例如電晶體元件110)適當接界，而在其他情況下，至少在某些裝置區域中，隔離結構105的深度可以適當地調整以便能夠橫向勾畫(lateral delineation)深埋的電路元件，該深埋的 電路元件可形成在基板材料101中。例如，當必須在半導體裝置100中實現任何非SOI電路元件時(例如場效應電晶體、本體二極體等)時，可以提供一相應裝置區域180。
此外，在一些說明性實施例中，例如以基板材料101的一摻雜部分的形式予以提供的一導電區域102可以至少位於通道區域114的一部分之下，以便提供一相應的反向偏壓機制。也就是說，摻雜區域102被適當的配置並定位，以允許靜電影響穿過埋置絕緣層103的通道區域114的至少一部分，從而提供優越的電晶體性能，正如上文所討論的。由於摻雜區域102可能必須連接到一適當的基準電壓，因此，可以提供一相應的接觸件106，並且可以被配置為能夠訪問摻雜半導體區域102，而在其他實施例中，可以在一後續製造階段形成一相應的接觸件。
此外，可以提供一適當的材料系統130，以便封裝電路元件，例如電晶體元件110以及可能形成在其他裝置區域(例如裝置區域180)中的任何電路元件。為此，材料系統130可以包括至少一種或多種介電材料，如二氧化矽、氮化矽等，這取決於整體裝置的需求。此外，材料系統130還可以可靠地絕緣，並因此覆蓋可能形成在半導體層104之中或之上的任何互連結構(未示出)，例如，以具有類似於柵極電極結構116的一配置的導電線路的形式，以便在SOI配置120的設備層內電性連接相應的電路元件或其部分。
此外，應該進一步認識到，在一些說明性實施例中，含金屬材料(例如矽化鎳、矽化鉑或其任何組合)的形式的適當的接觸區域(未示出)可以在各種裝置區域中提供，例如，在源漏區域115以及柵極電極結構116的頂部，從而提供在一後續製造階段中接觸的降低的電阻率的區域。在其他示例性實施例中，當仍然需要形成相應的金屬化系統，而實際形成連接SOI配置120的電路元件的接觸元件時，可以在一後續製造階段形成任何降低的電阻率的接觸區域。
如第1圖所示的半導體裝置100可基於現有的工藝策略而形成，其中，可以提供基板101，以便包括形成在埋置絕緣層103上的半導體層104的一初始版本。為此，現有的SOI基板可以作為根據如第1圖所示的製造階段中形成半導體裝置100的一初始材料。也即是說，在一些說明性實施例中，電晶體110可以根據複雜工藝技術而形成，其中，可能需要根據適當的材料成分、所需的最終層厚度等來製備半導體層104，接著是根據設備需求而形成隔離結構105的工藝步驟。應該理解的是，該半導體裝置100的一相應設計可用於適應在一後續製造階段中在配置120上堆疊另一SOI配置的實現。也就是說，在設計SOI配置120時，除了在一後續製造階段仍然需要形成任何電路元件和接觸結構的橫向定位之外，還必須考慮接觸元件等的空間橫向關係。
在形成隔離結構105之前或之後，可以執 行適當的植入工藝，以獲得與適當的接觸元件(例如元件106)相結合的摻雜半導體區域102，可代表一反向偏壓機制。接著，柵極電極結構116可以通過沉積適當的材料並基於複雜工藝技術對其進行圖案化來形成。而後，例如通過生長具有高內部摻雜濃度的相應的半導體材料，可以形成源漏區域115，而在其他情況下，可以根據植入工藝等而形成相應的源漏區域。此後，如果需要，可以施加進一步的工藝以暴露柵極電極結構116的電極材料111，該進一步的工藝可能與用於將一金屬矽化物結合在裝置110的暴露的半導體基部分中的工藝相結合。
如果需要，可以在任何製造階段暴露出裝置區域180，以在其中形成相應的電路元件，例如本體二極體、非FET元件等，其中，在一些說明性實施例中，接觸元件106的一部分可通過暴露摻雜半導體區域102的一相應部分而形成。
此後，材料系統130可以通過適當的沉積技術而形成，然後進行一平坦化，以獲得一基本平坦的表面形貌。
第2圖示意性地說明了一另一先進製造階段的半導體裝置100。如圖所示，一導電層142可形成在材料系統130上，其可以在一工藝步驟107的基礎上完成。在一些說明性實施例中，導電層142可以代表進一步堆疊在SOI配置120的頂部上的另一SOI配置的一反向偏壓機制的導電區域，並可以一金屬層的形式提供，例如，一鎢 層等，或者，在其他實施例中，以含金屬材料層的形式提供，例如一金屬矽化物層，包括鎳、鉑或其任何組合，而在其他說明性實施例中，導電層142可以一適當摻雜的半導體材料的形式予以提供。因此，在工藝步驟107期間，可以沉積任何適當的基材，例如，以非晶矽、鍺或任何合適的材料的形式，其隨後可被加工以展現出一期望的導電度。例如，層142可以被沉積為一摻雜半導體材料，或者可以通過離子注入等結合一種或多個摻雜物種。而後，可以進行一快速熱退火處理，其中，可以選擇相應的工藝參數以符合先前建立的SOI配置120的熱預算。
在其他情況下，可以沉積一半導體材料，例如，以非晶矽的形式，而後，可以沉積一個或多個合適的金屬成份，並且可以進行熱處理，以獲得一高導電性的金屬矽化物化合物。在其他情況下，適當的金屬，如鎢，可以沉積為層142，而不需要顯著的額外後沉積工藝。在其他說明性實施例中，當層142的一橫向圖案化被認為是合適的時候，工藝步驟107可以包括另一相應的圖案化工藝，例如，光刻以及蝕刻步驟，以提供導電層142的相應區域的橫向隔離，例如，當必須基於不同的基準電壓而提供相應的反向偏壓機制時。例如，區域142A，142B可通過任何適當的圖案化步驟而被移除，其中，底層材料系統130可以作為一有效的蝕刻停止材料。
第3圖示意性地示出了在另一先進製造階段中的半導體裝置100的一橫截面圖。如圖所示，一個或 多個材料層143A、143B可形成在導電層142上，其可基於一相應的工藝步驟108來完成，包括現有的沉積技術，可能與適當的平坦化工藝結合，例如CMP(化學機械拋光)等。與另一材料層結合的材料143A可作為形成在SOI配置120的頂部的另一SOI配置的一埋置絕緣層，可能與材料層143B結合，其可在例如當層143A本身的材料不能適當地提供各自的粘合和鍵合特性時，可以在一相應的基板鍵合工藝期間，提供優越的工藝條件。
例如，層143A可以具有大約10-20奈米的厚度的一二氧化矽材料的形式予以提供，其中，可例如通過等離子體增強CVD(化學氣相沉積)技術沉積這種具有所需厚度的材料，從而也符合底層電路元件的熱預算。應當理解的是，在導電層142已被圖案化以提供橫向隔離的島的實施例中，如第2圖所討論的，可以完成材料層143A的沉積，以便適當地填充相應的溝槽區域，而一適當的平坦表面形貌可以通過執行一平坦化(例如通過CMP等)來實現。此後，如果一特定選擇材料複合物可被認為適合於一後續的晶片鍵合工藝，則工藝步驟108可以包括另一沉積工藝。例如，材料143B可以包括矽、碳、氮的一化合物，具有幾奈米的一厚度。
在其他的說明性實施例中，材料系統130可以包括在其中，在其上部，一個或多個材料可在一相應的基板鍵合工藝期間適於作為粘合層。在這種情況下，可以省略導電層142，且層143A、143B中的一者或兩者可 被提供以作為材料系統130的上部。在這種情況下，導電層142可以形成在一施體基板的上方，並可隨後在相應的基板鍵合工藝期間被轉移到半導體裝置100。
第4A圖示意性地示出了包括任何適當的載體材料191(例如一矽材料)的一施體基板190的橫截面圖，於載體材料191上可以形成多個材料層。例如，可提供具有適當厚度的一停止層192(例如一二氧化矽材料、一氮化矽材料等)，接著是晶體半導體層144，例如一晶體矽層，一矽/鍺層、一鍺層等，其中，調整一初始厚度以符合在一後續製造階段形成在半導體層144之中或之上的複雜電晶體元件的需求。
如上所述，在一些說明性實施例中，半導體層144的一初始厚度可以是15奈米或更小，以便在一後續製造階段提供全空乏的電晶體元件。應該認識到，基板材料191、停止層192和半導體層144可以最初以一SOI基板的形式予以提供，其中，停止層192可以代表埋置絕緣層。此外，可以形成一介電層143C，其可代表另一SOI配置的一埋置絕緣層的一部分，可能與一表面的層143D相結合，當材料143C被認為是不太適合獲取一理想的鍵合強度等時，其可表現出所需的粘合或鍵合特性。例如，層143C可以以二氧化矽、氮化矽等形式予以提供，而層143D可以以包含矽、碳、氮等的一化合物的形式予以提供。然而，應當理解的是，層143C，143D可以被設計成符合其他設備標準，例如，有關優越的可控性和/或提供附加機 制，例如一鐵電效應等，從而使得這些層中的一層或兩層還具有一相應的高K介電材料，其可能形成以呈現一鐵電相位。
施體基板190可基於現有的沉積技術而形成，例如，從一現有SOI基板開始，包括材料191、192和144。
第4B圖示意性地示出了根據另一說明性實施例的施體基板190，其中，不僅一結晶半導體層和部分埋置絕緣材料可能必須被轉移，且一導電材料可被提供在施體基板190上，如上述在第3圖中所討論的。
因此，施體基板190可以包括載體材料191、停止材料192，緊接著是具有所需特性的半導體層144，接著是一介電層143，其可在一後續製造階段作為另一SOI配置的埋置絕緣層。例如，層143可以包括二氧化矽、氮化矽、高K介電材料等，如上所述。接著，可以提供具有如第2圖所述的特徵的導電層142，接著是一個或多個材料層131、132，其可以被適當地設計以作為適當的粘合層，並且還在連接到第3圖的半導體裝置100的施體基板190之後，補充介電材料系統130(見第3圖)。例如，一個或多個材料131、132可以以二氧化矽、氮化矽、一矽/碳/氮化合物等的形式予以提供。
施體基板190可根據現有的沉積技術而形成，從包括材料191、192和144的一初始SOI基板開始。
第5圖示意性示出了在一製造階段中的半 導體裝置100，其中，施體基板190可被連接到半導體裝置100，使得相應的材料層143D和143B(如果被提供)之間直接相互接觸，從而在向基板190和裝置100施加熱和壓力時，產生期望的粘合性。在其他情況下，當不需要這些可選層143D，143B時，相應的材料143C和143A可以直接接觸，且由於熱和壓力的應用而相互粘附。
應當理解，第5圖示意性地示出了根據第4A圖所描述的實施例的施體基板190，其中，導電層142可以設置在材料系統130的頂部。在其他說明性實施例中(未示出)，根據第4B圖的施體基板190可連接到半導體裝置100。在這種情況下，可選層132或層131可以與材料系統130接觸，且因此可以在將基板190接合到半導體裝置100之後，作為材料系統130的一部分。在此情況下，導電層142將與層143一起被轉移到半導體裝置100，作為半導體層144的埋置絕緣材料。
無論施體基板190的配置如何，一相應的SOI配置140可因此而形成在先前形成的SOI配置120的頂部，並可包括作為一反向偏壓材料層的導電層142，接著是如第4B圖所討論的用於替換的一埋置絕緣層143，而在其他情況下，埋置絕緣層可以包括兩層或多層，例如層143A、143B、143D、143C，接著是仍然由停止材料192所覆蓋的半導體層144。
在將施體基板190與半導體裝置100接合之後，另一工藝可通過現有的工藝策略而繼續進行，例如， 用於修正基板化合物(包括化合物190和100)的邊緣區域(未示出)的一工藝，接著是移除基板材料191的一工藝步驟。為此，可以應用研磨和蝕刻技術，其中，停止材料192可以確保相應工藝的可靠停止，以確保半導體層144的完整性。而後，停止材料192被移除，例如，通過高度選擇性的蝕刻配方，例如，濕化學蝕刻配方，其中，例如二氧化矽可以使用一高選擇性方式而相較於一矽材料被移除，無需過度移除層144的材料。因此，在上述的工藝步驟之後，半導體裝置100可以包括堆疊在配置120上方的SOI配置140，且包括基於導電層142實現另一反向偏壓機制的潛力。
第6圖示意性地示出了在另一先進製造階段的半導體裝置100的橫截面圖。如圖所示，一電晶體元件150可根據任何適當的裝置架構而形成在SOI配置140中，該適當的裝置架構可能與電晶體元件110的裝置架構相似或不同，視依整體裝置需求而定。應注意的是，該反向偏壓機制對於具有平面形貌的場效應電晶體特別有效，即，具有與形成具有一通道區域的一基本平坦的介面，而不纏繞電極部分的一柵極電極，因此，一折疊通道區域即如三維電晶體中的例子。
在所示的製造階段，電晶體元件150可以包括相對於其中實現的材料系統的任何適當尺寸和配置的一柵極電極結構156，以提供形成作為初始半導體層144的一部分的一通道區域154的所期望的可控性。如上所述， 在一些說明性實施例中，通道區域154，或至少其中的一中心區域，可被設計為一全空乏的半導體區域，因此，需要厚度為15奈米或顯著更小的一厚度。應該認識到，在另一先進製造階段中可以形成相應的源漏區域，例如，基於一抬升源漏架構，正如前述所討論的電晶體元件110。此外，可以提供隔離結構145A，以便橫向界定相應的裝置區域，例如，電晶體元件150的區域。在一些說明性實施例中，隔離結構145A可以延伸到導電層142，並可能進入導電層142而不中斷層142，如果需要超出各對應隔離結構145A的一橫向導電性。在其他情況下，除了隔離結構145A之外，還可進一步提供隔離結構145B，以便在需要其導電性的一橫線圖案化時，可延伸通過導電層142。如上述第2圖所討論的，導電層142的一相應的橫向圖案化也可以在一更早的製造階段完成，如果被任何合適的話。
應該理解的是，用於形成第6圖中所示的階段中的半導體裝置100的相應的工藝技術可基於現有的工藝技術，例如，用於定義半導體層144所需的材料特性，形成隔離結構145A，可能與隔離結構145B相結合，並提供柵極電極結構156。此外，如上所述，在第二SOI配置140中的半導體裝置100的一般設計可以適當被調整，以允許與SOI配置120中，以及可能在裝置區域180中所提供的電路元件的一後續的電性連接，以及與堆疊SOI配置140中的任何電路元件(例如電晶體150)的適當連接。此外，必須提供與導電層142以及摻雜半導體區域102的相應接 觸，以獲得電晶體150和110相應的反向偏壓機制。
第7圖示意性地示出了另一先進製造階段中的半導體裝置100的橫截面圖。如圖所示，電晶體元件150可例如通過形成相應的源漏區域155來完成，其可以一抬升源漏架構的形式予以提供，如上所述。此外，還應認識到，源漏區域155以及可能的柵極電極結構156可以在其中形成高導電接觸區域(未示出)，例如金屬矽化物化合物等，以在形成連接到這些元件中的一個或多個的接觸元件時，減少這些元件中的接觸電阻。
此外，還可以提供一介電材料系統160以封裝電晶體元件150，如先前在材料系統130的上下文中所討論的。因此，堆疊SOI配置120、140可在其中分別形成具有適當尺寸和配置的電晶體元件110、150，從而增加橫向封裝密度，而無需不適當地減小電晶體元件110、150的臨界尺寸。利用此方式，橫向封裝密度的增加可能與橫向電晶體尺寸的減小解耦。此外，對於SOI配置或半導體區域120、140二者，現有的工藝技術可被後續應用於一中間基板鍵合工藝步驟，各對應的工藝步驟可以被重複的應用，而基本無需進行顯著的修改。因此，傳統與臨界尺寸減小相關的複雜工藝可能是不需要的。
此外，在形成介電材料系統160之後，可以根據考慮到相應橫向裝置設計的工藝技術而形成相應的接觸元件，以建立與電晶體元件110和電晶體元件150所需的電性連接。在一些說明性實施例中，可以形成至少一 接觸元件161，以便於延伸通過上層的SOI區域或配置140而最終連接到摻雜半導體區域102，從而為電晶體110提供相應的反向偏壓機制。類似地，可以形成一接觸元件162以連接到連接層142，從而提供電晶體元件150的反向偏壓機制。
接觸元件161、162可基於現有工藝策略而形成，其中可以形成對應的開口以延伸通過介電材料系統160且至一相應接觸部分(未圖示)，開口可在一較早的製造階段予以形成。在其他情況下，可以施加用於形成相應開口的工藝步驟，使得開口也可以延伸穿過埋置絕緣層143並到達或進入用於接觸元件162的導電層142。由於只有已知的材料可能必須在相應的工藝步驟中被蝕刻，該蝕刻工藝的相應微小調整可以在現有蝕刻技術的基礎上予以實現。例如，如果需要施加不同的圖案化工藝，可以形成相應的蝕刻掩膜(未示出)以遮蔽相應的裝置區域，同時能夠在其他裝置區域中針對相應的開口進行圖案化。在其他情況下，接觸元件161可以基於兩個或更多單獨的接觸部分而形成，如161B，161A所示，其中，可以在建立SOI配置140之前的一較早的製造階段形成部分161B。為此，材料系統130可以被適當地圖案化以便接收連接到電晶體110的接觸區域的相應開口，如果需要的話，特別是連接到一接觸部分(未示出)或直接連接到摻雜半導體區域102。而後，相應的開口可以通過一適當介電材料164被塗覆，然後沉積任何適當的導電材料，例如鎢等。
應當注意的是，在接觸部分161B可以單獨形成的實施例中，在將施體基板190(見第4A圖，第4B圖，第5圖)接合到半導體裝置100之前，也可以形成用於連接到漏極區域和/或源極區域的接觸部分。在這種情況下，接觸元件161、162可基於一工藝步驟而形成，該工藝步驟基本類似於接觸元件162可以與接觸元件161以及任何其他接觸元件的上部161A一起形成，其可能需要建立電晶體元件150與SOI配置140中的任何其他電路元件之間的連接，這些電路元件需要通過相應接觸元件連接。
應當理解的是，在一些說明性實施例中(未示出)，至少一些接觸元件162和/或161可以被設置為延伸通過相應的隔離結構105和/或145A，相應的，這些隔離結構105和/或145A可以具有適當的橫向尺寸，使這些接觸元件能夠可靠地對準。
在形成所需接觸元件161、162、163之後，可以通過提供另一SOI配置(例如配置140)繼續進行另一工藝，配置140也可以基於晶片鍵合技術來完成。不考慮堆疊SOI配置的數量N(N為2、3、4......)，其中至少一些可具有一反向偏壓機制，可以形成一適當的金屬化系統以連接到相應的接觸元件。
因此，本發明提供了半導體裝置及製造技術，其中，可以提供至少兩個堆疊SOI配置，且其中，至少上層的SOI配置中可基於一特定設計的導電層而實現一反向偏壓機制。在一些說明性實施例中，兩個堆疊的SOI 配置以及在其他實施例中的所有的堆疊SOI配置中實現了各自的反向偏壓機制，從而在每個堆疊SOI配置中提供優越的電晶體可控性。通過適當修改相應裝置層的橫向設計，可以基於接觸元件來建立與所有堆疊裝置層的接觸，同時在不需要顯著減小橫向尺寸的情況下，提供了顯著增加的橫向封裝密度。因此，現有工藝技術可用於在單個SOI層或配置中形成電晶體元件，同時仍然保持由一反向偏壓機制所獲得的優點。以這種方式，基於複雜技術而可實現進一步的裝置縮放，特別是基於SOI的全空乏電晶體架構，同時降低與進一步降低臨界尺寸相關的許多技術問題。
上述公開的具體實施例僅是說明性的，因為本發明可以以與益於本文的教導的本領域技術人員顯而易見的不同但等效的方式進行修改和實踐。例如，上面所述的處理步驟可以按不同的循序執行。此外，除了申請專利範圍中所描述的以外，沒有任何限制用於本文所示的構造或設計的細節。顯然，上面所公開的特定實施例可以被改變或修改，並且所有這些變化都被考慮在本發明的範圍和精神內。請注意，使用“第一”、“第二”、“第三”或“第四”等術語來描述的本說明書和所附申請專利範圍中的各種工藝或結構僅用作對這些步驟/結構的簡短參考，並不一定意味著這樣的步驟/結構以該順序序列執行/形成。當然，取決於確切的申請專利範圍語言，這種工藝的有序序列可能需要也可能不需要。因此，本文所尋求的保護應以申請專利範圍為准。

Claims (20)

  1. 一種半導體裝置，包括：第一半導體層，形成於第一埋置絕緣層上；第一電路元件，形成於該第一半導體層之中及該第一半導體層上方；導電層，形成於該第一電路元件上方；第二埋置絕緣層，形成於該導電層上；以及第二半導體層，形成於該第二埋置絕緣層上。
  2. 如申請專利範圍第1項所述的半導體裝置，還包括形成於該第二半導體層之中及該第二半導體層上方的第二電路元件。
  3. 如申請專利範圍第1項所述的半導體裝置，其中，該導電層包括金屬種類。
  4. 如申請專利範圍第1項所述的半導體裝置，其中，該導電層包括摻雜半導體材料。
  5. 如申請專利範圍第1項所述的半導體裝置，還包括位於該第一埋置絕緣層下方的導電區域。
  6. 如申請專利範圍第5項所述的半導體裝置，還包括第一接觸元件，其自該第二半導體層延伸至該導電區域。
  7. 如申請專利範圍第1項所述的半導體裝置，還包括第二接觸元件，其自該第二半導體層延伸至該導電層。
  8. 如申請專利範圍第1項所述的半導體裝置，其中，該第一半導體層以及該第二半導體層中的至少一者為具有15奈米或更小的層厚。
  9. 如申請專利範圍第8項所述的半導體裝置，其中，該第一半導體層與該第二半導體層同時具有15奈米或更小的該層厚。
  10. 如申請專利範圍第9項所述的半導體裝置，其中，該第一半導體層形成第一電晶體元件的第一通道區域的至少一部分，以及該第二半導體層形成第二電晶體元件的第二通道區域的至少一部分。
  11. 如申請專利範圍第10項所述的半導體裝置，其中，該第一電晶體元件以及該第二電晶體元件中的至少一者為全空乏電晶體元件。
  12. 如申請專利範圍第1項所述的半導體裝置，還包括形成於該第二半導體層上方的第三埋置絕緣層，隨後第三半導體層形成於該第三埋置絕緣層上方。
  13. 一種半導體裝置，包括：第一裝置區域，包括形成於第一埋置絕緣層上的第一半導體區域，該第一埋置絕緣層形成於第一反向偏壓區域上；以及第二裝置區域，包括形成於第二埋置絕緣層上的第二半導體區域，該第二埋置絕緣層形成於第二反向偏壓區域上，該第一裝置區域以及該第二裝置區域形成堆疊裝置配置。
  14. 如申請專利範圍第13項所述的半導體裝置，還包括形成中間介電材料使得該第一裝置區域與該第二裝置區域在該半導體裝置的高度方向上分離。
  15. 如申請專利範圍第13項所述的半導體裝置，還包括形成於該第一裝置區域中的第一電晶體元件。
  16. 如申請專利範圍第15項所述的半導體裝置，還包括形成於該第二裝置區域中的第二電晶體元件。
  17. 如申請專利範圍第16項所述的半導體裝置，其中，該第一電晶體元件以及該第二電晶體元件中的至少一者為全空乏電晶體元件。
  18. 一種方法，包括：形成電路元件在形成於第一埋置絕緣層上的第一半導體層之中及該第一半導體層上方；以及形成層疊於該電路元件上方，該層疊包括導電層、第二埋置絕緣層以及第二半導體層，該導電層位於該電路元件的旁邊。
  19. 如申請專利範圍第18項所述的方法，還包括在形成該層疊之前，形成中間介電材料於該電路元件上方。
  20. 如申請專利範圍第18項所述的方法，還包括形成第一接觸元件以從該第二半導體層延伸至形成於該第一埋置絕緣層下方的反向偏壓區域，以及形成第二接觸元件以從該第二半導體層延伸至該導電層。
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