CN101364598A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体装置，其包括在半导体基板上形成的第一组晶体管、第二组晶体管和电阻器，所述第二组晶体管中每个晶体管的工作电压低于所述第一组晶体管中每个晶体管的工作电压，其中，所述第一组晶体管具有经过第一栅绝缘膜由硅系材料层在所述半导体基板上形成的第一栅电极；所述第二组晶体管具有经过第二栅绝缘膜将金属系栅材料填充在所述半导体基板上的层间绝缘膜中的栅形成用沟槽内而形成的第二栅电极；并且，所述电阻器具有电阻器本体和在所述电阻器本体上形成的电阻器保护层，所述电阻器本体利用所述硅系材料层并经过绝缘膜形成在所述半导体基板上。由此，可以设置能够高精度地设定其电阻值的电阻器。

Description

半导体装置及其制造方法
相关申请的交叉参考
本发明包含与2007年08月09日向日本专利局提交的日本专利申请JP2007-207418相关的主题，在此将该日本专利申请的全部内容并入本文作为参考。
技术领域
本发明涉及一种半导体装置和这种半导体装置的制造方法，在这种半导体装置中，在同一半导体基板上嵌入有电阻器和工作电压互不相同的晶体管。
背景技术
随着MISFET(金属绝缘半导体场效应晶体管)的高集成发展，氧化硅系栅绝缘膜中的栅极漏电流的增大以及多晶硅系栅电极中的耗尽已经成为问题。作为用来应付这些问题的措施，对于高速工作且低能耗的MIS型晶体管，讨论了能否采用包括金属栅和介电常数比氧化硅更高的栅绝缘膜的栅堆叠结构(在下文中称为“高介电常数膜/金属栅”)。然而，利用常规制造方法会导致在形成高介电常数膜/金属栅之后的累积热较高。结果，就遇到这样的问题，即，高介电常数绝缘膜的特性和可靠性劣化，且金属栅的功函数的值偏离了设计值。
为了解决这个问题，提出了埋栅(例如，镶嵌式栅)结构。这种埋栅结构通过在形成高介电常数膜/金属栅之前完成对于形成晶体管而言所必需的主要热处理过程来获得。例如在日本特开第2001-102443号公报中描述了与这种埋栅结构相关的技术。例如当使用金属电极时，这种埋栅结构的形成方法如下。即，一旦形成具有氧化硅系栅绝缘膜和多晶硅系栅电极的晶体管结构之后，除掉栅绝缘膜和栅电极部分，并且将金属系氧化物膜和金属电极重新埋入其中。利用这种方法，因为在形成金属电极之前已完成对于形成晶体管而言所必需的热处理，所以能防止金属电极劣化。
然而，实际的半导体装置需要高速工作和低能耗。为此，为了满足这些要求，在实际的半导体装置中混合形成了采用金属系氧化物膜和金属电极的晶体管以及采用现有氧化硅系栅绝缘膜和多晶硅系栅电极并用于高电压工作的晶体管。因此，具有用于高速工作且低电压工作的高介电常数膜/金属栅的镶嵌式栅结构以及具有高耐受电压的较厚栅绝缘膜的栅结构必须以嵌入的方式形成在同一芯片的同一半导体基板上。
另外，除了采用金属系氧化物膜和金属电极的晶体管以及采用现有氧化硅系栅绝缘膜和多晶硅系栅电极并用于高电压工作的晶体管之外，还需要将多晶硅电阻器嵌入在半导体基板上。下面结合图9A～图9I中示出的制造过程的截面图，描述现有技术的半导体装置制造方法的一个例子。
如图9A所示，通过执行元件隔离过程在半导体基板11中形成元件隔离区域12。在本例中，形成这些元件隔离区域12是为了例如将下列区域相互隔离开：想要形成各低电压晶体管(例如，MISFET)的区域LVN和区域LVP，想要形成中电压晶体管和高电压晶体管(例如，MISFET)的区域MV/HV，以及想要形成电阻器的区域MR。此外，区域MV/HV和区域MR被统称为第一区域11A，区域LVN和区域LVP被统称为第二区域11B。被这些元件隔离区域12相互隔离开的半导体基板11的各区域分别成为活性区域。
接着，对想要形成N沟道MISFET的区域适当地执行用于形成P型阱区域(图未示)的离子注入，用于形成防止MISFET被击穿的埋层(图未示)的离子注入，以及用于调节阈值电压(Vth)的离子注入，因此，就形成了NMOS沟道区域。另外，对想要形成P沟道MISFET的区域适当地执行用于形成N型阱区域(图未示)的离子注入，用于形成防止MISFET被击穿的埋层(图未示)的离子注入，以及用于调节阈值电压(Vth)的离子注入，因此，就形成了PMOS沟道区域。此时，可以在对应的离子注入条件下，对想要形成中电压晶体管和高电压晶体管的区域MV/HV以及想要形成各低电压晶体管的区域LVN和区域LVP执行离子注入。
接着，在半导体基板11的区域MV/HV的表面上形成栅绝缘膜13。在很多情况下，高电压晶体管和中电压晶体管分别具有厚的栅绝缘膜。因此，栅绝缘膜13例如由氧化硅膜形成。例如通过在750～900℃下执行热氧化而将氧化硅膜形成为2～4nm的厚度。栅绝缘膜13形成在区域MV/HV的表面上，与此同时栅绝缘膜13也形成在第一区域11A的区域MR上和第二区域11B的各活性区域上。然而在本例中，栅绝缘膜13在区域MR中用作绝缘膜61，并且还在第二区域11B中用作伪栅绝缘膜14。
接着，在栅绝缘膜13、绝缘膜61和伪栅绝缘膜14上形成用于形成第一栅电极、电阻器本体和伪栅电极的硅系材料层71。例如经过栅绝缘膜13、绝缘膜61和伪栅绝缘膜14在半导体基板11的整个表面上沉积多晶硅、非晶硅或硅锗层，从而将硅系材料层71形成在该整个表面上。当硅系材料层71例如由多晶硅层形成时，利用低压化学气相沉积(LP-CVD)方法。在本例中，使用甲硅烷(SiH4)作为原料气体，并将沉积温度设为580～620℃。在这种条件下，将多晶硅层沉积为100～150nm的厚度，例如150nm的厚度。
接着，执行用于减小栅电阻的离子注入过程。利用抗蚀剂涂敷技术和光刻技术，在硅系材料层71上形成抗蚀剂膜(图未示)，并且形成开口部使其暴露出第一区域11A中的区域MV/HV。随后，为了减小区域MV/HV中的硅系材料层71的栅电阻，对区域MV/HV中的硅系材料层71执行离子注入。作为一个例子，在P沟道MISFET的情况下，以注入能量5keV、剂量8×1015/cm2的条件将硼(B)离子注入到区域MV/HV中的硅系材料层71内。另一方面，在N沟道MISFET的情况下，以注入能量10keV、剂量8×1015/cm2的条件将磷(P)离子注入到区域MV/HV中的硅系材料层71内。上述离子注入条件仅仅是一个例子，且这些条件可以适当地选择。此后，例如通过执行灰化处理并使用硫酸与过氧化氢的混合液体，将上述抗蚀剂膜除掉。
接着，同样地，利用抗蚀剂涂敷技术和光刻技术，在硅系材料层71上形成抗蚀剂膜(图未示)，并且形成开口部使其暴露出第一区域11A中的区域MR。随后，为了确定区域MR中的硅系材料层71的电阻值，对区域MR中的硅系材料层71执行离子注入。作为一个例子，以注入能量15keV、剂量3×1015/cm2的条件将硼(B)离子注入到区域MR中的硅系材料层71内。上述离子注入条件仅仅是一个例子，且该条件可以适当地选择。此后，例如通过执行灰化处理并使用硫酸与过氧化氢的混合液体，将上述抗蚀剂膜除掉。
如图9B所示，在硅系材料层71(参照图9A)上形成硬掩模层74。例如利用LP-CVD方法将例如氮化硅(SiN)层沉积为例如约50nm～约100nm的厚度，从而形成硬掩模层74。在本例中，将氮化硅层形成为80nm的厚度。
接着，利用抗蚀剂涂敷技术和光刻技术，在硬掩模层74上形成用于形成第一栅电极和伪栅电极的抗蚀剂图案(图未示)。此后，例如利用各向异性蚀刻方法，用上述抗蚀剂图案作为蚀刻掩模对硬掩模层74进行处理，因此，在第一区域11A、第二区域11B以及第一区域11A中，分别形成了用于形成高电压晶体管和中电压晶体管的第一栅电极的硬掩模74A、用于形成各低电压晶体管的伪栅电极的硬掩模74B以及用于形成电阻器的硬掩模74C。在该各向异性蚀刻方法中，例如使用溴化氢(HBr)或氯(Cl)系气体作为蚀刻气体。另外，通过使用硬掩模74A、74B和74C作为蚀刻掩模，在第一区域11A中形成第一栅电极15，同时，在第二区域11B和第一区域11A中分别形成伪栅电极16和电阻器本体62。此时，将栅绝缘膜13、伪栅绝缘膜14和绝缘膜61局部地蚀刻掉。
以这种方式，栅部17由硬掩模74A、第一栅电极15和栅绝缘膜13构成。各个伪栅部18由硬掩模74B、伪栅电极16和伪栅绝缘膜14构成。此外，电阻器部64由硬掩模74C、电阻器本体62和绝缘膜61构成。
接着，如图9C所示，使栅部17、伪栅部18和电阻器部64的侧壁部氧化。另外，在栅部17、伪栅部18和电阻器部64的侧壁部上分别形成偏移隔离层(图未示)。接着，在半导体基板11的表面侧上且在第一区域11A中的各栅部17和电阻器部64的两侧下方处分别形成延伸区域21和22。在半导体基板11的表面侧上且在第二区域11B中的区域LVN的伪栅部18的两侧下方处分别形成N沟道MISFET的延伸区域23和24。此外，在半导体基板11的表面侧上且在第二区域11B中的区域LVP的伪栅部18的两侧下方处分别形成P沟道MISFET的延伸区域25和26。
接着，经过偏移隔离层(图未示)，在栅部17、伪栅部18和电阻器部64的侧部上分别形成侧壁20。
接着，经过对应的延伸区域21和22，在半导体基板11的表面侧上且在第一区域11A中的各栅部17和电阻器部64的两侧下方处分别形成源/漏区27和28。另外，经过延伸区域23和24，在半导体基板11的表面侧上且在第二区域11B中的区域LVN的伪栅部18的两侧下方处分别形成源/漏区29和30。另外，经过延伸区域25和26，在半导体基板11的表面侧上且在第二区域11B中的区域LVP的伪栅部18的两侧下方处分别形成源/漏区31和32。
接着，如图9D所示，在各个源/漏区27～32上形成硅化物层33。此后，在半导体基板11的整个表面上形成层间绝缘膜，使其覆盖住栅部17、伪栅部18和电阻器部64等。在这个过程之前，首先在半导体基板11的整个表面上形成衬膜36，然后在衬膜36上形成作为上述层间绝缘膜的第一层间绝缘膜38。接着，利用化学机械研磨(CMP)方法，对被形成得覆盖住栅部17、伪栅部18和电阻器部64等的第一层间绝缘膜38和衬膜36进行研磨，直到硬掩模74A、74B和74C暴露出来。此时，硬掩模74A、74B和74C保留下来。
如图9E所示，利用干刻方法或CMP方法，将第一区域11A中的第一栅电极15上的硬掩模74A(参照图9D)、第二区域11B中的伪栅电极16上的硬掩模74B(参照图9D)以及第一区域11A中的电阻器本体62上的硬掩模74C(参照图9D)除掉。当例如利用CMP方法来将硬掩模74A、74B和74C除掉时，将第一栅电极15、伪栅电极16、电阻器本体62、第一层间绝缘膜38、衬膜36和侧壁20等的表面平坦化为几乎呈同一平坦面状。
如图9F所示，利用抗蚀剂涂敷技术和光刻技术形成蚀刻掩模(图未示)，使其覆盖第一区域11A。此外，例如利用干刻方法将伪栅电极16(参照图9E)除掉，从而分别形成栅形成用沟槽42。此后，将上述蚀刻掩模除掉。另外，利用使用稀氢氟酸的湿刻方法，将伪栅绝缘膜14(参照图9B)除掉，从而完成各栅形成用沟槽42。此时，第一层间绝缘膜38的上部也被蚀刻掉。
如图9G所示，在栅形成用沟槽42的各个内表面上形成第二栅绝缘膜43。接着，经过第二栅绝缘膜43在区域LVN中沉积硅化铪(HfSix)层，使其形成在栅形成用沟槽42的各个内表面上并且厚度为例如约10nm～约100nm，从而形成用于确定功函数的功函数控制膜44。另外，在区域LVP中沉积氮化钛(TiN)层，使其厚度为约5nm～约50nm，从而形成用于确定功函数的功函数控制膜45。
接着，形成由导电材料制成的导电膜46，使其填充在各个栅形成用沟槽42内。导电膜46例如由电阻值低于各个功函数控制膜44，45的金属材料钨(W)制成。
如图9H所示，除掉除了填充在各个栅形成用沟槽42内的导电膜46之外的额外导电膜46(参照图9G)。这个除掉过程例如利用CMP方法来实现。在利用CMP方法的阶段中，衬膜36和第一层间绝缘膜38等用作研磨阻挡层。结果，第二区域11B中的低电压晶体管(N沟道MISFET)的第二栅电极47由留在对应的栅形成用沟槽42中的导电膜46和功函数控制膜44形成。此外，第二区域11B中的低电压晶体管(P沟道MISFET)的第二栅电极48由留在对应的栅形成用沟槽42中的导电膜46和功函数控制膜45形成。
虽然利用CMP方法在第二区域11B中形成了第二栅电极48，但在此时，在用于分别制成区域MR内的电阻器本体62和区域MV/HV内的第一栅电极15的硅系材料中产生了减薄部分。例如由于减薄量在半导体基板11的表面范围内并非恒定不变，因此就导致了第一栅电极15的电阻值增大的问题以及第一栅电极15的电阻值与电阻器本体62的电阻值出现偏差的问题。
另外，如图9I所示，在第一层间绝缘膜38和衬膜36等的全部表面上形成保护膜41。此外，在对应于区域MV/HV的那部分保护膜41中形成开口部50。接着，在整个表面上形成例如镍层，作为用于形成硅化物层的金属层。此外，例如在350℃、30秒的条件下执行快速热退火(RTA)，使得镍层只与第一栅电极15的硅(Si)发生反应，从而形成硅化物层40。此后，利用湿刻方法，除掉未反应的镍。随后，进行热处理，从而形成具有低电阻值的硅化镍(NiSi2)层。这种热处理例如在450℃以下且可以减小电阻值的温度下按照RTA方式进行30秒钟。
如前面所述，在第一栅电极15上形成硅化物层40的结果是：由于形成硅化物层40而导致的电阻值减小补偿了由于第一栅电极15的上部被减薄而导致的电阻值增大。然而，仍然存在这样一个问题，即，具有该减薄上部的电阻器本体62的电阻值出现偏差。
另外，如图10所示，在第一区域11A中形成保护膜41之后，才形成第二区域11B中的第二栅电极47，48，因此，就能解决第一栅电极15的上部和电阻器本体62的上部被减薄的问题。另外，却也导致了一个问题，即，用于形成第二栅电极47，48的导电膜46部分地遗留在保护膜41的端部中。如前面所述，保护膜41的形成导致了导电膜46部分地遗留在保护膜41的端部中的另一问题，因此不能根本上解决电阻器本体62的上部被减薄的问题。
上述技术例如也在日本特开第2004-6475号公报中有所描述。
发明内容
本发明要解决的技术问题是：在同一半导体基板上形成有低电压工作晶体管组、高耐受电压(高电压工作)晶体管组和电阻器的半导体装置中，当在要形成低电压工作晶体管的各个栅形成用沟槽内填充金属系材料从而形成栅电极时，由硅系材料制成且用于构成电阻器的电阻器本体的上部被减薄，从而会使电阻值出现偏差。
有鉴于此，本发明的目的是提供一种半导体装置，其中在同一半导体基板上形成有低电压工作晶体管组、高耐受电压(高电压工作)晶体管组和电阻器，并且，甚至当将金属系材料填充在要形成低电压工作晶体管组的各个栅形成用沟槽内从而形成栅电极时，也能形成电阻值偏差较小的电阻器。
根据本发明的一个实施例，提供一种半导体装置，其包括：在半导体基板上形成的第一组晶体管、第二组晶体管和电阻器，所述第二组晶体管中每个晶体管的工作电压低于所述第一组晶体管中每个晶体管的工作电压；
其中，所述第一组晶体管具有经过第一栅绝缘膜由硅系材料层在所述半导体基板上形成的第一栅电极；
所述第二组晶体管具有经过第二栅绝缘膜将金属系栅材料填充在所述半导体基板上的层间绝缘膜中的栅形成用沟槽内而形成的第二栅电极；并且，
所述电阻器具有电阻器本体和在所述电阻器本体上形成的电阻器保护层，所述电阻器本体利用所述硅系材料层并经过绝缘膜形成在所述半导体基板上。
根据本发明的另一实施例，提供一种半导体装置制造方法，所述半导体装置包括：
在半导体基板上形成的第一组晶体管、第二组晶体管和电阻器，所述第二组晶体管中每个晶体管的工作电压低于所述第一组晶体管中每个晶体管的工作电压；
所述第一组晶体管具有经过第一栅绝缘膜由硅系材料层在所述半导体基板上形成的第一栅电极；
所述第二组晶体管具有经过第二栅绝缘膜将金属系栅材料填充在栅形成用沟槽内而形成的第二栅电极，所述栅形成用沟槽是通过除掉所述半导体基板上的伪栅部而形成的；并且，
所述电阻器具有电阻器本体，所述电阻器本体利用所述硅系材料层并经过与所述第一栅绝缘膜构成同一层的绝缘膜而形成；
所述制造方法包括如下步骤：
在形成所述电阻器本体的所述硅系材料层的上部形成电阻器保护层；
通过使用掩模，分别蚀刻在上部形成有所述电阻器保护层的所述硅系材料层、用于形成各个所述第一栅电极的所述硅系材料层和用于形成所述伪栅部的所述硅系材料层，从而形成所述电阻器、所述第一栅电极和所述伪栅部；以及
形成所述第二栅电极。
按照上述本发明的一个实施例，各第二栅电极可以由金属系栅材料制成，并且由于电阻器本体被电阻器保护层保护着，因而电阻器本体的电阻值可以保持为所需电阻值。因此，优点在于，可以设置能够高精度地设定其电阻值的电阻器。
按照上述本发明的另一实施例，各第二栅电极可以由金属系栅材料制成，并且由于能在形成第二栅电极的过程中防止电阻器本体被减薄，因而电阻器本体的电阻值可以保持为所需电阻值。因此，优点在于，能够高精度地设定电阻器的电阻值。
附图说明
图1是示出了本发明半导体装置的第一实施例的示意性结构的截面图；
图2A～图2C分别是示出了本发明半导体装置制造方法的第一实施例的制造过程的截面图；
图3A和图3B分别是说明本发明第一实施例与现有技术对比的要部的示意性截面图；
图4A和图4B分别是说明了本发明第一实施例的效果的要部的示意性截面图；
图5A和图5B分别是示出了本发明半导体装置制造方法的第二实施例的制造过程的截面图；
图6A和图6B分别是说明了本发明第二实施例与现有技术对比的要部的示意性截面图；
图7A和图7B分别是说明了本发明第二实施例的效果的要部的示意性截面图；
图8A～图8N分别是示出了在按照本发明制造方法的第一实施例或第二实施例形成了栅部、伪栅部和电阻器部之后的各制造步骤的例子的截面图；
图9A～图9I分别是示出了现有技术的半导体装置制造方法的例子的截面图；以及
图10是说明现有技术的半导体装置制造方法中的示例性问题的示意性结构截面图。
具体实施方式
下面结合图1所示的示意性结构截面图，详细说明本发明半导体装置的第一实施例。
如图1所示，在半导体基板11上形成有元件隔离区域12。在本例中，作为一个例子，通过这些元件隔离区域12将其中分别形成有各低电压晶体管(例如，MISFET)的区域LVN-1、区域LVN-2和区域LVP，其中形成有中电压晶体管(例如，MISFET)和高电压晶体管(例如，MISFET)的区域MV/HV，以及其中形成有电阻器的区域MR相互隔离开。区域MV/HV不仅包括MISFET的图案密度比较密集的区域，并且包括具有孤立图案的区域。另外，作为高电压晶体管和中电压晶体管的形成区域的区域MV/HV以及其中形成有电阻器的区域MR被统称为第一区域11A。此外，区域LVN-1、区域LVN-2和区域LVP被统称为第二区域11B，在上述区域LVN-1中密集地形成有作为低电压晶体管的各N沟道MISFET，在上述区域LVN-2中孤立地形成有作为低电压晶体管的N沟道MISFET，并且在上述区域LVP中形成有作为低电压晶体管的P沟道MISFET。
另外，在本说明书中，在下面将要讨论的各个实施例中，作为一个例子，低电压晶体管指工作电压低于1.5V的晶体管，中电压晶体管指工作电压等于或高于1.5V并且低于3.3V的晶体管，高电压(高耐受电压)晶体管指工作电压等于或高于3.3V的晶体管。
另外，对想要形成N沟道MISFET的区域适当地执行用于形成P型阱区域(图未示)的离子注入，用于形成防止MISFET被击穿的埋层(图未示)的离子注入，以及用于调节阈值电压(Vth)的离子注入。结果，就形成了NMOS沟道区域。另外，对想要形成P沟道MISFET的区域适当地执行用于形成N型阱区域(图未示)的离子注入，用于形成防止MISFET被击穿的埋层(图未示)的离子注入，以及用于调节阈值电压(Vth)的离子注入。结果，就形成了PMOS沟道区域。应注意，各沟道区域可以分别形成在想要形成中电压晶体管和高电压晶体管的区域MV/HV以及想要形成各低电压晶体管的区域LVN-1、区域LVN-2和区域LVP中。
在半导体基板11中的区域MV/HV的表面上形成有栅绝缘膜13。在很多情况下，高电压晶体管和中电压晶体管分别具有厚的栅绝缘膜。栅绝缘膜13例如由氧化硅膜形成并且厚度为2～4nm。在栅绝缘膜13上形成有第一栅电极15。第一栅电极15例如由多晶硅或非晶硅制成，并且厚度为100～150nm。
在半导体基板11的区域MR的表面上形成有与栅绝缘膜13相同的绝缘膜61。在绝缘膜61上形成有电阻器本体62。电阻器本体62例如由多晶硅或非晶硅制成，且被形成为100～150nm的厚度。另外，在电阻器本体62上形成有电阻器保护层63。电阻器保护层63例如由氧化硅层形成。或者，电阻器保护层63由氮化硅层或氧氮化硅层形成。例如，当用氧化硅层形成电阻器保护层63时，通过执行团簇离子注入，将氧离子注入到电阻器本体62的上部层中，从而形成氧化硅层。选择氮作为将要被注入的离子种类，就能够形成氮化硅层。另一方面，选择氧和氮作为将要被注入的离子种类，就能够形成氧氮化硅层。此外，电阻器保护层63可以由杂质层形成。当电阻器保护层63由杂质层形成时，将相反导电类型的杂质注入到某个区域中从而抵消在电阻器本体62中注入的杂质的导电类型。结果，该区域接近于绝缘层或绝缘，因而构成高电阻值的区域。
如前面所述，由于通过执行离子注入来形成电阻器保护层63，因此能防止在电阻器保护层63的端部中形成台阶。所以，甚至当在后续过程中对导电膜等执行化学机械研磨(CMP)时，也能防止导电膜等的残余物留在电阻器保护层63的端部中。
在半导体基板11中的区域LVN-1、区域LVN-2和区域LVP上暂时地分别形成有伪栅绝缘膜和伪栅电极(图未示)。此外，在伪栅电极的每个侧壁和第一栅电极15的每个侧壁上分别形成有偏移隔离层19。各个偏移隔离层19的厚度例如为6～10nm。从制造方面来说，在电阻器本体62的侧壁上也形成有偏移隔离层(图未示)。
此外，在半导体基板11的表面侧上且在第一栅电极15的两侧下方处形成有延伸区域21和22。应注意，从制造方面来说，在半导体基板11的表面侧上且在电阻器本体62的两侧下方处也形成有相同的延伸区域21和22。此外，在半导体基板11的表面侧上且在区域LVN-1和区域LVN-2的各个伪栅电极的两侧下方处分别形成有N沟道MISFET的延伸区域23和24。另外，在半导体基板11的表面侧上且在区域LVP的伪栅电极的两侧下方处分别形成有P沟道MISFET的延伸区域25和26。
另外，经过偏移隔离层19，在各个第一栅电极15的侧部和各个伪栅电极的侧部上分别形成有侧壁20。从制造方面来说，经过偏移隔离层(图未示)，在电阻器本体62的侧部上也分别形成有侧壁20。
此外，经过对应的延伸区域21和22，在半导体基板11的表面侧上且在第一栅电极15的两侧下方处分别形成有源/漏区27和28。从制造方面来说，经过对应的延伸区域21和22，在半导体基板11的表面侧上且在电阻器本体62的两侧下方处也分别形成有源/漏区27和28。此外，经过N沟道MISFET的对应延伸区域23和24，在半导体基板11的表面侧上且在区域LVN-1和区域LVN-2的各个伪栅电极的两侧下方处分别形成有源/漏区29和30。此外，经过P沟道MISFET的延伸区域25和26，在半导体基板11的表面侧上且在区域LVP的伪栅电极的两侧下方处分别形成有源/漏区31和32。
在各个源/漏区27～32上形成有硅化物层33。硅化物层33例如由硅化钴(CoSi2)、硅化镍(NiSi2)或镍铂硅化物等制成。
此外，在半导体基板11的整个表面上形成有衬膜36，使其部分地覆盖第一栅电极15、电阻器本体62(包含电阻器保护层63)和伪栅电极等。此外，在衬膜36的上表面上形成有第一层间绝缘膜38。
衬膜36例如由氮化硅(SiN)膜形成，并用来向晶体管的对应沟道部分施加应力。例如，具有拉伸应力的衬膜用于N沟道MISFET中以便增大沟道中的迁移率。此外，具有压缩应力的衬膜用于P沟道MISFET中以便增大沟道中的迁移率。另外，对于N沟道MISFET和P沟道MISFET，可以独立地分别形成衬膜。此外，由衬膜36施加的应力通常能依据薄膜沉积条件来确定。
第一层间绝缘膜38例如由利用高密度等离子体(HDP，High DensityPlasma)CVD(Chemical Vapor Deposit，化学气相沉积)方法形成的氧化硅(SiO2)膜形成。此外，将第一层间绝缘膜38的表面和衬膜36的表面平坦化，从而暴露出各第一栅电极15和伪栅电极(图未示)的上表面。
通过除掉伪栅电极和伪栅绝缘膜，形成栅形成用沟槽42并使其延伸贯穿第二区域11B中的第一层间绝缘膜38和衬膜36。
在栅形成用沟槽42的各个内表面上形成有第二栅绝缘膜43。第二栅绝缘膜43被形成为使得依据第二栅绝缘膜43获得的单位面积电容大于依据第一区域11A中的第一栅绝缘膜13获得的单位面积电容。第二栅绝缘膜43由高介电常数膜形成。高介电常数膜例如由铪、锆、镧、钇、钽或铝的氧化物、氧硅化物或氧氮化物制成。具体地，高介电常数膜例如由下列材料制成：氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化钇(Y2O3)、氧化钽(Ta2O5)、氧化铝(Al2O3)、硅酸铪(HfSiOx)、硅酸锆(ZrSiOx)、硅酸镧(LaSiOx)、硅酸钇(YSiOx)、硅酸钽(TaSiOx)、硅酸铝(AlSiOx)、钛酸锆(ZrTiOx)、氧化铝铪(HfAlOx)或氧化锆铪(HfZrOx)。或者，高介电常数膜由这些化合物中的任何一种的氮化物制成。高介电常数膜的相对介电常数随着成分、形态(晶体或非晶体)等发生变化。然而，一般地，氧化铪(HfO2)的相对介电常数为25～30，氧化锆(ZrO2)的相对介电常数为20～25。
此外，经过第二栅绝缘膜43，在栅形成用沟槽42的内表面上分别形成有用于确定功函数的功函数控制膜44，45。通常，在N沟道MISFET的栅电极中，功函数控制膜的功函数为4.6eV以下，优选4.3eV以下。另一方面，在P沟道MISFET的栅电极中，功函数控制膜的功函数为4.6eV以上，优选4.9eV以上。此外，这些功函数之间的差值优选等于或大于0.3eV。具体地，虽然功函数会随着成分、形态(晶体或非晶体)等发生变化，但用于N沟道MISFET的硅化铪(HfSix)的功函数为约4.1eV～约4.3eV，用于P沟道MISFET的氮化钛(TiN)的功函数为约4.5eV～约5.0eV。上述各个功函数控制膜44，45的材料的例子有：诸如钛(Ti)、钒(V)、镍(Ni)、锆(Zr)、铌(Nb)、钼(Mo)、钌(Ru)、铪(Hf)、钽(Ta)、钨(W)或铂(Pt)等金属，它们的合金，或者它们的化合物。作为金属化合物，有金属氮化物或者金属与半导体的化合物。此外，关于金属与半导体的化合物，金属硅化物是一个例子。
在区域LVN-1和区域LVN-2中的各个栅形成用沟槽42中形成有功函数控制膜44，该功函数控制膜是由具有适用于N沟道MISFET的功函数的金属或金属化合物制成的。功函数控制膜44的材料的例子有：诸如铪(Hf)或钽(Ta)等金属，它们的合金，或者它们的化合物。具体地，硅化铪(HfSix)更优选用作功函数控制膜44的材料。
此外，在区域LVP中的栅形成用沟槽42中形成有功函数控制膜45，该功函数控制膜是由具有适用于P沟道MISFET的功函数的金属或金属化合物制成的。功函数控制膜45的材料的例子有：诸如钛(Ti)、钼(Mo)或钌(Ru)等金属，它们的合金，或者它们的化合物。具体地，氮化钛(TiN)或钌(Ru)更优选用作功函数控制膜45的材料。
另外，以导电材料形成导电膜46并使其填充在各个栅形成用沟槽42内。例如，将电阻值低于各个功函数控制膜44，45的金属材料用于导电膜46。在本实施例中，钨(W)用作导电膜46的金属材料的一个例子。
如前所述，第二区域11B中的各个低电压晶体管(N沟道MISFET)的第二栅电极47由留在各个对应的栅形成用沟槽42中的导电膜46和功函数控制膜44形成。此外，第二区域11B中的区域LVP的低电压晶体管(P沟道MISFET)的第二栅电极48由留在对应的栅形成用沟槽42中的导电膜46和功函数控制膜45形成。
在第二区域11B中的第一层间绝缘膜38和衬膜36上，形成有用于保护第二栅电极47和第二栅电极48的保护膜49。保护膜49例如利用等离子体CVD方法由氧化硅(SiO2)膜或氮化硅(SiN)膜形成。在那时，将薄膜沉积温度设为450℃以下。结果，能防止先前形成的硅化物层33因受热而损坏。
在第一栅电极15的上表面上形成有硅化物层40。硅化物层40例如由硅化钴(CoSi2)、硅化镍(NiSi2)或镍铂硅化物等制成。
在衬膜36、第一层间绝缘膜38、硅化物层40和保护膜49等的全部表面上形成有第二层间绝缘膜51。第二层间绝缘膜51例如由氧化硅(SiO2)膜形成。
通向晶体管的第一栅电极15、第二栅电极47，48以及源/漏区27～32的连接孔52被形成得延伸贯穿衬膜36、第一层间绝缘膜38、保护膜49和第二层间绝缘膜51。此外，均由导电膜形成的电极54被形成得填充在各连接孔52中。
如前面所述，中电压晶体管(N沟道MISFET)/高电压晶体管(N沟道MISFET)2形成在第一区域11A的区域MV/HV中。电阻器3形成在第一区域11A的区域MR中。此外，两个以上的低电压晶体管(N沟道MISFET)4密集地形成在第二区域11B的区域LVN-1中，一个低电压晶体管(N沟道MISFET)4孤立地形成在第二区域11B的区域LVN-2中，并且一个低电压晶体管(P沟道MISFET)5形成在第二区域11B的区域LVP中。以这种方式，形成了半导体装置1。
在本发明第一实施例的上述半导体装置1中，中电压晶体管(N沟道MISFET)/高电压晶体管(N沟道MISFET)2作为第一组晶体管形成在半导体基板11上的区域MV/HV中。此外，低电压晶体管(N沟道MISFET)4和低电压晶体管(P沟道MISFET)5作为第二组晶体管分别形成在半导体基板11上的区域LVN-1、区域LVN-2和区域LVP中，第二组中每个晶体管的工作电压低于第一组中每个晶体管的工作电压。
另外，电阻器3形成在第一区域11A的区域MR中。在电阻器3中，在电阻器本体62上形成有电阻器保护层63。这样，在形成第二组晶体管使得金属系栅材料填充在各栅形成用沟槽中的情况下，当通过进行研磨等处理而将制成各金属系栅的金属系栅材料的额外部分除掉时，由于电阻器保护层63用作研磨阻挡层，因而能防止电阻器本体62被减薄。因此，就能防止电阻器本体62的电阻值发生变化。所以，可以将电阻器本体62形成为具有所需的电阻值。此外，可以根据电阻器保护层63的形成来调节电阻器本体62的厚度。此外，例如可以通过执行氧的团簇离子注入来形成电阻器保护层63。于是，适当地设定离子注入条件就能控制对电阻器本体62的离子注入深度。因此，能将电阻器本体的电阻值控制为所需电阻值。所以，可以将电阻器本体62的厚度设为所需厚度，并且还能用电阻器保护层63来保护电阻器本体62。结果，就能抑制电阻值的偏差。
另外，形成有保护膜49使其覆盖住第二组晶体管中的第二栅电极47，48。因此，在形成保护膜49之后才在第一组晶体管的第一栅电极15上形成硅化物层40，这就使得在形成硅化物层40时能够保护第二组晶体管的第二栅电极47，48。即，当除掉未发生反应的为了进行硅化反应而形成的金属膜时，能防止第二栅电极47，48被蚀刻而被除掉。以这种方式，由于在第一栅电极15上形成了硅化物层40，因此减小了第一栅电极15的电阻值。
因此就获得了如下优点。即，在同一半导体基板11上形成了第一组晶体管(高耐受电压(高电压工作和中电压工作)的晶体管组)、第二组晶体管(例如，低电压工作的晶体管组)和电阻器3，第一组中的晶体管具有由氧化硅或氧氮化硅制成的栅绝缘膜13和由多晶硅或非晶硅制成的第一栅电极15，第二组中的晶体管具有由高介电常数(High-k)膜形成的栅绝缘膜43和由所谓的金属栅电极形成的第二栅电极47，48，因此，就能提供电阻值偏差较小的电阻器3。
下面结合图2A～图2C中示出的制造过程的截面图来详细描述本发明第一实施例的半导体装置制造方法。
如图2A所示，通过进行元件隔离过程在半导体基板11中形成元件隔离区域12。形成元件隔离区域12例如是为了将下列区域相互隔离开：想要形成各低电压晶体管(例如，MISFET)的区域LVN和区域LVP，想要形成中电压晶体管(例如，MISFET)和高电压晶体管(例如，MISFET)的区域MV/HV，以及想要形成电阻器的区域MR。区域MV/HV不仅包括MISFET的图案密度比较密集的区域，而且包括具有孤立图案的区域。此外，区域MV/HV和区域MR被统称为第一区域11A，而区域LVN和区域LVP被统称为第二区域11B。被元件隔离区域12相互隔离开的那些区域分别成为活性区域。
接着，对想要形成N沟道MISFET的区域适当地执行用于形成P型阱区域(图未示)的离子注入，用于形成防止MISFET被击穿的埋层(图未示)的离子注入，以及用于调节阈值电压(Vth)的离子注入。结果，就形成了NMOS沟道区域。此外，对想要形成P沟道MISFET的区域适当地执行用于形成N型阱区域(图未示)的离子注入，用于形成防止MISFET被击穿的埋层(图未示)的离子注入，以及用于调节阈值电压(Vth)的离子注入。结果，就形成了PMOS沟道区域。此时，可以在对应的离子注入条件下，对想要形成中电压晶体管和高电压晶体管的区域MV/HV以及想要形成各低电压晶体管的区域LVN-1、区域LVN-2和区域LVP执行离子注入。
接着，在半导体基板11中的区域MV/HV的表面上形成栅绝缘膜13。在很多情况下，高电压晶体管和中电压晶体管分别具有厚的栅绝缘膜。因此，栅绝缘膜13例如由氧化硅膜形成。例如通过热氧化方法在750～900℃下形成该氧化硅膜，使其厚度为2～4nm。虽然栅绝缘膜13形成在第一区域11A的区域MV/HV中，与此同时栅绝缘膜13也分别形成在第一区域11A的区域MR中以及第二区域11B的各活性区域中，但它们在区域MR中用作绝缘膜61，并且在第二区域11B中用作伪栅绝缘膜14。
接着，在栅绝缘膜13、绝缘膜61和伪栅绝缘膜14上形成用于形成第一栅电极15、电阻器本体62和伪栅电极的硅系材料层71。例如经过栅绝缘膜13、绝缘膜61和伪栅绝缘膜14在半导体基板11的整个表面上沉积多晶硅或非晶硅层，从而形成硅系材料层71。例如当硅系材料层71由多晶硅形成时，例如使用甲硅烷(SiH4)气体作为原料气体并利用LP-CVD方法，在580～620℃的薄膜沉积温度下，将多晶硅层沉积为100～150nm的厚度，例如沉积为150nm的厚度。
接着，执行用于减小栅电阻值的离子注入过程。利用抗蚀剂涂敷技术和光刻技术，在硅系材料层71上形成抗蚀剂膜(图未示)。此外，在与第一区域11A的区域MV/HV相对应的抗蚀剂膜部分中形成开口部。随后，为了减小区域MV/HV中的那部分硅系材料层71的栅电阻，对区域MV/HV中的硅系材料层71执行离子注入。作为一个例子，在P沟道MISFET的情况下，以注入能量5keV、剂量8×1015/cm2的条件注入硼(B)离子，而在N沟道MISFET的情况下，以注入能量10keV、剂量8×1015/cm2的条件注入磷(P)离子。上述离子注入条件仅仅是一个例子，且这些条件可以适当地选择。此后，例如通过执行灰化处理并使用硫酸与过氧化氢的混合液体，将上述抗蚀剂膜除掉。
接着，利用相同的技术，即利用抗蚀剂涂敷技术和光刻技术，在硅系材料层71上形成抗蚀剂膜(图未示)。此外，在与第一区域11A的区域MR相对应的抗蚀剂膜部分中形成开口部。随后，为了确定区域MR中的那部分硅系材料层71的电阻值，对区域MR中的硅系材料层71执行离子注入。作为一个例子，以注入能量15keV、剂量3×1015/cm2的条件注入硼(B)离子。上述离子注入条件仅仅是一个例子，且这些条件可以适当地选择。此后，例如通过执行灰化处理并使用硫酸与过氧化氢的混合液体，将上述抗蚀剂膜除掉。
接着，如图2B所示，利用抗蚀剂涂敷技术和光刻技术，在硅系材料层71上形成抗蚀剂膜(图未示)。此外，除了想要形成接触的区域以外，在第一区域11A的区域MR中的硅系材料层71区域上形成开口。此外，通过上述开口，执行二氧化碳(CO2)或氧(O2)的团簇离子注入，从而在区域MR中的硅系材料层71的上部处形成氧化物层。所得到的氧化物层成为电阻器保护层63。在团簇离子注入中，除了氧离子之外，通过上述开口也注入氮离子，从而形成氧氮化物层；反之，通过上述开口注入氮离子而不注入氧离子，从而形成氮化物层。在本例中，所得到的氧氮化物层或氮化物层也可以制成电阻器保护层63。电阻器保护层63的厚度例如为30nm。此后，例如通过执行灰化处理并使用硫酸与过氧化氢的混合液体，将上述抗蚀剂膜除掉。
接着，如图2C所示，在硅系材料层71(参照图2B)上形成硬掩模层74。在本例中，例如利用LP-CVD方法将氮化硅(SiN)膜沉积为例如约50nm～约100nm的厚度，从而形成硬掩模层74。在本例中，将氮化硅膜形成为80nm的厚度。
接着，利用抗蚀剂涂敷技术和光刻技术，在硬掩模层74上形成用于形成第一栅电极15和伪栅电极16的抗蚀剂图案(图未示)。此后，例如利用各向异性蚀刻方法，用上述抗蚀剂图案作为蚀刻掩模对硬掩模层74进行处理，从而形成硬掩模74A、硬掩模74B和硬掩模74C。这里，硬掩模74A用于形成第一区域11A中的中电压晶体管/高电压晶体管的第一栅电极15。硬掩模74B用于形成第二区域11B中的低电压晶体管的第二栅电极。此外，硬掩模74C用于形成第一区域11A中的电阻器3。对于该各向异性蚀刻方法，例如使用溴化氢或氯(Cl)系气体作为蚀刻气体。另外，通过使用硬掩模74A作为蚀刻掩模在第一区域11A中形成第一栅电极15，同时，通过使用各硬掩模74B和74C作为蚀刻掩模在第一区域11A和第二区域11B中分别形成电阻器本体62和伪栅电极16。此时，电阻器保护层63、栅绝缘膜13、伪栅绝缘膜14和绝缘膜61也被局部地蚀刻掉。
以这种方式，栅部17由硬掩模74A、第一栅电极15和栅绝缘膜13构成。各个伪栅部18由硬掩模74B、伪栅电极16和伪栅绝缘膜14构成。此外，电阻器部64由硬掩模74C、电阻器保护层63、电阻器本体62和绝缘膜61构成。
如图3A所示，在电阻器部64中，在电阻器本体62的上部处形成了电阻器保护层63，该电阻器保护层由通过执行团簇离子注入而形成的绝缘层(在本例中，是指氧化物层、氧氮化物层或氮化物层)形成。以这种方式，在电阻器本体62的上部处形成了由上述绝缘层构成的电阻器保护层63。因此，在形成第二组晶体管的金属系栅的情况下，当为了形成栅形成用沟槽而除掉硬掩模74C时，或者当通过进行研磨等处理而将制成各金属系栅的金属系材料的额外部分除掉时，电阻器保护层63甚至在硬掩模74C已被除掉时也能用作研磨阻挡层。结果，能防止电阻器本体62被减薄。因此，防止电阻器本体62的电阻值发生变化。此外，可以根据电阻器保护层63的形成来调节电阻器本体62的厚度。电阻器保护层63是通过执行团簇离子注入而成的。于是，通过适当地设定离子注入条件就能控制对电阻器本体62的离子注入深度。所以，由于能将电阻器本体62的厚度设定为所需的厚度，因而能抑制电阻值的偏差。应注意，在图3A中，附图标记80示意性地表示电阻器本体62中的杂质，附图标记81表示电阻器本体62中的杂质浓度分布。
另一方面，在现有技术的情况下，如图3B所示，在电阻器本体62的上部上只形成有硬掩模74C。当形成第二组晶体管的金属栅时，由于硬掩模74C已被除掉，因此当通过进行研磨等处理将制成各金属栅的金属材料的额外部分除掉时，电阻器本体62的上部被减薄。结果，电阻值出现偏差。这里，在图3B中，附图标记82示意性地表示电阻器本体62中的杂质，附图标记83表示电阻器本体62中的杂质浓度分布。
此外，如图4A所示，当电阻器保护层63形成在电阻器本体62上并且硬掩模74C形成在电阻器保护层63上时，利用CMP方法将衬膜36和第一层间绝缘膜38平坦化从而暴露出硬掩模74C，并利用CMP方法除掉硬掩模74C，如图4B所示，由于电阻器保护层63用作研磨阻挡层，因此防止电阻器本体62被减薄。另外，如上所述，当通过进行研磨等处理将制成各金属栅的金属材料的额外部分除掉时，由于电阻器保护层63用作研磨阻挡层，因此防止电阻器本体62被减薄。
因此，本发明实施例中的电阻器保护层63的形成使得能够将电阻器本体62的厚度设为所需厚度。结果，可以抑制电阻值的偏差，具有高精度电阻值的电阻器也因此可以与晶体管一起形成。
下面结合图5A和图5B中示出的制造过程的截面图来详细描述本发明第二实施例的半导体装置制造方法。
如图5A所示，通过执行元件隔离过程在半导体基板11中形成元件隔离区域12。形成元件隔离区域12是为了将下列区域相互隔离开：想要形成各低电压晶体管(例如，MISFET)的区域LVN和区域LVP，想要形成中电压晶体管(例如，MISFET)和高电压晶体管(例如，MISFET)的区域MV/HV，以及想要形成电阻器的区域MR。区域MV/HV不仅包括MISFET的图案密度比较密集的区域，而且包括具有孤立图案的区域。此外，区域MV/HV和区域MR被统称为第一区域11A，而区域LVN和区域LVP被统称为第二区域11B。被元件隔离区域12相互隔离开的那些区域分别成为活性区域。
接着，对想要形成N沟道MISFET的区域适当地执行用于形成P型阱区域(图未示)的离子注入，用于形成防止MISFET被击穿的埋层(图未示)的离子注入，以及用于调节阈值电压(Vth)的离子注入。结果，就形成了NMOS沟道区域。此外，对想要形成P沟道MISFET的区域适当地执行用于形成N型阱区域(图未示)的离子注入，用于形成防止MISFET被击穿的埋层(图未示)的离子注入，以及用于调节阈值电压(Vth)的离子注入。结果，就形成了PMOS沟道区域。此时，可以在对应的离子注入条件下，对想要形成中电压晶体管和高电压晶体管的区域MV/HV以及想要形成各低电压晶体管的区域LVN和区域LVP执行离子注入。
接着，在半导体基板11中的区域MV/HV的表面上形成栅绝缘膜13。在很多情况下，高电压晶体管和中电压晶体管分别具有厚的栅绝缘膜。因此，栅绝缘膜13例如由氧化硅膜形成。例如通过热氧化方法在750～900℃下形成该氧化硅膜，使其厚度为2～4nm。虽然栅绝缘膜13形成在第一区域11A的区域MV/HV中，与此同时栅绝缘膜13也分别形成在第一区域11A的区域MR中以及第二区域11B的各活性区域中，但它们在第一区域11A的区域MR中用作绝缘膜61，并且在第二区域11B的区域LVN和区域LVP中用作伪栅绝缘膜14。
接着，在栅绝缘膜13、绝缘膜61和伪栅绝缘膜14上形成用于形成第一栅电极15、电阻器本体62和伪栅电极的硅系材料层71。例如经过栅绝缘膜13、绝缘膜61和伪栅绝缘膜14在半导体基板11的整个表面上沉积多晶硅或非晶硅层，从而在半导体基板11上形成硅系材料层71。例如当硅系材料层71由多晶硅制成时，例如使用甲硅烷(SiH4)气体作为原料气体并利用LP-CVD方法，在580～620℃的薄膜沉积温度下，将多晶硅层沉积为100～150nm的厚度，例如沉积为150nm的厚度。
接着，执行用于减小栅电阻值的离子注入过程。利用抗蚀剂涂敷技术和光刻技术，在硅系材料层71上形成抗蚀剂膜(图未示)。此外，在与第一区域11A的区域MV/HV相对应的抗蚀剂膜部分中形成开口部。随后，为了减小区域MV/HV中的那部分硅系材料层71的栅电阻，对第一区域11A的区域MV/HV中的硅系材料层71执行离子注入。作为一个例子，在P沟道MISFET的情况下，以注入能量5keV、剂量8×1015/cm2的条件注入硼(B)离子，而在N沟道MISFET的情况下，以注入能量10keV、剂量8×1015/cm2的条件注入磷(P)离子。上述离子注入条件仅仅是一个例子，且该条件可以适当地选择。此后，例如通过执行灰化处理并使用硫酸与过氧化氢的混合液体，将上述抗蚀剂膜除掉。
接着，利用相同的技术，即利用抗蚀剂涂敷技术和光刻技术，在硅系材料层71上形成抗蚀剂膜(图未示)。此外，在与第一区域11A的区域MR相对应的抗蚀剂膜部分中形成开口部。随后，为了确定区域MR中的那部分硅系材料层71的电阻值，对区域MR中的硅系材料层71执行离子注入。作为一个例子，以注入能量15keV、剂量3×1015/cm2的条件注入硼(B)离子。上述离子注入条件仅仅是一个例子，且这些条件可以适当地选择。此后，例如通过执行灰化处理并使用硫酸与过氧化氢的混合液体，将上述抗蚀剂膜除掉。
接着，利用抗蚀剂涂敷技术和光刻技术，在硅系材料层71上形成抗蚀剂膜(图未示)。此外，除了想要形成接触的区域以外，在第一区域11A的区域MR中的硅系材料层71区域上形成开口部。此外，通过上述开口部，注入导电类型与在电阻器本体62中掺杂的杂质相反的杂质离子，从而在区域MR中的硅系材料层71的上部处形成补偿区域。该补偿区域即为电阻器保护层63。在上述离子注入中，作为一个例子，以注入能量1keV、剂量1×1015/cm2的条件注入砷(As)离子。例如将电阻器保护层63的厚度设为30nm。因此，上述电阻器保护层63变成高电阻区域。在这种离子注入中，必须在将要在后续过程中形成图案的电阻器本体62的上部处形成电阻器保护层63。因此，必须在诸如1keV等极低能量下执行离子注入。即，电阻器保护层63优选形成在电阻器本体62最上部的例如约30nm厚度的区域中。此后，例如通过执行灰化处理并使用硫酸与过氧化氢的混合液体，将上述抗蚀剂膜除掉。
由于以这种方式通过执行离子注入来形成电阻器保护层63，因而不会在电阻器保护层63的端部中形成台阶。所以，甚至当在后续过程中利用CMP方法对导电膜等进行研磨时，也能防止导电膜等的残余物出现在电阻器保护层63的端部中。
接着，如图5B所示，在硅系材料层71(参照图5A)上形成硬掩模层74。在本例中，例如利用LP-CVD方法将氮化硅(SiN)膜沉积为例如约50nm～约100nm的厚度，从而形成硬掩模层74。这里，将氮化硅膜形成为80nm的厚度。
接着，利用抗蚀剂涂敷技术和光刻技术，在硬掩模层74上形成用于形成第一栅电极15和伪栅电极16的抗蚀剂图案(图未示)。此后，例如利用各向异性蚀刻方法，用上述抗蚀剂图案作为蚀刻掩模对硬掩模层74进行处理，从而形成硬掩模74A、硬掩模74B和硬掩模74C。这里，硬掩模74A用于形成第一区域11A中的区域MV/HV的中电压晶体管/高电压晶体管的第一栅电极15。硬掩模74B用于形成第二区域11B中的区域LVN和区域LVP的各低电压晶体管的第二栅电极。此外，硬掩模74C用于形成第一区域11A中的区域MR的电阻器3。对于该各向异性蚀刻方法，例如使用溴化氢或氯(Cl)系气体作为蚀刻气体。另外，通过使用硬掩模74A作为蚀刻掩模在第一区域11A中形成第一栅电极15，同时，通过使用各硬掩模74B和74C作为蚀刻掩模在第一区域11A和第二区域11B中分别形成电阻器本体62和伪栅电极16。此时，电阻器保护层63、栅绝缘膜13、伪栅绝缘膜14和绝缘膜61也被局部地蚀刻掉。
以这种方式，栅部17由硬掩模74A、第一栅电极15和栅绝缘膜13构成。各个伪栅部18由硬掩模74B、伪栅电极16和伪栅绝缘膜14构成。此外，电阻器部64由硬掩模74C、电阻器保护层63、电阻器本体62和绝缘膜61构成。
如图6A所示，在上述电阻器部64中，在电阻器本体62的上部处形成了电阻器保护层63，该电阻器保护层由通过执行团簇离子注入而形成的补偿区域构成。当电阻器本体62例如以P型区域的形式形成时，用N型杂质对电阻器本体62的上部进行掺杂，从而获得N型区域或者导电类型被抵消的区域。以这种方式，在电阻器本体62的上部处形成了电阻器保护层63，该电阻器保护层由作为N型区域或导电类型被抵消的区域的补偿区域构成。因此，在形成第二组晶体管的金属系栅的情况下，当为了形成栅形成用沟槽42而除掉硬掩模74C时，或者当通过进行研磨等处理来除掉形成各金属栅的金属材料的额外部分时，即使电阻器保护层63的上部被减薄，电阻器保护层63的下部也会保留下来。结果，能防止电阻器本体62被减薄。为此，可以防止电阻器本体62的电阻值发生变化。此外，可以依据电阻器保护层63的形成来调节电阻器本体62的厚度。电阻器保护层63是通过执行离子注入而形成的。这样，可以通过适当地设定离子注入条件来控制对电阻器本体62的离子注入深度。因此，由于能将电阻器本体62的厚度设为所需厚度，因而可以抑制电阻值的偏差。应注意，在图6A中，附图标记84示意性地表示电阻器本体62中的P型杂质，附图标记85示意性地表示电阻器本体62中的N型杂质。此外，附图标记86表示电阻器本体62中的P型杂质的分布，附图标记87表示电阻器本体62中的N型杂质的分布。
另一方面，在现有技术的情况下，如图6B所示，在电阻器本体62的上部上只形成有硬掩模74C。当形成第二组晶体管的金属栅时，由于硬掩模74C已被除掉，因此当通过进行研磨等处理将制成各金属栅的金属材料的额外部分除掉时，电阻器本体62的上部被减薄。结果，电阻值出现偏差。这里，在图6B中，附图标记88示意性地表示电阻器本体62中的P型杂质，附图标记89表示电阻器本体62中的P型杂质浓度分布。
此外，如图7A所示，当电阻器保护层63形成在电阻器本体62上并且硬掩模74C形成在电阻器保护层63上时，利用CMP方法将衬膜36和第一层间绝缘膜38平坦化从而暴露出硬掩模74C，并利用CMP方法除掉硬掩模74C，如图7B所示，由于电阻器保护层63留在电阻器本体62上，因此防止电阻器本体62被减薄。另外，当通过进行研磨等处理将制成各金属栅的金属材料的额外部分除掉时，由于电阻器保护层63留在电阻器本体62上，因此能防止电阻器本体62被减薄。
因此，本发明实施例中的电阻器保护层63的形成使得能够将电阻器本体62的厚度设为所需厚度。结果，可以抑制电阻值的偏差，也因此可以与晶体管一起形成具有高精度电阻值的电阻器。
在上述本发明的第一实施例和第二实施例中，优选地，电阻器保护层63的厚度偏差落入±5nm范围内。当其偏差超出这个范围时，导致的影响就是电阻值偏差的增大，因此就难以精确地确定电阻值。
虽然用于形成各第一栅电极15、伪栅电极16和电阻器本体62等的硅系材料层71例如由多晶硅制成，但它也可以由非晶硅或复晶硅锗制成。第一栅电极15中含有N型杂质或P型杂质。
下面结合图8A～图8N示出的制造过程的截面图，详细描述根据本发明第一实施例或第二实施例在形成栅部、伪栅部和电阻器部之后的各制造步骤的例子。
在该例子中，示出了在上述区域LVN中形成有区域LVN-1和区域LVN-2的情况，其中在区域LVN-1中密集地形成有作为低电压晶体管的N沟道MISFET，且在区域LVN-2中孤立地形成有作为低电压晶体管的N沟道MISFET。
因此，如图8A所示，在半导体基板11中形成元件隔离区域12。在本例中，作为一个例子，通过这些元件隔离区域12将想要形成各低电压晶体管(例如，MISFET)的区域LVN-1、区域LVN-2和区域LVP，想要形成中电压晶体管(例如，MISFET)和高电压晶体管(例如，MISFET)的区域MV/HV，以及想要形成电阻器的区域MR相互隔离开。区域MV/HV不仅包括MISFET的图案密度比较密集的区域，而且包括具有孤立图案的区域。此外，作为中电压晶体管和高电压晶体管的形成区域的区域MV/HV以及想要形成电阻器的区域MR被统称为第一区域11A。此外，想要密集地形成作为低电压晶体管的各N沟道MISFET的区域LVN-1、想要孤立地形成作为低电压晶体管的N沟道MISFET的区域LVN-2以及想要形成作为低电压晶体管的P沟道MISFET的区域LVP被统称为第二区域11B。
此外，根据第一实施例或第二实施例所述的制造方法，在半导体基板11上形成了栅部17、伪栅部18和电阻器部64。这里，栅部17由硬掩模74A、第一栅电极15和栅绝缘膜13构成。各个伪栅部18由硬掩模74B、伪栅电极16和伪栅绝缘膜14构成。此外，电阻器部64由硬掩模74C、电阻器保护层63、电阻器本体62和绝缘膜61构成。
接着，使栅部17、伪栅部18和电阻器部64的侧壁部氧化。例如在800℃下通过执行热氧化来形成厚度例如为2nm的氧化物膜。随后，例如利用LP-CVD方法在半导体基板11上形成用于形成偏移隔离层的绝缘膜，使其覆盖住栅部17、伪栅部18和电阻器部64。该绝缘膜例如利用LP-CVD方法由氮化硅膜形成。氮化硅膜的膜厚例如设为6～10nm。在本例中，将氮化硅膜形成为10nm的厚度。接着，对该绝缘膜执行全面回蚀(etch back)，从而形成偏移隔离层(图未示)。
接着，在对应于第二区域11B的那部分半导体基板11上形成离子注入掩模(图未示)。该离子注入掩模的形成过程如下，即，例如利用抗蚀剂涂敷技术在半导体基板11的整个表面上形成抗蚀剂膜之后，利用光刻技术对该抗蚀剂膜进行处理，使第一区域11A暴露出来并且使第二区域11B被抗蚀剂膜覆盖着。接着，使用所得到的抗蚀剂膜作为离子注入掩模，对半导体基板11执行离子注入，从而在半导体基板11的表面侧上且在第一区域11A中的栅部17的两侧下方处分别形成延伸区域21和22。应注意，在第一区域11A中分别形成有N沟道MISFET和P沟道MISFET的情况下，需要独立地形成分别对应于N沟道MISFET区域和P沟道MISFET区域的离子注入掩模，并且需要执行分别对应于N沟道MISFET和P沟道MISFET的离子注入。此后，将上述离子注入掩模除掉。
接着，在半导体基板11上形成离子注入掩模(图未示)。该离子注入掩模的形成过程如下，即，例如利用抗蚀剂涂敷技术在半导体基板11的整个表面上形成抗蚀剂膜之后，利用光刻技术对该抗蚀剂膜进行处理，使第二区域11B中的区域LVN-1和区域LVN-2暴露出来，并且使第一区域11A和第二区域11B中的区域LVP被抗蚀剂膜覆盖着。通过使用该离子注入掩模，对半导体基板11执行离子注入，从而在半导体基板11的表面侧上且在第二区域11B中的区域LVN-1和区域LVN-2的各个伪栅部18的两侧下方处分别形成延伸区域23和24。此后，将上述离子注入掩模除掉。
接着，在半导体基板11上形成另一离子注入掩模(图未示)。该离子注入掩模的形成过程如下，即，例如利用抗蚀剂涂敷技术在半导体基板11的整个表面上形成抗蚀剂膜之后，利用光刻技术对该抗蚀剂膜进行处理，使第二区域11B中的区域LVP暴露出来并且使第二区域11B中的区域LVN-1和区域LVN-2以及第一区域11A被抗蚀剂膜覆盖着。通过使用该离子注入掩模，对半导体基板11执行离子注入，从而在半导体基板11的表面侧上且在第二区域11B中的区域LVP的伪栅部18的两侧下方处分别形成延伸区域25和26。此后，将上述离子注入掩模除掉。
在上述的各离子注入过程中，栅部17、伪栅部18、电阻器部64和偏移隔离层(图未示)也用作离子注入掩模。以上述方式，独立地形成了N沟道MISFET和P沟道MISFET。作为一个例子，关于P沟道MISFET的延伸区域的离子注入条件是：将硼(B)用作离子注入种类，注入能量设为0.5keV，且剂量设为5×1014/cm2。另一方面，关于N沟道MISFET的延伸区域的离子注入条件是：将砷(As)用作离子注入种类，注入能量设为1.0keV，且剂量设为5×1014/cm2。应注意，延伸区域21和22、延伸区域23和24以及延伸区域25和26中的任意一对或任意多对均可以首先形成。
接着，例如利用LP-CVD方法在半导体基板11上形成用于形成侧壁的绝缘膜，使其覆盖住栅部17、伪栅部18、电阻器部64和偏移隔离层(图未示)等。例如利用LP-CVD方法，将该绝缘膜形成为氮化硅膜(膜厚度例如为15～30nm)和硅酸四乙酯(TEOS)膜(膜厚度例如为40～60nm)的层叠膜的形式。接着，对该绝缘膜进行全面回蚀，从而经过偏移隔离层(图未示)在栅部17、伪栅部18和电阻器部64的侧部上分别形成侧壁20。
接着，在对应于第二区域11B的那部分半导体基板上形成离子注入掩模(图未示)。该离子注入掩模的形成过程如下，即，例如利用抗蚀剂涂敷技术在半导体基板11的整个表面上形成抗蚀剂膜之后，利用光刻技术对该抗蚀剂膜进行处理，使第一区域11A暴露出来并且使第二区域11B被抗蚀剂膜覆盖着。接着，使用该抗蚀剂膜作为离子注入掩模，对半导体基板11执行离子注入，因此，经过对应的延伸区域21和22，在半导体基板11的表面侧上且在第一区域11A中的各个栅部17和电阻器部64的两侧下方处分别形成了源/漏区27和28。在各离子注入过程中，栅部17、电阻器部64和侧壁20(包括偏移隔离层19)等也用作离子注入掩模。此后，将上述离子注入掩模除掉。
同样地，在对应于第一区域11A和第二区域11B中的区域LVP的那部分半导体基板11上形成离子注入掩模(图未示)。该离子注入掩模的形成过程如下，即，例如利用抗蚀剂涂敷技术在半导体基板11的整个表面上形成抗蚀剂膜之后，利用光刻技术对该抗蚀剂膜进行处理，使第二区域11B的区域LVN-1和区域LVN-2暴露出来，并且使第一区域11A和第二区域11B的区域LVP被抗蚀剂膜覆盖着。接着，使用该抗蚀剂膜作为离子注入掩模，对半导体基板11执行离子注入，因此经过对应的延伸区域23和24，在半导体基板11的表面侧上且在第二区域11B中的区域LVN-1和区域LVN-2的各个伪栅部18的两侧下方处分别形成了源/漏区29和30。在各离子注入过程中，伪栅部18和侧壁20(包括偏移隔离层19)等也用作离子注入掩模。此后，将上述离子注入掩模除掉。
同样地，在对应于第一区域11A以及第二区域11B中的区域LVN-1和区域LVN-2的那部分半导体基板11上形成离子注入掩模(图未示)。该离子注入掩模的形成过程如下，即，例如利用抗蚀剂涂敷技术在半导体基板11的整个表面上形成抗蚀剂膜之后，利用光刻技术对该抗蚀剂膜进行处理，使第二区域11B中的区域LVP暴露出来，并且使第一区域11A以及第二区域11B的区域LVN-1和区域LVN-2被抗蚀剂膜覆盖着。接着，使用该抗蚀剂膜作为离子注入掩模，对半导体基板11执行离子注入，因此，经过延伸区域25和26，在半导体基板11的表面侧上且在第二区域11B中的区域LVP的伪栅部18的两侧下方处分别形成了源/漏区31和32。在上述离子注入过程中，伪栅部18和侧壁20(包括偏移隔离层19)等也用作离子注入掩模。此后，将上述离子注入掩模除掉。
以上述方式，在第一区域11A中独立地形成了N沟道MISFET和P沟道MISFET。应注意，各离子注入过程的顺序决不限于上述顺序，并且第一区域11A中的源/漏区27和28、第二区域11B中的区域LVN-1和区域LVN-2的源/漏区29和30以及第二区域11B中的区域LVP的源/漏区31和32之中的任何一对或多对源/漏区均可以首先或最后形成。
随后，除掉侧壁20的TEOS部分。这个除掉过程例如通过使用稀氢氟酸的湿刻方法来实现。此后，执行用于活化所注入的杂质离子的热处理。例如，在这种热处理中，在1,000℃、5秒的条件下对杂质离子进行活化，从而形成各MISFET的源/漏区27～32。作为一个例子，关于P沟道MISFET的源/漏区的离子注入条件是：将硼(B)用作离子注入种类，注入能量设为3keV，且剂量设为3×1015/cm2。另一方面，关于N沟道MISFET的源/漏区的离子注入条件是：将磷(P)用作离子注入种类，注入能量设为10keV，且剂量设为3×1015/cm2。此外，为了促进掺杂剂活化并抑制其扩散，也可以采取尖峰快速热退火(spike RTA)作为热处理。
接着，如图8B所示，在各个源/漏区27～32上形成硅化物层33。首先，在整个表面上形成用于形成硅化物层的金属层。在本例中，作为一个例子，上述金属层由钴(Co)制成。例如利用溅射方法来沉积钴层，使其厚度为例如6～8nm，在本实施例中厚度为10nm，从而形成上述金属层。接着，在450℃、30秒的条件下执行退火，然后在750℃、30秒的条件下执行另一退火，使得金属层只与半导体基板11的硅(Si)发生反应，从而形成硅化物层33。由于上述金属层是由钴制成的，因此硅化物层33为硅化钴(例如，CoSi)。此后，利用使用硫酸(H2SO4)与过氧化氢(H2O2)的混合液体的湿刻方法，除掉留在绝缘膜(例如元件隔离区域12，硬掩模74A、74B和74C，以及侧壁20等)上的未反应的钴。随后，进行热处理，从而形成具有低电阻值的硅化钴(CoSi2)层。作为热处理的RTA例如在650～850℃温度、30秒的条件下来执行。此外，上述金属层也可以由镍(Ni)或镍铂(NiPt)制成而不是由钴(Co)制成，从而形成硅化镍(NiSi2)层。在任一情况下，都能适当地设定RTA中的温度。
接着，如图8C所示，在半导体基板11的整个表面上形成层间绝缘膜，使其覆盖住栅部17、伪栅部18和电阻器部64等。在这之前，首先形成衬膜36。此外，在衬膜36上形成第一层间绝缘膜38作为上述层间绝缘膜。衬膜36例如由氮化硅膜形成，并且厚度例如为10nm。此外，第一层间绝缘膜38由氧化硅膜形成。举例来说，第一层间绝缘膜38例如通过利用化学气相沉积(CVD)方法并使用臭氧(O3)-TEOS来形成。接着，利用CMP方法对位于栅部17、伪栅部18和电阻器部64上面的第一层间绝缘膜38和衬膜36进行研磨，直到硬掩模74A、74B和74C暴露出来。此时，硬掩模74A、74B和74C保留下来。
接着，如图8D所示，利用干刻方法或CMP方法，除掉第一区域11A中的第一栅电极15上的硬掩模74A(参照图8C)、第二区域11B中的伪栅电极16上的硬掩模74B(参照图8C)以及第一区域11A中的电阻器保护层63上的硬掩模74C(参照图8C)。例如，当利用CMP方法来除掉硬掩模74A、74B和74C时，将第一栅电极15、伪栅电极16、电阻器保护层63、第一层间绝缘膜38、衬膜36和侧壁20等的表面平坦化为近似呈同一平坦面状。
作为该CMP方法中的条件的一个例子，将由聚氨酯泡沫制成的研磨垫用作研磨垫，研磨压力设为300hPa，研磨机转盘的转速设为100rpm，研磨头的转速设为107rpm。此外，将二氧化铈系浆料用作研磨浆料，浆料流量设为200cm3/min.，并且浆料温度设为25～30℃。此外，依据转矩端点的检测，从刚刚好的研磨开始再进行30秒研磨时间的过研磨。
在上述CMP处理的阶段中，第一区域11A中的第一栅电极15上的由氮化硅制成的硬掩模74A以及第二区域11B中的由氮化硅制成的硬掩模74B被研磨至消失。然而，由于在区域MR中的电阻器本体62上形成有电阻器保护层63，因此能防止要被确定电阻值的电阻器本体62被减薄。所以，电阻器本体62的电阻值不会出现偏差。
接着，如图8E所示，利用抗蚀剂涂敷技术和光刻技术形成蚀刻掩模81，使其覆盖住第一区域11A。这样，第二区域11B没有被蚀刻掩模81覆盖。
接着，如图8F所示，例如通过干刻方法利用蚀刻掩模81来除掉伪栅电极16(参照图8D)，从而形成栅形成用沟槽42。此后，将蚀刻掩模81除掉。
另外，如图8G所示，通过使用稀氢氟酸的湿刻方法，除掉伪栅绝缘膜14(参照图8A)，从而形成栅形成用沟槽42。此时，第一层间绝缘膜38的上部也被蚀刻掉。
接着，如图8H所示，在栅形成用沟槽42的各个内表面上形成第二栅绝缘膜43。之后，经过第二栅绝缘膜43在区域LVN-1和区域LVN-2中的栅形成用沟槽42的各个内表面上以及经过第二栅绝缘膜43在区域LVP中的栅形成用沟槽42的内表面上分别形成用于确定功函数的功函数控制膜44，45。
首先，利用诸如原子层沉积(ALD)方法或CVD方法等薄膜沉积方法，沉积具有适用于N沟道MISFET的功函数的金属或金属化合物层。在本实施例中，例如沉积硅化铪(HfSix)层，使其厚度为例如约10nm～约100nm，从而形成功函数控制膜44。随后，除掉在第二区域11B中的区域LVP上和第一区域11A上的那部分功函数控制膜44。结果，剩余的功函数控制膜44留在第二区域11B中的区域LVN-1和区域LVN-2上。
接着，利用诸如ALD方法或CVD方法等薄膜沉积方法，沉积具有适用于P沟道MISFET的功函数的金属或金属化合物层。在本实施例中，例如沉积氮化钛(TiN)层，使其厚度为例如约5nm～约50nm，从而形成功函数控制膜45。随后，除掉在第二区域11B中的区域LVN-1和区域LVN-2上以及第一区域11A上的那部分功函数控制膜45。结果，剩余的功函数控制膜45留在第二区域11B中的区域LVP上。对于P沟道MISFET，例如，也可以沉积钌(Ru)层等。
功函数控制膜44，45中的任何一个均可以首先形成。
接着，以导电材料在整个表面上形成导电膜46并使其填充在各个栅形成用沟槽42内。导电膜46例如由电阻值低于各个功函数控制膜44，45的金属材料制成。在本实施例中，作为一个例子，导电膜46由钨(W)制成。
接着，如图8I所示，将除了填充在各个栅形成用沟槽42内的导电膜46之外的额外导电膜46(参照图8H)除掉。这个除掉过程例如利用CMP方法来实现。在利用CMP方法的阶段中，衬膜36和第一层间绝缘膜38等用作研磨阻挡层。结果，第二区域11B中的区域LVN-1和区域LVN-2的各个低电压晶体管(N沟道MISFET)的第二栅电极47由留在各个对应的栅形成用沟槽42中的导电膜46和功函数控制膜44形成。此外，第二区域11B中的区域LVP的低电压晶体管(P沟道MISFET)的第二栅电极48由留在对应的栅形成用沟槽42中的导电膜46和功函数控制膜45形成。
在上述CMP处理的阶段中，第一区域11A中的第一栅电极15的上部被减薄。然而，由于在第一区域11A中的区域MR的电阻器本体62上形成有电阻器保护层63，因此就能防止要被确定电阻值的电阻器本体62被减薄。所以，电阻器本体62的电阻值不会出现偏差。
接着，如图8J所示，在第一层间绝缘膜38和衬膜36等的全部表面上形成保护膜49。保护膜49例如利用等离子体CVD方法由氧化硅(SiO2)膜或氮化硅(SiN)膜形成。例如，当保护膜49由氧化硅膜形成时，CVD方法中的条件的一个例子如下：氧气(O2)(流量：600cm3/min.)和硅酸四乙酯(TEOS)(流量：800cm3/min.)用作原料气体，沉积环境气压设为1.09kPa，CVD系统的RF(射频)功率设为700W，并且基板温度设为400℃。由于保护膜49可以在450℃以下的温度进行沉积，因此能防止先前形成的硅化物层33因受热而损坏。
接着，利用抗蚀剂涂敷技术和光刻技术形成蚀刻掩模(图未示)。然后，通过干刻方法利用该蚀刻掩模除掉在第一区域11A中的那部分保护膜49，因此剩余的保护膜49留下来并覆盖住第二区域11B。
接着，如图8K所示，在第一栅电极15上形成硅化物层40。首先，在整个表面上形成用于形成硅化物层40的金属层。在本例中，作为一个例子，上述金属层由镍(Ni)或镍铂(NiPt)制成。在本例中，上述金属层由镍(Ni)制成。例如利用溅射方法沉积镍层，使其厚度为例如6～8nm，从而形成上述金属层。接着，在350℃以下且允许硅化处理的温度下进行RTA，例如进行30秒钟，使得金属层只与第一栅电极15的硅(Si)发生反应，从而形成硅化物层40。由于上述金属层是由镍制成的，因此硅化物层40由硅化镍制成。此后，利用使用王水的湿刻方法，将留在绝缘膜上的未反应的镍除掉。随后，进行热处理，从而形成具有低电阻值的硅化镍(NiSi2)层。作为这种热处理的RTA，例如在450℃以下且可以得到低电阻值的温度下进行30秒钟。在上述硅化反应中，由于保护膜49和电阻器保护层63用作防止发生硅化的掩模，因而硅化物层40只形成在第一栅电极15上。因此，可以减小第一栅电极15的电阻值，同时将电阻器本体62的电阻值保持为指定值。
接着，如图8L所示，在衬膜36、第一层间绝缘膜38、硅化物层40和保护膜49等的全部表面上形成第二层间绝缘膜51。第二层间绝缘膜51例如由氧化硅膜形成。该薄膜沉积条件是：例如利用HDP-CVD方法，将薄膜沉积温度设为450℃以下。
接着，如图8M所示，例如利用CMP方法，将第二层间绝缘膜51的表面平坦化。
接着，如图8N所示，通向晶体管的第一栅电极15、电阻器本体62、第二栅电极47，48以及源/漏区27～32上的各硅化物层33的连接孔52被形成得延伸贯穿衬膜36、第一层间绝缘膜38、保护膜49和第二层间绝缘膜51。应注意，因为图8N是个截面图，所以为了简单起见省略了对一部分连接孔的图示。接着，在第二层间绝缘膜51上形成导电膜，使其填充在各个连接孔52中。该导电膜例如由钨(W)制成。此外，可以将例如CVD方法用作沉积该导电膜的方法。
接着，利用CMP方法或干刻方法除掉位于第二层间绝缘膜51上面的那部分导电膜，使得各个电极54由留在各个连接孔52内的导电膜形成。虽然没有图示，但随后要进行布线过程。
以上述方式，中电压晶体管(N沟道MISFET)/高电压晶体管(N沟道MISFET)2形成在第一区域11A的区域MV/HV中。电阻器3形成在第一区域11A的区域MR中。此外，两个以上的低电压晶体管(N沟道MISFET)4密集地形成在第二区域11B的区域LVN-1中，一个低电压晶体管(N沟道MISFET)4孤立地形成在第二区域11B的区域LVN-2中，并且一个低电压晶体管(P沟道MISFET)5形成在第二区域11B的区域LVP中。以这种方式，形成了半导体装置1。
根据上述半导体装置制造方法，在用硅系材料层71形成第一栅电极15之前，在形成有电阻器本体62的区域中的硅系材料层71的上部处形成了电阻器保护层63。此后，在用上部形成有电阻器保护层63的硅系材料层71形成了电阻器本体62之后，才形成第二栅电极47，48。因此，即使当通过执行诸如CMP等研磨处理或蚀刻处理，来除掉在形成填充于栅形成用沟槽42内的各第二栅电极47，48时所产生的金属系栅材料(功函数控制膜44，45以及导电膜46由该金属系栅材料制成)的额外部分时，由于电阻器本体62的上部被电阻器保护层63保护起来，因而能防止电阻器本体62被减薄。结果，即使当各第二栅电极47，48由金属系栅材料(功函数控制膜44，45以及导电膜46由该金属系栅材料制成)制成时，也能将电阻器本体62的电阻值保持为所需电阻值。此外，对电阻器保护层63的厚度的控制使得能够将电阻器本体62的电阻值控制为所需电阻值。
这样，各第二栅电极47，48可以由金属系栅材料(功函数控制膜44，45以及导电膜46由该金属系栅材料制成)制成，并且能够在用于形成第二栅电极47，48的过程中防止电阻器本体62被减薄。这就使得能将电阻器本体62的电阻值保持为所需电阻值。因此，优点在于，可将电阻器3形成为具有精确电阻值。
此外，在用于形成由金属系栅材料(功函数控制膜44，45以及导电膜46由该金属系栅材料制成)制成的各第二栅电极47，48的过程中，未形成用于覆盖整个第一区域11A侧的保护膜。因此，可以防止在金属系栅材料的CMP过程完成之后会留下一些金属系栅材料而变成残余物。
本领域技术人员应当理解，依据不同的设计要求和其他因素，可以在本发明所附的权利要求或其等同物的范围内进行各种修改、组合、次组合以及改变。

Claims (9)

1.一种半导体装置，其包括在半导体基板上形成的第一组晶体管、第二组晶体管和电阻器，所述第二组晶体管中每个晶体管的工作电压低于所述第一组晶体管中每个晶体管的工作电压，其中，
所述第一组晶体管具有经过第一栅绝缘膜由硅系材料层在所述半导体基板上形成的第一栅电极；
所述第二组晶体管具有经过第二栅绝缘膜将金属系栅材料填充在所述半导体基板上的层间绝缘膜中的栅形成用沟槽内而形成的第二栅电极；并且，
所述电阻器具有电阻器本体和在所述电阻器本体上形成的电阻器保护层，所述电阻器本体利用所述硅系材料层并经过绝缘膜形成在所述半导体基板上。
2.根据权利要求1所述的半导体装置，其中，所述电阻器保护层由绝缘层形成。
3.根据权利要求2所述的半导体装置，其中，所述绝缘层由通过执行氧或二氧化碳的团簇离子注入而形成的氧化物层构成。
4.根据权利要求1所述的半导体装置，其中，
所述电阻器本体是包括N型杂质或P型杂质的第一导电类型，
所述电阻器保护层由补偿N型杂质和P型杂质的补偿层构成。
5.根据权利要求4所述的半导体装置，其中，所述补偿层是通过对所述电阻器本体的上部执行离子注入或团簇离子注入而形成的。
6.根据权利要求1所述的半导体装置，其中，在所述第一栅电极上形成有硅化物层。
7.一种半导体装置制造方法，
所述半导体装置包括在半导体基板上形成的第一组晶体管、第二组晶体管和电阻器，所述第二组晶体管中每个晶体管的工作电压低于所述第一组晶体管中每个晶体管的工作电压；
所述第一组晶体管具有经过第一栅绝缘膜由硅系材料层在所述半导体基板上形成的第一栅电极；
所述第二组晶体管具有经过第二栅绝缘膜将金属系栅材料填充在栅形成用沟槽内而形成的第二栅电极，所述栅形成用沟槽是通过除掉所述半导体基板上的伪栅部而形成的；并且，
所述电阻器具有电阻器本体，所述电阻器本体利用所述硅系材料层并经过与所述第一栅绝缘膜构成同一层的绝缘膜而形成；
所述制造方法包括如下步骤：
在形成所述电阻器本体的所述硅系材料层的上部形成电阻器保护层；
通过使用掩模，分别蚀刻在上部形成有所述电阻器保护层的所述硅系材料层、用于形成各个所述第一栅电极的所述硅系材料层和用于形成所述伪栅部的所述硅系材料层，从而形成所述电阻器、所述第一栅电极和所述伪栅部；以及
形成所述第二栅电极。
8.根据权利要求7所述的半导体装置制造方法，其中，在形成所述第二栅电极之后，在各个所述第二栅电极上形成保护膜，并通过使用所述保护膜和所述电阻器保护层作为用于硅化处理的掩模来执行硅化处理，从而在各个所述第一栅电极上形成硅化物层。
9.根据权利要求7所述的半导体装置制造方法，其中，所述电阻器保护层由通过执行氧或二氧化碳的团簇离子注入而形成的氧化物层构成。
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