JPS62118568A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62118568A JPS62118568A JP60258942A JP25894285A JPS62118568A JP S62118568 A JPS62118568 A JP S62118568A JP 60258942 A JP60258942 A JP 60258942A JP 25894285 A JP25894285 A JP 25894285A JP S62118568 A JPS62118568 A JP S62118568A
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- silicon layer
- oxide film
- high resistance
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高抵抗体を有する半導体装置に関するものであ
る。
る。
従来の技術
スタティック型ランダムアセスメモリでは、２八−
メモリセルを高抵抗体とＭＯＳ）２７９７２４個を用い
て構成することが多い。インバータの負荷に高抵抗体、
駆動用にＭＯＳ）ランジスタを使用して、２個のインバ
ータを交差結合してフリップフロップ回路を形成し、そ
れぞれの出力にトランスファゲートとしてＭＯＳトラン
ジスタを使用したメモリセルが一般的である。このメモ
リセルは通常２層の多結晶シリコン層を使用しており、
第１層目の多結晶シリコン層はＭＯＳ）ランジスタのゲ
ート材料およびワード線等の配線材料として使用するた
め不純物を拡散して低抵抗化している。
て構成することが多い。インバータの負荷に高抵抗体、
駆動用にＭＯＳ）ランジスタを使用して、２個のインバ
ータを交差結合してフリップフロップ回路を形成し、そ
れぞれの出力にトランスファゲートとしてＭＯＳトラン
ジスタを使用したメモリセルが一般的である。このメモ
リセルは通常２層の多結晶シリコン層を使用しており、
第１層目の多結晶シリコン層はＭＯＳ）ランジスタのゲ
ート材料およびワード線等の配線材料として使用するた
め不純物を拡散して低抵抗化している。
第２層目の多結晶シリコン層は、インバータの負荷の高
抵抗体に使用している。
抵抗体に使用している。
発明が解決しようとする問題点
２層多結晶シリコンでは少なくとも第２層目の多結晶シ
リコンと拡散層もしくは第１層目の多結晶シリコンとの
コンタクトが必要となってくる。
リコンと拡散層もしくは第１層目の多結晶シリコンとの
コンタクトが必要となってくる。
これによってコンタクトに対する合せズレ々どのマージ
ンが必要なため、メモリセルのサイズが大きくなる要因
となる。また、多層構造にするとと３ペー／ によって段差が大きくなり、アルミニウムなどの金属配
線の断線の原因となるため平坦化が必要となってくる。
ンが必要なため、メモリセルのサイズが大きくなる要因
となる。また、多層構造にするとと３ペー／ によって段差が大きくなり、アルミニウムなどの金属配
線の断線の原因となるため平坦化が必要となってくる。
微細化・高密度化が進むにつれてコンタクトによるマー
ジンがセルサイズの縮少をはばむとともに、断面構造で
の段差が大きいほど微細パターンを実現するのが困難と
なってきている。
ジンがセルサイズの縮少をはばむとともに、断面構造で
の段差が大きいほど微細パターンを実現するのが困難と
なってきている。
本発明は高抵抗体を有する半導体装置において、従来ｄ
、２層の多結晶シリコンを用いていたが、これを、１層
の多結晶シリコン（もしくはポリサイド）を用いて、低
抵抗体と高抵抗体を実現するものである。
、２層の多結晶シリコンを用いていたが、これを、１層
の多結晶シリコン（もしくはポリサイド）を用いて、低
抵抗体と高抵抗体を実現するものである。
問題点を解決するだめの手段
本発明は多結晶シリコン層を堆積して後に、高抵抗体を
形成すべき部分に、酸素イオンを注入し、薄い多結晶シ
リコン層を残して上部に酸化膜を形成して下部の薄い多
結晶シリコン層への不純物の侵入を防ぎ、しかるのちに
、シリサイド膜を堆積して低抵抗化およびゲート電極な
らびに配線のパターンを形成し、不要な部分の多結晶シ
リコン層もしくけポリサイドを選択的にエツチングする
ことにより、１層構造で低抵抗部分と高抵抗部分を選択
的に形成した半導体装置である。
形成すべき部分に、酸素イオンを注入し、薄い多結晶シ
リコン層を残して上部に酸化膜を形成して下部の薄い多
結晶シリコン層への不純物の侵入を防ぎ、しかるのちに
、シリサイド膜を堆積して低抵抗化およびゲート電極な
らびに配線のパターンを形成し、不要な部分の多結晶シ
リコン層もしくけポリサイドを選択的にエツチングする
ことにより、１層構造で低抵抗部分と高抵抗部分を選択
的に形成した半導体装置である。
作 用
本発明は上記の構造により、１層の多結晶シリコン層で
、低抵抗部分と高抵抗部分を形成でき、かつ低抵抗部分
と高抵抗部分のコンタクトが軍曹であり、表面の段差が
少ないために金属配線層の微細化あるいｄ：多層化が容
易におこなえる。
、低抵抗部分と高抵抗部分を形成でき、かつ低抵抗部分
と高抵抗部分のコンタクトが軍曹であり、表面の段差が
少ないために金属配線層の微細化あるいｄ：多層化が容
易におこなえる。
実施例
第１図は本発明の半導体装置の一実施例を示す断面構造
図である。第１図において、１は半導体基板、２はフィ
ールド酸化膜、３はゲート酸化膜、４は低１［（抗の多
結晶シリコン層、６は多結晶シリコン層に酸素イオンを
ｔト大して形成１７だ酸化膜、６は高抵抗の多結晶シリ
コン層、７はシリサイド膜、８は層間絶縁膜である。
図である。第１図において、１は半導体基板、２はフィ
ールド酸化膜、３はゲート酸化膜、４は低１［（抗の多
結晶シリコン層、６は多結晶シリコン層に酸素イオンを
ｔト大して形成１７だ酸化膜、６は高抵抗の多結晶シリ
コン層、７はシリサイド膜、８は層間絶縁膜である。
第２図に、第１図の断面構造を形成する上での工程を示
している。第２図ａにおいて、半導体基板１の表面にゲ
ート酸化膜３を成長させて、半導６ ヘ一〕 体基板１と逆導電型の不純物を拡散する領域を除いて、
フィールド酸化膜２を形成する。そして、多結晶シリコ
ン層４をゲート酸化膜およびフィールド酸化膜２の上に
堆積させる。
している。第２図ａにおいて、半導体基板１の表面にゲ
ート酸化膜３を成長させて、半導６ ヘ一〕 体基板１と逆導電型の不純物を拡散する領域を除いて、
フィールド酸化膜２を形成する。そして、多結晶シリコ
ン層４をゲート酸化膜およびフィールド酸化膜２の上に
堆積させる。
第２図すにおいて、多結晶シリコン層４を堆積後にレジ
スト９を塗布し、酸素イオンをイオン注入する領域だけ
レジスト除去して、多結晶シリコン層Ｘ４に酸素イオン
をイオン注入して、多結晶シリコン層４の上部に酸化膜
５を形成する。
スト９を塗布し、酸素イオンをイオン注入する領域だけ
レジスト除去して、多結晶シリコン層Ｘ４に酸素イオン
をイオン注入して、多結晶シリコン層４の上部に酸化膜
５を形成する。
第２図Ｃにおいて、同すのレジスト９を除去の後に、シ
リサイド膜７を堆積し、リンイオンのイオン注入等によ
り、低抵抗の多結晶シリコン層４′を形成する。この時
、酸化膜６があるために、その下の多結晶シリコン６は
低抵抗化されない。これによって多結晶シリコン層４は
高抵抗部分６と低抵抗部分４′を形成することができる
。
リサイド膜７を堆積し、リンイオンのイオン注入等によ
り、低抵抗の多結晶シリコン層４′を形成する。この時
、酸化膜６があるために、その下の多結晶シリコン６は
低抵抗化されない。これによって多結晶シリコン層４は
高抵抗部分６と低抵抗部分４′を形成することができる
。
第２図ｄでは、レジスト塗布後多結晶シリコン層のうち
の低抵抗部分の領域のレジ７）９．１０番残して、他の
部分のレジストは除去する。
の低抵抗部分の領域のレジ７）９．１０番残して、他の
部分のレジストは除去する。
第２図θでは、同ｄで多結晶シリコン層の低紙６ 、
抗部分のパターン出しがおこなわれたので、不安な部分
のシリサイド、ｊ：ｉ−，１：び多結晶シリコン層をエ
ツチングして、エツチング後しジス）９．１０を除去し
てやる。
のシリサイド、ｊ：ｉ−，１：び多結晶シリコン層をエ
ツチングして、エツチング後しジス）９．１０を除去し
てやる。
これによって、多結晶シリコン層４はシリサイド７と反
応してポリサイド化されて、低抵抗になった部分４′と
酸素イオンのイオン注入によって形成された酸化膜６に
よってシリサイド７と分離されて高抵抗を維持した部分
６とが形成される。
応してポリサイド化されて、低抵抗になった部分４′と
酸素イオンのイオン注入によって形成された酸化膜６に
よってシリサイド７と分離されて高抵抗を維持した部分
６とが形成される。
発明の効果
本発明によりば、１層の多結晶シリコンで、高抵抗領域
と低抵抗領域を構成することができ、段差の少々い断面
構造となるため、微細パターンの形成に有効である。特
に、スタティック型ＲＡＭのメモリセルに本発明を適用
させれば、高抵抗領域とゲート領域とのコンタクトが不
要となり、メモリセルの小型化に非常に有効である。
と低抵抗領域を構成することができ、段差の少々い断面
構造となるため、微細パターンの形成に有効である。特
に、スタティック型ＲＡＭのメモリセルに本発明を適用
させれば、高抵抗領域とゲート領域とのコンタクトが不
要となり、メモリセルの小型化に非常に有効である。
′° 第１図は本発明の一実施例における半導体装置の
断面図、第２図ａ−ｅは一実施例の半導体装置７ へ−
７ の製造７「程を示す工程図である。 １・・・・・・半導体基板、２・・・・・・フィールド
酸化膜、３・・・・ゲート酸化膜、４，４′・・・・多
結晶シリコン層（低抵抗化された領域）、５・・・・・
・多結晶シリコン層を酸素イオンを注入した酸化膜、６
・・・・・・多結晶シリコン層（高抵抗の領域）、７・
・・・・・シリサイド膜、９，１０・・・・・レジスト
。
断面図、第２図ａ−ｅは一実施例の半導体装置７ へ−
７ の製造７「程を示す工程図である。 １・・・・・・半導体基板、２・・・・・・フィールド
酸化膜、３・・・・ゲート酸化膜、４，４′・・・・多
結晶シリコン層（低抵抗化された領域）、５・・・・・
・多結晶シリコン層を酸素イオンを注入した酸化膜、６
・・・・・・多結晶シリコン層（高抵抗の領域）、７・
・・・・・シリサイド膜、９，１０・・・・・レジスト
。
Claims (2)
- （１）半導体基板内に選択的に拡散領域を形成し、ゲー
ト酸化膜およびフィールド酸化膜を介して多結晶シリコ
ン層を堆積し、前記多結晶シリコン層に高抵抗体を形成
する領域に、酸素イオンを注入して表面より酸化膜を形
成するとともに下部に薄い多結晶シリコン層を残して高
抵抗体とし、前記高抵抗体以外の部分に低抵抗領域を形
成してなる半導体装置。 - （２）低抵抗領域にシリサイドを形成してなる特許請求
の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60258942A JPS62118568A (ja) | 1985-11-19 | 1985-11-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60258942A JPS62118568A (ja) | 1985-11-19 | 1985-11-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62118568A true JPS62118568A (ja) | 1987-05-29 |
Family
ID=17327176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60258942A Pending JPS62118568A (ja) | 1985-11-19 | 1985-11-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62118568A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8436424B2 (en) | 2007-08-09 | 2013-05-07 | Sony Corporation | Semiconductor device and method of manufacturing the same |
-
1985
- 1985-11-19 JP JP60258942A patent/JPS62118568A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8436424B2 (en) | 2007-08-09 | 2013-05-07 | Sony Corporation | Semiconductor device and method of manufacturing the same |
| US8557655B2 (en) | 2007-08-09 | 2013-10-15 | Sony Corporation | Semiconductor device and method of manufacturing the same |
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