CN101459066A - 栅极、浅沟槽隔离区形成方法及硅基材刻蚀表面的平坦化方法 - Google Patents

栅极、浅沟槽隔离区形成方法及硅基材刻蚀表面的平坦化方法 Download PDF

Info

Publication number
CN101459066A
CN101459066A CNA2007100945203A CN200710094520A CN101459066A CN 101459066 A CN101459066 A CN 101459066A CN A2007100945203 A CNA2007100945203 A CN A2007100945203A CN 200710094520 A CN200710094520 A CN 200710094520A CN 101459066 A CN101459066 A CN 101459066A
Authority
CN
China
Prior art keywords
silicon substrate
etching
mixed solution
formation method
isotropic plasma
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007100945203A
Other languages
English (en)
Other versions
CN101459066B (zh
Inventor
韩秋华
张海洋
马擎天
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN2007100945203A priority Critical patent/CN101459066B/zh
Priority to US12/333,066 priority patent/US8039402B2/en
Publication of CN101459066A publication Critical patent/CN101459066A/zh
Application granted granted Critical
Publication of CN101459066B publication Critical patent/CN101459066B/zh
Priority to US13/208,885 priority patent/US8377827B2/en
Priority to US13/208,892 priority patent/US8367554B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H01L21/02071—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a delineation, e.g. RIE, of conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Element Separation (AREA)

Abstract

一种栅极形成方法，包括：在半导体基底上形成介质层；在所述介质层上形成多晶硅层；刻蚀所述多晶硅层；采用包含氟基气体和氧气的气体对刻蚀后的所述多晶硅层执行各向同性等离子体刻蚀操作；对经历各向同性等离子体刻蚀操作的所述半导体基底执行清洗操作，以形成栅极。可改善栅极侧壁的刻蚀均匀性。一种浅沟槽隔离区形成方法，可改善所述浅沟槽的侧壁及底壁的刻蚀均匀性；一种硅基材刻蚀表面的平坦化方法，可改善硅基材表面的刻蚀均匀性。

Description

栅极、浅沟槽隔离区形成方法及硅基材刻蚀表面的平坦化方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种栅极、浅沟槽隔离区形成方法及硅基材刻蚀表面的平坦化方法。
背景技术
由于栅极通常具有半导体制造工艺中的最小物理尺度，即所述栅极的宽度通常是晶片上最关键的临界尺寸，致使器件中栅极的制作是流程中最关键的步骤。
当前，形成栅极的步骤包括：如图1a所示，在半导体基底10上形成介质层20；如图1b所示，在所述介质层20上形成多晶硅层30；如图1c所示，在所述多晶硅层30上形成刻蚀的抗蚀剂层40；如图1c和图1d所示，以所述刻蚀的抗蚀剂层40为掩膜，刻蚀所述多晶硅层30，以形成栅极32。
随着器件临界尺寸的逐渐缩小，如何精确控制栅极的宽度成为本领域技术人员关注的主要问题。为此，业界已作出诸多尝试，如，2006年11月1日公开的公开号为“CN 1855372A”的中国专利申请中提供了一种栅极形成方法，通过避免在栅极的顶面产生边角，以实现栅极的宽度的精确控制。
然而，实际生产发现，除栅极顶面边角之外，如图1e所示，在栅极侧壁形成的起伏缺陷34(roughness)也将影响到栅极的宽度的精确控制。所述起伏缺陷34通常被认为是在形成栅极的过程中涉及的刻蚀操作进行得不均匀造成的，如何改善栅极侧壁的刻蚀均匀性成为本领域技术人员亟待解决的首要问题。
此外，随着器件临界尺寸的减小，浅沟槽隔离工艺(STI)是在半导体衬底上制作的有源区之间形成隔离的关键工艺。浅沟槽隔离的效果，如浅沟槽侧壁及底面的光滑有助于提高浅沟槽隔离区的宽度及深度的精确控制，精确控制所述浅沟槽的宽度及深度，利于提高后续隔离物填充的质量和形成的浅沟槽隔离区的电学特性。
当前，形成浅沟槽隔离区的步骤包括：如图2a所示，在硅衬底50上形成刻蚀的钝化层60；如图2b所示，以刻蚀后的所述钝化层60为硬掩模，刻蚀部分所述硅衬底50，以形成浅沟槽52；填充所述浅沟槽，以形成浅沟槽隔离区。所述硅衬底已定义器件有源区。
然而，实践中，如图2c所示，形成的所述浅沟槽的侧壁及底壁易形成起伏缺陷54(roughness)，也将影响到后续形成的所述浅沟槽的宽度和深度的精确控制。所述起伏缺陷54通常也被认为是在形成浅沟槽的过程中涉及的刻蚀操作进行得不均匀造成的，如何改善所述浅沟槽的侧壁及底壁的刻蚀均匀性也是本领域技术人员亟待解决的重要问题。
发明内容
本发明提供了一种栅极形成方法，可改善栅极侧壁的刻蚀均匀性；本发明提供了一种浅沟槽隔离区形成方法，可通过改善所述浅沟槽的侧壁及底壁的刻蚀均匀性，提高后续隔离物填充的质量和形成的浅沟槽隔离区的电学特性；本发明提供了一种硅基材刻蚀表面的平坦化方法，可改善硅基材表面的刻蚀均匀性。
本发明提供的一种栅极形成方法，包括：
在半导体基底上形成介质层；
在所述介质层上形成多晶硅层；
刻蚀所述多晶硅层；
采用包含氟基气体和氧气的气体对刻蚀后的所述多晶硅层执行各向同性等离子体刻蚀操作；
对经历各向同性等离子体刻蚀操作的所述半导体基底执行清洗操作，形成栅极。
可选地，所述介质层包含氧化硅；可选地，所述氟基气体包括CF4、C2F6、SF6或NF3；可选地，所述氟基气体为CF4时，所述CF4的流量范围为10～50sccm；可选地，所述氧气的流量范围为100～300sccm；可选地，所述各向同性等离子体刻蚀操作采用电导耦合等离子体工艺，所述电导耦合等离子体工艺参数中的偏置功率设为零；可选地，所述电导耦合等离子体工艺应用CDE300设备进行；可选地，执行各向同性等离子体刻蚀操作时，压力范围为200～300mTorr；可选地，执行各向同性等离子体刻蚀操作时，功率范围为200～1000W；可选地，采用湿式清洗工艺执行所述清洗操作；
可选地，执行所述清洗操作的步骤包括：
利用硫酸双氧水混合溶液或硫酸臭氧混合溶液清洗经历各向同性等离子体刻蚀操作的半导体基底；
利用氨水双氧水混合溶液清洗已经历硫酸双氧水混合溶液或硫酸臭氧混合溶液清洗操作的半导体基底。
本发明提供的一种浅沟槽隔离区形成方法，包括：
在硅衬底上形成具有刻蚀图形的钝化层；
以所述具有刻蚀图形的钝化层为掩模，刻蚀部分深度的所述硅衬底；
采用包含氟基气体和氧气的气体对刻蚀后的所述硅衬底执行各向同性等离子体刻蚀操作；
对经历各向同性等离子体刻蚀操作的所述硅衬底执行清洗操作，形成浅沟槽；
填充所述浅沟槽，形成浅沟槽隔离区。
可选地，所述氟基气体包括CF4、C2F6、SF6或NF3；可选地，所述氟基气体为CF4时，所述CF4的流量范围为10～50sccm；可选地，所述氧气的流量范围为100～300sccm；可选地，所述各向同性等离子体刻蚀操作采用电导耦合等离子体工艺，所述电导耦合等离子体工艺参数中的偏置功率设为零；可选地，所述电导耦合等离子体工艺应用CDE300设备进行；可选地，执行各向同性等离子体刻蚀操作时，压力范围为200～300mTorr；可选地，执行各向同性等离子体刻蚀操作时，功率范围为200～1000W；可选地，采用湿式清洗工艺执行所述清洗操作；
可选地，执行所述湿式清洗操作的步骤包括：
利用硫酸双氧水混合溶液或硫酸臭氧混合溶液清洗经历各向同性等离子体刻蚀操作的硅衬底；
利用氨水双氧水混合溶液清洗已经历硫酸双氧水混合溶液或硫酸臭氧混合溶液清洗操作的硅衬底。
本发明提供的一种硅基材刻蚀表面的平坦化方法，包括：
刻蚀所述硅基材；
采用包含氟基气体和氧气的气体对刻蚀后的所述硅基材执行各向同性等离子体刻蚀操作；
对经历各向同性等离子体刻蚀操作的所述硅基材执行清洗操作。
可选地，所述氟基气体包括CF4、C2F6、SF6或NF3；可选地，所述氟基气体为CF4时，所述CF4的流量范围为10～50sccm；可选地，所述氧气的流量范围为100～300sccm；可选地，所述各向同性等离子体刻蚀操作采用电导耦合等离子体工艺，所述电导耦合等离子体工艺参数中的偏置功率设为零；可选地，所述电导耦合等离子体工艺应用CDE300设备进行；可选地，执行各向同性等离子体刻蚀操作时，压力范围为200～300mTorr；可选地，执行各向同性等离子体刻蚀操作时，功率范围为200～1000W；可选地，采用湿式清洗工艺执行所述清洗操作；
可选地，执行所述清洗操作的步骤包括：
利用硫酸双氧水混合溶液或硫酸臭氧混合溶液清洗经历各向同性等离子体刻蚀操作的硅基材；
利用氨水双氧水混合溶液清洗已经历硫酸双氧水混合溶液或硫酸臭氧混合溶液清洗操作的硅基材。
与现有技术相比，上述技术方案具有以下优点：
上述技术方案提供的栅极形成方法，通过在刻蚀所述多晶硅层后，采用包含氟基气体和氧气的混合气体对刻蚀后的所述多晶硅层执行各向同性等离子体刻蚀操作，使得在刻蚀条件下，所述氟基气体、氧气在刻蚀后的所述多晶硅层表面形成SiOF临时保护膜，且覆盖所述多晶硅层表面的所述临时保护膜的厚度由所述多晶硅层表面凸出部向所述多晶硅层表面凹进部逐渐增加，使得相对于所述多晶硅层表面凹进部而言，所述多晶硅层表面凸出部易于被包含氟基气体和氧气的气体刻蚀，可使经历所述各向同性等离子体刻蚀操作后，所述多晶硅层表面凸出部和凹进部的高度差降低，即，改善了栅极侧壁的刻蚀均匀性；
上述技术方案提供的浅沟槽隔离区形成方法，通过在以所述刻蚀的钝化层为掩模，刻蚀部分所述硅衬底后，采用包含氟基气体和氧气的混合气体对所述硅衬底执行各向同性等离子体刻蚀操作；使得在刻蚀条件下，所述氟基气体、氧气在刻蚀界面形成SiOF临时保护膜，且覆盖所述刻蚀界面的所述临时保护膜的厚度由所述刻蚀界面凸出部向所述刻蚀界面凹进部逐渐增加，使得相对于所述刻蚀界面凹进部而言，所述刻蚀界面凸出部易于被包含氟基气体和氧气的气体刻蚀，可使经历所述各向同性等离子体刻蚀操作后，所述刻蚀界面凸出部和凹进部的高度差降低，即，改善了经历后续湿式清洗操作后形成的浅沟槽的侧壁及底壁的刻蚀均匀性，使提高后续隔离物填充的质量和形成的浅沟槽隔离区的电学特性成为可能；
上述技术方案提供的硅基材刻蚀表面的平坦化方法，通过在刻蚀所述硅基材后，采用包含氟基气体和氧气的混合气体对刻蚀后的所述硅基材执行各向同性等离子体刻蚀操作，使得在刻蚀条件下，所述氟基气体、氧气在刻蚀后的所述硅基材表面形成SiOF临时保护膜，且覆盖所述硅基材表面的所述临时保护膜的厚度由所述硅基材表面凸出部向所述硅基材表面凹进部逐渐增加，使得相对于所述硅基材表面凹进部而言，所述硅基材表面凸出部易于被包含氟基气体和氧气的气体刻蚀，可使经历所述各向同性等离子体刻蚀操作后，所述硅基材表面凸出部和凹进部的高度差降低，即，改善了硅基材刻蚀表面的刻蚀均匀性。
附图说明
图1a～1d为说明现有技术中形成栅极的各步骤示意图；
图1e为说明现有技术中形成的具有侧壁起伏缺陷的栅极的结构示意图；
图2a～2b为说明现有技术中形成浅沟槽的各步骤示意图；
图2c为说明现有技术中为形成浅沟槽而形成的具有侧壁及底壁起伏缺陷的刻蚀界面的结构示意图；
图3为说明本发明实施例的形成栅极的流程示意图；
图4a～4e为说明本发明实施例的形成栅极的各步骤示意图；
图5a～5c为说明本发明实施例的执行各向同性刻蚀的各步骤示意图；
图6为说明本发明实施例的形成浅沟槽隔离区的流程示意图；
图7a～7d为说明本发明实施例的形成浅沟槽的各步骤示意图；
图8a～8c为说明本发明实施例的执行各向同性刻蚀的各步骤示意图；
图9为说明本发明实施例的平坦化硅基材刻蚀表面的流程示意图。
具体实施方式
尽管下面将参照附图对本发明进行更详细的描述，其中表示了本发明的优选实施例，应当理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列的描述应当被理解为对于本领域技术人员的广泛教导，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下列说明和权利要求书本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。
如图3所示，应用本发明提供的方法，形成栅极的具体步骤包括：
步骤301：结合图3及图4a所示，在半导体基底100上形成介质层120。
所述半导体基底100为已定义器件有源区且已完成浅沟槽隔离的半导体衬底(substrate)。所述半导体衬底包含但不限于包括半导体元素的硅材料，例如单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以是绝缘体上硅(SOI)。
所述介质层包含氧化硅，作为形成的半导体器件的栅介质层。所述氧化层可利用热氧化工艺获得，所述热氧化工艺可应用高温氧化设备或氧化炉进行。形成所述氧化层的过程可包含热氧化及检测步骤，具体可应用任何传统的工艺，在此不再赘述。
步骤302：结合图3及图4b所示，在所述介质层120上形成多晶硅层140。
所述多晶硅层140的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅层140的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。
步骤303：结合图3及图4c所示，刻蚀所述多晶硅层140。
可利用等离子体刻蚀工艺执行所述多晶硅层140的刻蚀操作。
实际生产发现，刻蚀后的所述多晶硅层140的侧壁通常具有起伏缺陷142，所述起伏缺陷将影响到栅极的宽度的精确控制。如何减小所述起伏缺陷中起伏的程度，以改善栅极侧壁的刻蚀均匀性成为本发明解决的主要问题。
步骤304：结合图3及图4d所示，采用包含氟基气体和氧气的气体对刻蚀后的所述多晶硅层140执行各向同性等离子体刻蚀操作。
所述刻蚀操作用以去除经历刻蚀操作后的所述多晶硅层140表面的凸出部；其中，所述氟基气体用以去除凸出的多晶硅，而所述氧气用以及时去除利用氟基气体去除多晶硅时产生的副产物。
所述氟基气体包括CF4、C2F6、SF6或NF3；作为示例，执行所述刻蚀操作的工艺条件包括：所述氟基气体包括CF4，CF4的流量范围为10～50sccm，如20sccm、30sccm或40sccm；O2的流量范围为100～300sccm，如120sccm、150sccm、180sccm或250sccm；反应压力范围为100～500mT，如200mT、225mT或350mT；反应功率范围为300～500W，如350W或400W。
本发明的发明人经历分析与实践后认为，在上述条件下，采用包含氟基气体和氧气的气体对刻蚀后的所述多晶硅层140执行各向同性等离子体刻蚀操作时，如图5a所示，所述氟基气体、氧气在刻蚀后的所述多晶硅层140表面形成SiOF临时保护膜144；且覆盖所述多晶硅层140表面的所述临时保护膜144的厚度由所述多晶硅层表面凸出部146向所述多晶硅层表面凹进部148逐渐增加，使得相对于所述多晶硅层表面凹进部148而言，所述多晶硅层表面凸出部易于被包含氟基气体和氧气的气体刻蚀，可使经历所述各向同性等离子体刻蚀操作后，如图5b所示，所述多晶硅层表面凸出部146和凹进部148的高度差降低，即，改善了栅极侧壁的刻蚀均匀性。
如图5c和图4d所示，上述刻蚀操作完成后，所述SiOF临时保护膜144覆盖所述多晶硅层140表面；采用传统的清洗工艺去除所述SiOF临时保护膜144后，方可形成栅极。
步骤305：如图4e所示，对经历各向同性等离子体刻蚀操作的所述半导体基底100执行清洗操作，形成栅极150。
可采用湿式清洗工艺执行所述清洗操作。
执行所述湿式清洗工艺的步骤包括：应用硫酸双氧水混合溶液或硫酸臭氧混合溶液清洗经历各向同性等离子体刻蚀操作的半导体基底；应用氨水双氧水混合溶液清洗已经历硫酸双氧水混合溶液或硫酸臭氧混合溶液清洗操作的半导体基底。
所述硫酸双氧水混合溶液可为SPM；所述硫酸臭氧混合溶液可为SOM；所述氨水双氧水的混合溶液可为SC1。
实践表明，对于65nm工艺节点，应用本发明提供的方法形成栅极时，所述栅极侧壁的起伏缺陷可由6nm降为3nm。
需说明的是，所述各向同性等离子体刻蚀操作可采用ICP(电导耦合等离子体)工艺，所述ICP工艺参数中的偏置功率设为零；所述偏置功率设为零，可使应用ICP工艺执行刻蚀半导体基底的操作时，在所述半导体基底的表面不形成电场，进而无法在所述半导体基底表面形成等离子体的定向运动，利于各向同性等离子体刻蚀操作的进行。
特别地，所述ICP工艺应用由SHIBAURA公司生产的CDE300设备进行，所述CDE300设备在现行工艺中，通常被用作执行氧基去胶工艺。
如图6所示，应用本发明提供的方法，形成浅沟槽隔离区的具体步骤包括：
步骤601：结合图6及图7a所示，在硅衬底200上形成具有刻蚀图形的钝化层220。
所述硅衬底200已定义器件有源区且已完成浅沟槽隔离。
所述钝化层220可利用低压化学气相淀积(LPCVD)设备，在高温(约750摄氏度)条件下，经由氨气和二氯硅烷反应生成氮化硅(Si3N4)获得。所述钝化层220材料包括但不限于氮化硅、氮氧化硅(SiON)、碳化硅(SiC)、碳氧化硅(SiCO)或碳氮化硅(SiCN)中的一种或其组合。形成所述钝化层220的过程包含沉积、研磨及检测等步骤；在此不再赘述。
步骤602：结合图6及图7b所示，以所述具有刻蚀图形的钝化层220为掩模，刻蚀部分所述硅衬底200。
实际生产发现，刻蚀后的所述硅衬底200表面通常具有起伏缺陷202，所述起伏缺陷将影响到浅沟槽的宽度及深度的精确控制。如何减小所述起伏缺陷中起伏的程度，以改善为形成浅沟槽而形成的刻蚀界面的侧壁及底壁的刻蚀均匀性成为本发明解决的主要问题。
步骤603：结合图6及图7c所示，采用包含氟基气体和氧气的气体对刻蚀后的所述硅衬底200执行各向同性等离子体刻蚀操作。
所述刻蚀操作用以去除经历刻蚀操作后的所述硅衬底200表面的凸出部；其中，所述氟基气体用以去除凸出的硅，而所述氧气用以及时去除利用氟基气体去除硅时产生的副产物。
所述氟基气体包括CF4、C2F6、SF6或NF3；作为示例，执行所述刻蚀操作的工艺条件包括：所述氟基气体包括CF4，CF4的流量范围为10～50sccm，如20sccm、30sccm或40sccm；O2的流量范围为100～300sccm，如120sccm、150sccm、180sccm或250sccm；反应压力范围为100～500mT，如200mT、225mT或350mT；反应功率范围为300～500W，如350W或400W。
本发明的发明人经历分析与实践后认为，在上述条件下，采用包含氟基气体和氧气的混合气体对刻蚀后的所述硅衬底200执行各向同性等离子体刻蚀操作时，如图8a所示，所述氟基气体、氧气在刻蚀后的刻蚀界面形成SiOF临时保护膜204；且覆盖所述刻蚀界面的所述临时保护膜204的厚度由所述刻蚀界面凸出部246向所述刻蚀界面凹进部248逐渐增加，使得相对于所述刻蚀界面凹进部248而言，所述刻蚀界面凸出部易于被包含氟基气体和氧气的气体刻蚀，可使经历所述各向同性等离子体刻蚀操作后，如图8b所示，所述刻蚀界面凸出部246和凹进部248的高度差降低，即，改善了硅衬底200的刻蚀均匀性。
上述刻蚀操作完成后，如图8c和图7c所示，所述SiOF临时保护膜204覆盖所述硅衬底200表面；采用传统的清洗工艺去除所述SiOF临时保护膜后，方可形成浅沟槽。
步骤604：如图7d所示，对经历各向同性等离子体刻蚀操作的所述硅衬底执行清洗操作，形成浅沟槽240。
可采用湿式清洗工艺执行所述清洗操作。
执行所述湿式清洗工艺的步骤包括：应用硫酸双氧水混合溶液或硫酸臭氧混合溶液清洗经历各向同性等离子体刻蚀操作的硅衬底；应用氨水双氧水混合溶液清洗已经历硫酸双氧水混合溶液或硫酸臭氧混合溶液清洗操作的硅衬底。
所述硫酸双氧水混合溶液可为SPM；所述硫酸臭氧混合溶液可为SOM；所述氨水双氧水的混合溶液可为SC1。
实践中，应用本发明提供的方法形成栅极时，对于65nm工艺节点，所述硅衬底200表面的起伏缺陷可由6nm降为3nm。
需说明的是，所述各向同性等离子体刻蚀操作可采用ICP(电导耦合等离子体)工艺，所述ICP工艺参数中的偏置功率设为零；所述偏置功率设为零，可使应用ICP工艺执行刻蚀硅衬底200的操作时，在所述硅衬底200的表面不形成电场，进而无法在所述硅衬底200表面形成等离子体的定向运动，使利用ICP工艺获得的等离子体完成各向同性刻蚀成为可能。
特别地，所述ICP工艺应用由SHIBAURA公司生产的CDE300设备进行，所述CDE300设备在现行工艺中，通常被用作执行氧基去胶工艺。
步骤605：填充所述浅沟槽240，形成浅沟槽隔离区。
填充所述浅沟槽240的操作通过在所述浅沟槽240内沉积隔离层实现；实际生产中，通常采用沉积-刻蚀-沉积工艺形成所述隔离层，所述沉积-刻蚀-沉积工艺可利用高密度等离子体化学气相淀积(HDP)工艺进行。
所述沉积-刻蚀-沉积工艺为：首先，沉积部分所述隔离层；继而，刻蚀部分已形成的隔离层；进而，顺序沉积隔离分层，以形成隔离层。
在所述浅沟槽240内沉积隔离层的步骤包括预先形成垫氧化层的操作；所述形成垫氧化层的操作可利用热氧化工艺或现场水汽生成(insitusteam generation，ISSG)工艺进行；形成所述垫氧化层的操作可修复形成所述浅沟槽时造成的半导体基底晶格损伤；还可减少后续沉积过程涉及的等离子体对所述浅沟槽侧壁及底壁造成的损伤。
基于相同的构思，本发明还提供了一种硅基材刻蚀表面的平坦化方法，如图9所示，应用本发明提供的方法，平坦化硅基材刻蚀表面的具体步骤包括：包括：
步骤901：刻蚀所述硅基材；
步骤902：采用包含氟基气体和氧气的气体对刻蚀后的所述硅基材执行各向同性等离子体刻蚀操作；
步骤903：对经历各向同性等离子体刻蚀操作的所述硅基材执行清洗操作。
所述氟基气体包括CF4、C2F6、SF6或NF3；作为示例，执行所述刻蚀操作的工艺条件包括：所述氟基气体包括CF4，CF4的流量范围为10～50sccm，如20sccm、30sccm或40sccm；O2的流量范围为100～300sccm，如120sccm、150sccm、180sccm或250sccm；反应压力范围为100～500mT，如200mT、225mT或350mT；反应功率范围为300～500W，如350W或400W。
所述各向同性等离子体刻蚀操作采用电导耦合等离子体工艺，所述电导耦合等离子体工艺参数中的偏置功率设为零；所述电导耦合等离子体工艺应用CDE300设备进行；采用湿式清洗工艺执行所述清洗操作。
执行所述清洗操作的步骤包括：
利用硫酸双氧水混合溶液或硫酸臭氧混合溶液清洗经历各向同性等离子体刻蚀操作的硅基材；
利用氨水双氧水混合溶液清洗已经历硫酸双氧水混合溶液或硫酸臭氧混合溶液清洗操作的硅基材。
通过在刻蚀所述硅基材后，采用包含氟基气体和氧气的混合气体对刻蚀后的所述硅基材执行各向同性等离子体刻蚀操作，使得在刻蚀条件下，所述氟基气体、氧气在刻蚀后的所述硅基材表面形成SiOF临时保护膜，且覆盖所述硅基材表面的所述临时保护膜的厚度由所述硅基材表面凸出部向所述硅基材表面凹进部逐渐增加，使得相对于所述硅基材表面凹进部而言，所述硅基材表面凸出部易于被包含氟基气体和氧气的气体刻蚀，可使经历所述各向同性等离子体刻蚀操作后，所述硅基材表面凸出部和凹进部的高度差降低，即，改善了硅基材刻蚀表面的刻蚀均匀性。
需强调的是，未加说明的步骤均可采用传统的方法获得，且具体的工艺参数根据产品要求及工艺条件确定。
尽管通过在此的实施例描述说明了本发明，和尽管已经足够详细地描述了实施例，申请人不希望以任何方式将权利要求书的范围限制在这种细节上。对于本领域技术人员来说另外的优势和改进是显而易见的。因此，在较宽范围的本发明不限于表示和描述的特定细节、表达的设备和方法和说明性例子。因此，可以偏离这些细节而不脱离申请人总的发明概念的精神和范围。

Claims (31)

1.一种栅极形成方法，其特征在于，包括：
在半导体基底上形成介质层；
在所述介质层上形成多晶硅层；
刻蚀所述多晶硅层；
采用包含氟基气体和氧气的气体对刻蚀后的所述多晶硅层执行各向同性等离子体刻蚀操作；
对经历各向同性等离子体刻蚀操作的所述半导体基底执行清洗操作，形成栅极。
2.根据权利要求1所述的栅极形成方法，其特征在于：所述介质层包含氧化硅。
3.根据权利要求1所述的栅极形成方法，其特征在于：所述氟基气体包括CF4、C2F6、SF6或NF3。
4.根据权利要求1所述的栅极形成方法，其特征在于：所述氟基气体为CF4时，所述CF4的流量范围为10～50sccm。
5.根据权利要求1所述的栅极形成方法，其特征在于：所述氧气的流量范围为100～300sccm。
6.根据权利要求1所述的栅极形成方法，其特征在于：所述各向同性等离子体刻蚀操作采用电导耦合等离子体工艺，所述电导耦合等离子体工艺参数中的偏置功率设为零。
7.根据权利要求6所述的栅极形成方法，其特征在于：所述电导耦合等离子体工艺应用CDE300设备进行。
8.根据权利要求1所述的栅极形成方法，其特征在于：执行各向同性等离子体刻蚀操作时，压力范围为200～300mTorr。
9.根据权利要求1所述的栅极形成方法，其特征在于：执行各向同性等离子体刻蚀操作时，功率范围为200～1000W。
10.根据权利要求1所述的栅极形成方法，其特征在于：采用湿式清洗工艺执行所述清洗操作。
11.根据权利要求1或10所述的栅极形成方法，其特征在于：执行所述清洗操作的步骤包括：
利用硫酸双氧水混合溶液或硫酸臭氧混合溶液清洗经历各向同性等离子体刻蚀操作的半导体基底；
利用氨水双氧水混合溶液清洗已经历硫酸双氧水混合溶液或硫酸臭氧混合溶液清洗操作的半导体基底。
12.一种浅沟槽隔离区形成方法，其特征在于，包括：
在硅衬底上形成具有刻蚀图形的钝化层；
以所述具有刻蚀图形的钝化层为掩模，刻蚀部分深度的所述硅衬底；
采用包含氟基气体和氧气的气体对刻蚀后的所述硅衬底执行各向同性等离子体刻蚀操作；
对经历各向同性等离子体刻蚀操作的所述硅衬底执行清洗操作，形成浅沟槽；
填充所述浅沟槽，形成浅沟槽隔离区。
13.根据权利要求12所述的浅沟槽隔离区形成方法，其特征在于：所述氟基气体包括CF4、C2F6、SF6或NF3。
14.根据权利要求12所述的浅沟槽隔离区形成方法，其特征在于：所述氟基气体为CF4时，所述CF4的流量范围为10～50sccm。
15.根据权利要求12所述的浅沟槽隔离区形成方法，其特征在于：所述氧气的流量范围为100～300sccm。
16.根据权利要求12所述的浅沟槽隔离区形成方法，其特征在于：所述各向同性等离子体刻蚀操作采用电导耦合等离子体工艺，所述电导耦合等离子体工艺参数中的偏置功率设为零。
17.根据权利要求16所述的浅沟槽隔离区形成方法，其特征在于：所述电导耦合等离子体工艺应用CDE300设备进行。
18.根据权利要求12所述的浅沟槽隔离区形成方法，其特征在于：执行各向同性等离子体刻蚀操作时，压力范围为200～300mTorr。
19.根据权利要求12所述的浅沟槽隔离区形成方法，其特征在于：执行各向同性等离子体刻蚀操作时，功率范围为200～1000W。
20.根据权利要求12所述的浅沟槽隔离区形成方法，其特征在于：采用湿式清洗工艺执行所述清洗操作。
21.根据权利要求12或20所述的浅沟槽隔离区形成方法，其特征在于：执行所述湿式清洗操作的步骤包括：
利用硫酸双氧水混合溶液或硫酸臭氧混合溶液清洗经历各向同性等离子体刻蚀操作的硅衬底；
利用氨水双氧水混合溶液清洗已经历硫酸双氧水混合溶液或硫酸臭氧混合溶液清洗操作的硅衬底。
22.一种硅基材刻蚀表面的平坦化方法，其特征在于，包括：
刻蚀所述硅基材；
采用包含氟基气体和氧气的气体对刻蚀后的所述硅基材执行各向同性等离子体刻蚀操作；
对经历各向同性等离子体刻蚀操作的所述硅基材执行清洗操作。
23.根据权利要求22所述的硅基材刻蚀表面的平坦化方法，其特征在于：所述氟基气体包括CF4、C2F6、SF6或NF3。
24.根据权利要求22所述的硅基材刻蚀表面的平坦化方法，其特征在于：所述氟基气体为CF4时，所述CF4的流量范围为10～50sccm。
25.根据权利要求22所述的硅基材刻蚀表面的平坦化方法，其特征在于：所述氧气的流量范围为100～300sccm。
26.根据权利要求22所述的硅基材刻蚀表面的平坦化方法，其特征在于：所述各向同性等离子体刻蚀操作采用电导耦合等离子体工艺，所述电导耦合等离子体工艺参数中的偏置功率设为零。
27.根据权利要求26所述的硅基材刻蚀表面的平坦化方法，其特征在于：所述电导耦合等离子体工艺应用CDE300设备进行。
28.根据权利要求22所述的硅基材刻蚀表面的平坦化方法，其特征在于：执行各向同性等离子体刻蚀操作时，压力范围为200～300mTorr。
29.根据权利要求22所述的硅基材刻蚀表面的平坦化方法，其特征在于：执行各向同性等离子体刻蚀操作时，功率范围为200～1000W。
30.根据权利要求22所述的硅基材刻蚀表面的平坦化方法，其特征在于：采用湿式清洗工艺执行所述清洗操作。
31.根据权利要求22或30所述的硅基材刻蚀表面的平坦化方法，其特征在于：执行所述清洗操作的步骤包括：
利用硫酸双氧水混合溶液或硫酸臭氧混合溶液清洗经历各向同性等离子体刻蚀操作的硅基材；
利用氨水双氧水混合溶液清洗已经历硫酸双氧水混合溶液或硫酸臭氧混合溶液清洗操作的硅基材。
CN2007100945203A 2007-12-13 2007-12-13 栅极、浅沟槽隔离区形成方法及硅基材刻蚀表面的平坦化方法 Expired - Fee Related CN101459066B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN2007100945203A CN101459066B (zh) 2007-12-13 2007-12-13 栅极、浅沟槽隔离区形成方法及硅基材刻蚀表面的平坦化方法
US12/333,066 US8039402B2 (en) 2007-12-13 2008-12-11 Methods for forming a gate and a shallow trench isolation region and for planarizating an etched surface of silicon substrate
US13/208,885 US8377827B2 (en) 2007-12-13 2011-08-12 Methods for forming a gate and a shallow trench isolation region and for planarizing an etched surface of silicon substrate
US13/208,892 US8367554B2 (en) 2007-12-13 2011-08-12 Methods for forming a gate and a shallow trench isolation region and for planarizing an etched surface of silicon substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2007100945203A CN101459066B (zh) 2007-12-13 2007-12-13 栅极、浅沟槽隔离区形成方法及硅基材刻蚀表面的平坦化方法

Publications (2)

Publication Number Publication Date
CN101459066A true CN101459066A (zh) 2009-06-17
CN101459066B CN101459066B (zh) 2010-08-11

Family

ID=40753821

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007100945203A Expired - Fee Related CN101459066B (zh) 2007-12-13 2007-12-13 栅极、浅沟槽隔离区形成方法及硅基材刻蚀表面的平坦化方法

Country Status (2)

Country Link
US (3) US8039402B2 (zh)
CN (1) CN101459066B (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102446707A (zh) * 2010-10-01 2012-05-09 株式会社Mm科技 用于处理硅衬底的方法和设备
CN101996877B (zh) * 2009-08-14 2012-07-04 中芯国际集成电路制造(上海)有限公司 刻蚀方法以及形成浅沟槽隔离结构的方法
CN102637588A (zh) * 2012-05-04 2012-08-15 上海华力微电子有限公司 一种栅极补偿隔离区刻蚀方法
CN103534196A (zh) * 2011-05-12 2014-01-22 朗姆研究公司 用于在bosch蚀刻工艺后实现平滑的侧壁的方法
CN105097457A (zh) * 2014-05-04 2015-11-25 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN105185704A (zh) * 2015-08-05 2015-12-23 成都嘉石科技有限公司 深硅刻蚀方法
CN105489482A (zh) * 2014-09-17 2016-04-13 北大方正集团有限公司 Vdmos沟槽刻蚀方法及vdmos
CN108206190A (zh) * 2018-01-18 2018-06-26 上海华虹宏力半导体制造有限公司 一种改善闪存编程能力的方法
CN109545676A (zh) * 2018-11-22 2019-03-29 上海华力集成电路制造有限公司 半导体器件栅极高度平坦化方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL1036709A1 (nl) 2008-04-24 2009-10-27 Asml Netherlands Bv Lithographic apparatus and a method of operating the apparatus.
KR102052936B1 (ko) * 2012-11-13 2019-12-06 삼성전자 주식회사 반도체 소자 제조 방법
DE102014104239A1 (de) 2014-03-26 2015-10-01 Ev Group E. Thallner Gmbh Verfahren zur Beschichtung von Kavitäten eines Halbleitersubstrats
CN105502280B (zh) * 2014-09-24 2017-05-24 中芯国际集成电路制造(上海)有限公司 Mems器件的形成方法
CN108133887B (zh) * 2017-12-04 2019-07-02 扬州国宇电子有限公司 基于深槽刻蚀的平坦化方法
WO2020131989A1 (en) * 2018-12-21 2020-06-25 Mattson Technology, Inc. Surface smoothing of workpieces
KR20200113491A (ko) * 2019-03-25 2020-10-07 삼성전자주식회사 커패시터의 형성 방법, 반도체 소자의 제조 방법, 미세 패턴의 형성 방법, 및 반도체 소자
CN112289675A (zh) * 2019-07-22 2021-01-29 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法及半导体结构
JP7478059B2 (ja) * 2020-08-05 2024-05-02 株式会社アルバック シリコンのドライエッチング方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6417084B1 (en) * 2000-07-20 2002-07-09 Advanced Micro Devices, Inc. T-gate formation using a modified conventional poly process
US6555397B1 (en) * 2000-09-13 2003-04-29 Advanced Micro Devices, Inc. Dry isotropic removal of inorganic anti-reflective coating after poly gate etching
US6723653B1 (en) * 2001-08-17 2004-04-20 Lsi Logic Corporation Process for reducing defects in copper-filled vias and/or trenches formed in porous low-k dielectric material
CN1320629C (zh) * 2004-06-28 2007-06-06 中芯国际集成电路制造(上海)有限公司 集成电路器件形成隔离物后修复等离子体损伤的方法
US20060094171A1 (en) * 2004-11-04 2006-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation trench thermal annealing method for non-bulk silicon semiconductor substrate
JP4653470B2 (ja) 2004-12-02 2011-03-16 株式会社アルバック エッチング方法
CN1855372A (zh) 2005-04-18 2006-11-01 力晶半导体股份有限公司 栅极与具有此种栅极的快闪存储器的形成方法
KR100695500B1 (ko) * 2005-12-28 2007-03-16 주식회사 하이닉스반도체 탑라운드 리세스 패턴을 갖는 반도체 소자의 제조방법
US20070224775A1 (en) * 2006-03-27 2007-09-27 Nick Lindert Trench isolation structure having an expanded portion thereof
JP4812512B2 (ja) * 2006-05-19 2011-11-09 オンセミコンダクター・トレーディング・リミテッド 半導体装置の製造方法
CA2661661A1 (en) * 2006-11-21 2008-05-29 Applied Biosystems, Llc Intermediates and methods for forming passivated surfaces on oxide layers and articles produced thereby

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101996877B (zh) * 2009-08-14 2012-07-04 中芯国际集成电路制造(上海)有限公司 刻蚀方法以及形成浅沟槽隔离结构的方法
CN102446707A (zh) * 2010-10-01 2012-05-09 株式会社Mm科技 用于处理硅衬底的方法和设备
US8791026B2 (en) 2010-10-01 2014-07-29 Mmtech Co., Ltd. Method and apparatus for treating silicon substrate
CN103534196A (zh) * 2011-05-12 2014-01-22 朗姆研究公司 用于在bosch蚀刻工艺后实现平滑的侧壁的方法
CN103534196B (zh) * 2011-05-12 2016-03-16 朗姆研究公司 用于在bosch蚀刻工艺后实现平滑的侧壁的方法
CN102637588A (zh) * 2012-05-04 2012-08-15 上海华力微电子有限公司 一种栅极补偿隔离区刻蚀方法
CN105097457A (zh) * 2014-05-04 2015-11-25 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN105489482A (zh) * 2014-09-17 2016-04-13 北大方正集团有限公司 Vdmos沟槽刻蚀方法及vdmos
CN105185704A (zh) * 2015-08-05 2015-12-23 成都嘉石科技有限公司 深硅刻蚀方法
CN108206190A (zh) * 2018-01-18 2018-06-26 上海华虹宏力半导体制造有限公司 一种改善闪存编程能力的方法
CN109545676A (zh) * 2018-11-22 2019-03-29 上海华力集成电路制造有限公司 半导体器件栅极高度平坦化方法
CN109545676B (zh) * 2018-11-22 2021-06-15 上海华力集成电路制造有限公司 半导体器件栅极高度平坦化方法

Also Published As

Publication number Publication date
US20110300698A1 (en) 2011-12-08
US20110300688A1 (en) 2011-12-08
US8367554B2 (en) 2013-02-05
CN101459066B (zh) 2010-08-11
US8039402B2 (en) 2011-10-18
US20090155977A1 (en) 2009-06-18
US8377827B2 (en) 2013-02-19

Similar Documents

Publication Publication Date Title
CN101459066B (zh) 栅极、浅沟槽隔离区形成方法及硅基材刻蚀表面的平坦化方法
CN101593686B (zh) 金属栅极形成方法
US20070199922A1 (en) Etch methods to form anisotropic features for high aspect ratio applications
US20070202700A1 (en) Etch methods to form anisotropic features for high aspect ratio applications
CN101752291B (zh) 浅沟槽隔离结构的制造方法
CN1790626A (zh) 在蚀刻浅沟槽之前预锥形硅或硅－锗的工艺
CN100539069C (zh) 浅沟槽隔离的制造方法
WO2012126268A1 (zh) 一种薄膜填充方法
WO2009052285A1 (en) Improved shallow trench isolation for integrated circuit
CN101770974A (zh) 浅沟槽隔离结构的制造方法
CN105448914A (zh) 半导体结构及其形成方法
KR102287682B1 (ko) 웨이퍼의 이산화규소 제거 방법 및 집적회로 제조 공정
CN101459111A (zh) 浅沟槽隔离区形成方法及介质层形成方法
CN101996921B (zh) Sti的形成方法
WO2021127862A1 (en) Methods for etching a material layer for semiconductor applications
CN103531476B (zh) 半导体器件制造方法
US6673695B1 (en) STI scheme to prevent fox recess during pre-CMP HF dip
TW202236508A (zh) 用於半導體裝置形成之底層膜
CN104637881A (zh) 浅沟槽隔离结构的形成方法
CN102280384A (zh) 功率沟槽式金属氧化物半导体场效应晶体管制作工艺
CN101459113B (zh) 浅沟槽隔离区形成方法
CN101752292B (zh) 浅沟槽隔离结构的制造方法
WO2020215183A1 (en) Methods for etching a material layer for semiconductor applications
CN104979204A (zh) 鳍式场效应晶体管的形成方法
EP3940750A1 (en) Process for semiconductor etching

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20111117

Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18

Co-patentee after: Semiconductor Manufacturing International (Beijing) Corporation

Patentee after: Semiconductor Manufacturing International (Shanghai) Corporation

Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18

Patentee before: Semiconductor Manufacturing International (Shanghai) Corporation

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100811

Termination date: 20191213