CN101752292B - 浅沟槽隔离结构的制造方法 - Google Patents
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Abstract
一种浅沟槽隔离结构的制造方法，包括：提供衬底，在所述衬底中形成有沟槽；在所述衬底上及沟槽中沉积氧化硅；去除所述衬底上的氧化硅；对所述沟槽中的氧化硅执行退火工艺；其中，沉积所述氧化硅时对所述衬底执行冷却工艺。本发明的方法可减小或消除沟槽中绝缘介质施加于导电沟道中的压应力，且制造工艺较为简单。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种浅沟槽隔离结构的制造方法。
背景技术
应力技术越来越多的被应用于金属氧化物半导体晶体管的制造工艺中，以提高晶体管的性能。例如，在NMOS晶体管导电沟道中施加张应力，可提高NMOS器件的导电沟道中载流子的迁移率；在PMOS晶体管导电沟道中施加压缩应力，可提高PMOS器件的导电沟道中载流子的迁移率。由于载流子迁移率提高，NMOS以及PMOS灵敏度、开关速率都有明显的提升，功耗也有所下降，使得性能提高。
为尽可能的提高MOS晶体管的性能，除在MOS晶体管导电沟道中，源极和漏极之中应用应力材料，以及在MOS晶体管上覆盖应力层之外，
业界还通过向隔离结构中填充应力材料，以进一步的提高相应MOS晶体管的载流子的迁移率。
在目前的半导体器件的制造工艺中，业界普遍使用浅沟槽隔离结构作为器件之间的隔离结构。典型的浅沟槽隔离结构包括形成于衬底的沟槽以及填充于沟槽中的绝缘介质。其中的绝缘介质一般为氧化硅。
浅沟槽隔离结构的制造工艺一般如下：通过光刻、刻蚀等工艺在衬底上形成宽度以及深度满足器件隔离需要的沟槽，然后通过填充工艺例如化学气相沉积在所述的沟槽中填充绝缘介质，形成浅沟槽隔离结构。例如，在公开号为CN179944A，公开日为2006年5月31日，名称为“浅沟槽隔离结构及形成浅沟槽隔离结构的方法”专利申请文件中，就公开了一种浅沟槽隔离结构及其制造方法，在其公开的方法中，向沟槽中填充绝缘介质的工艺一般为高密度等离子化学气相沉积或等离子体辅助化学气相沉积。填充的绝缘介质为氧化硅。
高密度等离子体化学气相沉积工艺或等离子体辅助化学气相沉积工艺在沟槽中填充的氧化硅具有压缩应力，可提高PMOS晶体管的性能，而对于NMOS晶体管，该压缩应力施加于导电沟道中，反而会降低电子的迁移率。因而需要一种能够减小或消除压缩应力的浅沟槽隔离结构的制造工艺，以减小或消除对NMOS晶体管载流子迁移率影响。
现有技术中，虽然有在浅沟槽隔离结构的沟槽中填充张应力氮化硅的方法来平衡抵消上述的压缩应力，然而引入了张应力氮化硅的形成步骤，使得浅沟槽隔离结构的制造工艺复杂化。
发明内容
本发明提供一种浅沟槽隔离结构的制造方法，本发明的方法可减小或消除沟槽中绝缘介质施加于导电沟道中的压应力，且制造工艺较为简单。
本发明提供的一种浅沟槽隔离结构的制造方法，包括：
提供衬底，在所述衬底中形成有沟槽；
在所述衬底上及沟槽中沉积氧化硅；
去除所述衬底上的氧化硅；
对所述沟槽中的氧化硅执行退火工艺；其中，
沉积所述氧化硅时对所述衬底执行冷却工艺。
可选的，在所述衬底上及沟槽中沉积氧化硅的步骤中，沉积的速率小于或等于1000埃/分钟。
可选的，在所述衬底上及沟槽中沉积氧化硅的方法为高密度等离子体化学气相沉积或等离子体辅助化学气相沉积。
可选的，在所述衬底上及沟槽中沉积氧化硅的方法为高密度等离子体化学气相沉积工艺；在所述高密度等离子体化学气相沉积工艺的刻蚀阶段，停止对所述衬底执行冷却工艺。
可选的，通过向所述衬底背面吹冷却气体来对所述衬底执行冷却工艺。
可选的，所述冷却气体的温度小于或等于30摄氏度。
可选的，所述冷却气体包括氮气和/或惰性气体。
可选的，所述冷却气体为氦气。
可选的，所述沉积工艺可以分为多步执行，在每一步执行完毕后，对所述衬底执行冷却工艺。
可选的，所述沉积工艺为高密度等离子体化学气相沉积方法，反应气体为O2、SiH4；其中，O2的流量为40sccm至60sccm，SiH4的流量为25sccm至50sccm。
与现有技术相比，上述技术方案的其中一个具有以下优点：
通过执行冷却工艺，可以减小或消除与沟槽中沉积的氧化硅绝缘介质施加于导电沟道中的压应力，而且，进一步的还可以在导电沟道中的形成张应力；减小或消除压应力可以减小或消除压应力对NMOS晶体管载流子迁移率的抑制效应，而张应力可以提高NMOS晶体管导电沟道中载流子的迁移率；从而可以提高NMOS晶体管的灵敏度，降低功耗；而且，该方法工艺步骤简单，仅需要在执行沉积工艺时对所述半导体衬底执行冷却工艺，而无需额外的其它工艺步骤；
此外，在所述衬底上及沟槽中沉积氧化硅的步骤中，沉积的速率可以小于或等于1000埃/分钟；以小于或等于1000埃/分钟的速率沉积并同时对衬底执行冷却工艺，有利于沉积的氧化硅层中的氢气被释放出来，从而可减小压应力。
附图说明
图1为本发明的浅沟槽隔离结构的制造方法的实施例的流程图；
图2至图7为本发明的浅沟槽隔离结构的制造方法的实施例各步骤相应的结构的剖面示意图。
具体实施方式
下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
本发明提供一种浅沟槽隔离结构的制造方法，包括以下步骤：首先提供衬底，在所述衬底中形成有沟槽；接着，在所述衬底上以及所述的沟槽中沉积氧化硅作为绝缘介质；然后，去除所述衬底上的氧化硅；再接着，对所述沟槽中的氧化硅执行退火工艺；其中，在沉积所述氧化硅时，对所述衬底执行冷却工艺。
通过执行冷却工艺，可以减小或消除于沟槽中沉积的氧化硅绝缘介质施加于导电沟道中的压应力，而且，进一步的还可以在导电沟道中的形成张应力；减小或消除压应力可以减小或消除压应力对NMOS晶体管导电沟道中的载流子迁移率的抑制效应，而张应力可以提高NMOS晶体管导电沟道中载流子的迁移率；从而可以提高NMOS晶体管的灵敏度，降低功耗。而且，该方法工艺步骤简单，仅需要在执行沉积工艺时对所述半导体衬底执行冷却工艺，而无需额外的其它工艺步骤。
此外，在所述衬底上及沟槽中沉积氧化硅的步骤中，沉积的速率可以小于或等于1000埃/分钟。以小于或等于1000埃/分钟的速率沉积可以并同时对衬底执行冷却工艺，有利于沉积的氧化硅层中的氢气被释放出来，从而可减小压应力。
此外，沉积所述氧化硅的工艺可以是高密度等离子体化学气相沉积工艺或等离子体辅助化学气相沉积工艺。
此外，若沉积所述氧化硅的工艺可以是高密度等离子体化学气相沉积工艺，由于高密度等离子体化学气象沉积工艺包括沉积与刻蚀工艺，在执行刻蚀工艺时，可以停止执行所述冷却工艺；也可以在沉积与刻蚀工艺执行时均执行所述冷却工艺。
此外，对衬底执行冷却工艺通过向所述衬底北面吹冷却气体来执行。所述冷却气体的温度小于或等于30摄氏度。
其中，所述冷却气体可以是氮气或惰性气体等。例如为惰性气体中的氦气。
此外，在所述衬底上和沟槽中沉积氧化硅的工艺可以一次执行也可以分为多步执行，在分为多步执行时，每一步执行完毕后，对所述衬底执行冷却工艺。
图1为本发明的浅沟槽隔离结构的制造方法的实施例的流程图。
请参考图1，步骤S100，提供衬底，在所述衬底中形成有沟槽。
步骤S110，在所述衬底上及沟槽中沉积氧化硅，在沉积所述氧化硅时对所述衬底执行冷却工艺。
步骤S120，去除所述衬底上的氧化硅。
步骤S130，对所述沟槽中的氧化硅执行退火工艺。
下面结合剖面图和具体的实施例对本发明的浅沟槽隔离结构的制造方法进行详细描述。应当说明的是，下面的实施例中对一些细节的描述仅仅是示意性的，其不应当不当的限制权利要求的保护范围，本领域技术人员在不脱离本发明的精神和实质的情况下可以做出相应的修改、删除和替换。
图2至图7为本发明的浅沟槽隔离结构的制造方法的实施例各步骤相应的结构的剖面示意图。
请参考图2，提供衬底100，在所述衬底100中具有沟槽160。其中，所述衬底100可以是半导体材料，例如硅材质，也可以是其它材质。
其中，在衬底100中形成沟槽160的步骤可以如下：
如图3所示，首先，提供半导体衬底100，半导体衬底100可以是单晶硅、多晶硅、非晶硅中的一种，所述半导体衬底100也可以是硅锗化合物、硅镓化合物中的一种，所述半导体衬底100可以包括外延层或绝缘层上硅(Silicon On Insulator，SOI)结构。
在所述半导体衬底100上形成垫氧化层110，接着，在所述垫氧化层110上形成硬掩膜层120，本实施例中所述硬掩膜层120为氮化硅。
如图4所示，在所述硬掩膜层120上旋涂光刻胶层130，并通过曝光显影工艺形成第一开口。刻蚀所述第一开口底部的硬掩膜层120和垫氧化层110，形成第二开口150，所述第二开口150的底部露出所述半导体衬底100的表面。所述刻蚀为非等向性刻蚀，例如为等离子体干法刻蚀，该等离子体干法刻蚀的刻蚀气体可以是CF4。
接着，刻蚀所述第二开口150底部的半导体衬底100，在所述半导体衬底100中形成沟槽160。即形成如图2所示的沟槽。
刻蚀所述沟槽160的方法为等离子体干法刻蚀，所述等离子体干法刻蚀选用的刻蚀气体要使所述沟槽160的侧壁较为光滑，具有较少的硅晶格缺陷，且使所述沟槽160的底部边角较为平滑，所述刻蚀气体还要使所述沟槽160侧壁具有较为倾斜的轮廓，例如可以是70至90度。所述刻蚀的刻蚀气体可以是Cl2或HBr，或HBr与其它气体的混合气体，例如可以是HBr与O2和Cl2的混合气体，或HBr与NF3和He的混合气体。刻蚀形成的沟槽160的深度通过刻蚀的时间控制。
刻蚀形成所述沟槽160的工艺与刻蚀形成所述第二开口150的工艺可以在不同的刻蚀设备中分别进行，也可以在同一刻蚀设备中原位进行。若刻蚀形成所述沟槽160的工艺与刻蚀形成所述第二开口150的工艺在不同的刻蚀设备中分别进行，可以在刻蚀形成所述沟槽160之前通过氧气等离子体灰化去除所述光刻胶层130，也可以在完成所述沟槽160的刻蚀之后去除所述光刻胶层130；若是原位进行，在完成所述沟槽160的刻蚀之后去除所述光刻胶层130。
在所述半导体衬底100中形成沟槽160之后，需要再所述沟槽160中填充绝缘介质才形成浅沟槽隔离结构。
如图5所示，用热氧化法在所述沟槽160表面生成衬垫层180。接着，在所述沟槽160中和所述硬掩膜层120上沉积绝缘介质材料，接着通过化学机械研磨去除所述硬掩膜层120上的绝缘介质材料。在沟槽160中保留绝缘介质190，如图6所示。
所述绝缘介质190可以是氧化硅。其中，在沉积所述氧化硅时，对所述衬底100执行冷却工艺。
在沉积所述氧化硅时，执行冷却工艺，可以减小或消除形成于沟槽160中的绝缘材料中聚集应力，该聚集的应力会向形成的半导体器件例如NMOS器件的导电沟道中施加压应力。而且，执行冷却工艺在消除应力的同时，还可以使得沉积的绝缘材料可向导电沟道中施加张应力。通过执行冷却工艺，可以调整在沉积时的温度，使得沉积的氧化硅的氢得以释放，从而可降低压应力，进一步还可以形成张应力。
此外，沉积的速率可以小于或等于1000埃/分钟。以小于或等于1000埃/分钟的速率沉积并同时对衬底执行冷却工艺，有利于沉积的氧化硅层中的氢气被释放出来，从而可进一步减小压应力。
沉积所述氧化硅的工艺可以是高密度等离子体化学气相沉积工艺或等离子体辅助化学气相沉积工艺。本实施例中以高密度等离子体沉积为例进行说明。
高密度等离子体化学气相沉积工艺包括沉积和刻蚀步骤，可以填充深宽比较大的沟槽。
沉积步骤中，反应气体包括O2和SiH4；其中，O2的流量为40sccm至60sccm，SiH4的流量为25sccm至50sccm，辅助气体为H2和He，其中，H2的流量为100sccm至150sccm，He流量为200至400sccm。射频源功率为3000W至4000W，偏置功率为1000W至25000W。
刻蚀步骤中，反应气体为NF3，辅助气体为O2和He，其中，NF3流量为150sccm至250sccm，O2流量为200sccm至300sccm，He流量为100sccm至200sccm。
上述的沉积步骤和刻蚀步骤交替执行，一般各执行5至8次，视沟槽的宽度和深度而定，直至所述沟槽160被全部填满氧化硅。
其中，可以仅在执行沉积步骤时对所述衬底100执行冷却工艺，也可以在整个高密度等离子体化学气相沉积工艺执行期间不间断执行所述的冷却工艺。前者可以节省冷却气体的用量，后者有利于保持反应腔室工艺的稳定性，且有更好的冷却效果，更有利于减小沉积的氧化硅中的应力。本实施例中以后者为例进行说明。
其中本实施例中，对衬底100执行冷却工艺通过向所述衬底北面吹冷却气体来执行。所述冷却气体的温度小于或等于30摄氏度。其中，冷却气体可以是氮气和/或惰性气体。本实施例中为He。其中，氦气的流量可以是50sccm至450sccm。
可以通过一个气体喷嘴向衬底100中间喷射He，也可以通过多个均匀分布的气体喷嘴向衬底100背面喷射He。喷射的速率可以恒定也可以变化，例如周期性变化。周期性变化可以是如上面所述的在刻蚀步骤停止供给He的情形。
通过所述的冷却工艺可以减小或消除沉积于沟槽160中的氧化硅中的应力。
如图7所示，对所述沟槽中的氧化硅执行退火工艺，并去除所述硬掩膜层120和垫氧化层110。
去除所述硬掩膜层120的方法为磷酸溶液的湿法刻蚀；去除所述垫氧化层110的方法为氢氟酸溶液的湿法刻蚀。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (6)
1.一种浅沟槽隔离结构的制造方法，其特征在于，包括：
提供衬底，在所述衬底中形成有沟槽；
在所述衬底上及沟槽中沉积氧化硅；
去除所述衬底上的氧化硅；
对所述沟槽中的氧化硅执行退火工艺；其中，
以小于或等于1000埃/分钟的速率沉积所述氧化硅并同时对所述衬底执行冷却工艺，所述冷却工艺通过向所述衬底背面吹冷却气体来执行，所述冷却气体的温度小于或等于30摄氏度，所述冷却工艺使所述氧化硅中的氢气被释放出来，以减小压应力，并减小压应力对NMOS晶体管载流子迁移率的抑制效应。
2.如权利要求1所述的浅沟槽隔离结构的制造方法，其特征在于：在所述衬底上及沟槽中沉积氧化硅的方法为高密度等离子体化学气相沉积或等离子体辅助化学气相沉积。
3.如权利要求1所述的浅沟槽隔离结构的制造方法，其特征在于：在所述衬底上及沟槽中沉积氧化硅的方法为高密度等离子体化学气相沉积工艺；所述高密度等离子体化学气相沉积工艺包括沉积和刻蚀步骤，在所述高密度等离子体化学气相沉积工艺的刻蚀阶段，停止对所述衬底执行冷却工艺。
4.如权利要求1至3中任意一项所述的浅沟槽隔离结构的制造方法，其特征在于：所述冷却气体包括氮气和/或惰性气体。
5.如权利要求1所述的浅沟槽隔离结构的制造方法中，其特征在于：所述沉积工艺可以分为多步执行，在每一步执行完毕后，对所述衬底执行冷却工艺。
6.如权利要求1所述的浅沟槽隔离结构的制造方法，其特征在于：所述沉积工艺为高密度等离子体化学气相沉积方法，反应气体为O2、SiH4；其中，O2的流量为40sccm至60sccm，SiH4的流量为25sccm至50sccm。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 200810207521 CN101752292B (zh) | 2008-12-19 | 2008-12-19 | 浅沟槽隔离结构的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 200810207521 CN101752292B (zh) | 2008-12-19 | 2008-12-19 | 浅沟槽隔离结构的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101752292A CN101752292A (zh) | 2010-06-23 |
| CN101752292B true CN101752292B (zh) | 2012-12-19 |
Family
ID=42479028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 200810207521 Expired - Fee Related CN101752292B (zh) | 2008-12-19 | 2008-12-19 | 浅沟槽隔离结构的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101752292B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102479739B (zh) * | 2010-11-24 | 2014-08-13 | 中芯国际集成电路制造(上海)有限公司 | 浅沟槽隔离结构中的沟槽填充方法 |
| CN104928644B (zh) * | 2014-03-18 | 2018-03-30 | 中芯国际集成电路制造(上海)有限公司 | 一种pvd系统工艺参数的优化方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101079379A (zh) * | 2006-04-17 | 2007-11-28 | 应用材料股份有限公司 | 集成工艺调制一种利用hdp－cvd间隙填充的新型方法 |
-
2008
- 2008-12-19 CN CN 200810207521 patent/CN101752292B/zh not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101079379A (zh) * | 2006-04-17 | 2007-11-28 | 应用材料股份有限公司 | 集成工艺调制一种利用hdp－cvd间隙填充的新型方法 |
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| Publication number | Publication date |
|---|---|
| CN101752292A (zh) | 2010-06-23 |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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|
| C41 | Transfer of patent application or patent right or utility model | ||
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|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
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