CN107887396B - 用于在fdsoi技术中形成不同厚度的半导体层的方法 - Google Patents

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Abstract

在完全耗尽的SOI晶体管中，可以为不同类型的晶体管提供专门设计的半导体材料，从而例如能够减少需要在适度高的操作电压下操作的晶体管中的热载流子注入。为此，可以选择性地针对一种类型的晶体管应用良好可控的外延生长技术，同时不会过度地影响不同类型晶体管的材料特性的调整。

Description

用于在FDSOI技术中形成不同厚度的半导体层的方法
技术领域
本公开一般地涉及用于高度复杂的集成电路的制造技术，该集成电路包括基于通过在晶体管元件的沟道区域中设置足够薄的半导体材料而获得的完全耗尽的沟道配置的先进晶体管元件。
背景技术
由于对具有优异性能和/或降低的功耗的电子器件的持续需求，代表任何现代电子器件的核心的集成电路必须通过稳定地减小作为复杂集成电路以及其它相关电路元件的主干的晶体管元件的整体尺寸来满足这些要求。在制造需要诸如高度复杂的逻辑单元、快速大型存储元件等的复杂实体的集成电路的特定领域中，鉴于制造成本、工艺复杂性等因素，与可用于形成复杂的控制逻辑和存储器件的其它工艺技术相比，CMOS技术因其卓越的特性，仍然是最有希望的方法之一。在过去的几十年中，有关增加整体性能和/或降低功耗的要求在最近的30nm或更小的器件代中导致晶体管元件的特征尺寸不断减小，这一方面导致较高的性能、显著降低的每个晶体管的成本等等，另一方面使得工艺工程师不断面临着越来越多的问题，为了能够进一步向更高的集成密度和增加的整体性能方面发展，必须适当地解决这些问题。
例如，在接近30nm或更小的沟道长度时，用于实现导致高导电性和良好可控性的沟道区域的公认的工艺策略除了许多其它复杂开发之外要求极为复杂的技术，以用于在沟道区域中适当地放置高浓度的掺杂剂。另一方面，通常减小的沟道长度增加了对所谓的短沟道效应的敏感度，这基本上导致在建立从源区到漏区的导电路径以及在适当地中断导电路径时的可控性降低。也就是说，源区和漏区之间的距离现在变得非常小，从而使得栅电极可能不再适当地静电控制沟道区域。栅电极的控制沟道区域的能力降低的结果是亚阈值振幅增加，这又导致在沟道区域实际处于关断状态时的较高的泄漏电流。此外，对于较短的沟道长度，阈值电压可能基本上降低，从而减少了用于适当静电沟道控制的余量。简言之，将晶体管设计为具有适度高的导通电流将导致在处于关断状态下产生不可接受的高泄漏电流，而另一方面，在关断状态期间减小泄漏电流将明显涉及驱动电流减小。
虽然可以通过使用包括高k电介质材料的复杂栅电极结构结合适当设计的含金属电极材料来建立沟道区域上的栅电极的优异静电控制，但是当使用30nm和更小的沟道长度时，由于沟道区域中的掺杂剂浓度的显著波动，因此随着沟道长度的缩小出现另外的问题。也就是说，作为将掺杂原子放置在沟道材料的晶格位置处时的不可避免的变化的随机掺杂剂波动对于量级为1000个掺杂原子的低数量掺杂原子而言可高达10％，从而导致从一个晶体管到另一个晶体管的显著器件变化。对于设置在单个集成电路中的数百万或数十亿个晶体管，这些从晶体管到晶体管的显著波动导致跨单个集成电路器件以及跨多批或多组集成电路的不可接受的性能变化。
鉴于与关键尺寸的缩小相关联的这些和许多其它额外的问题，已经提出了诸如三维晶体管的复杂器件架构，以便显著减小上述问题的影响。尽管将三维晶体管架构实现到用于制造复杂集成电路的整个制造工艺内可能是有希望的策略，然而，似乎必须应用非常复杂且由此成本密集的工艺技术，并且必须新开发许多新的工艺策略，以便获得用于量产的可靠且可重复的生产工艺。
另一方面，已提出进一步应用基于广为接受的工艺技术的广为接受的平面晶体管架构，同时实现沟道区域的特定设计，以便显著减少上述短沟道效应和掺杂剂引发的器件变化。为此，已经提出采用基本上不并入掺杂原子的完全耗尽的沟道区域。也就是说，基本上通过沟道区域中的几何结构和半导体材料的类型获得完全耗尽状态，即，在不施加栅极电压的情况下的沟道区域中的电荷载流子的耗尽。对于典型的基于硅的半导体材料，这意味着通常硅层的厚度必须在约5-25nm的范围内，以便实现完全耗尽状态，这进而提供优异的静电控制。另一方面，由于沟道区域中缺少掺杂剂，诸如阈值电压等的晶体管特性可能必须通过结合适当选择的含金属栅电极材料使用的栅极电介质材料的类型来调整，以提供适当功函数，从而调整晶体管特性。因此，可以在诸如二氧化硅材料的极薄掩埋电介质材料的顶部上提供诸如硅材料的极薄半导体层，从而允许有效地包围晶体管元件的整个有源区域，其中沟道区域，即，基本上位于栅极电介质材料下方的半导体材料的那部分，保持基本上未被掺杂。此外，具有极薄掩埋电介质材料的完全耗尽的SOI(绝缘体上半导体)架构使得能够通过在掩埋电介质材料下方设置“第二”栅电极来实现用于沟道区域的额外控制机制，从而实现优异的整体沟道控制，并且还提供多个优势，诸如基于施加到“第二”栅电极(也经常被称为背栅)的电位的阈值电压控制。
尽管结合复杂的高k金属栅电极结构的完全耗尽的SOI架构表示进一步提高平面晶体管技术的整体性能的有希望的策略，但是当在被设计用于量产的工艺中实际实现上述策略时，也存在技术问题。例如，在诸如微处理器等的复杂CMOS集成电路中，可能必须以不同的“特点(flavor)”提供场效应晶体管，这意味着例如在处理器核中，场效应晶体管必须被设置为具有缩短的切换时间，该缩短的切换时间基于近0.4-1.2V的降低的操操作电压而操作，从而需要适度薄的栅极电介质材料。在其它器件领域中，诸如需要存储器单元的区域或时序较不苛刻的逻辑区域等，1.2-3.3V的增加的操作电压经常结合具有增加的厚度的栅极电介质材料来使用，以便显著地减少关断状态栅极泄漏等。
因此，实现并处理不同的器件区域，以便获得适应于被设置在不同器件区域中的各种晶体管元件的特定要求的栅极电介质材料，然而，这可能伴随着晶体管可靠性和稳定性的降低，特别是对于具有适度厚的栅极电介质材料的器件。已观察到，基于用于建立完全耗尽的晶体管架构的具有约 6nm厚度的相对薄的硅材料而形成的场效应晶体管可能经历增加的热载流子注入劣化。也就是说，在热载流子注入时，当从源区朝着漏区移动时，电荷载流子可以获得足够的动能，以便克服到栅极电介质材料的势垒，从而导致电荷载流子被纳入栅极电介质材料中。当这样的被捕获的电荷载流子累积时，晶体管特性可能随时间而显著变化，例如相对于阈值电压等。如上所述，因为一些晶体管元件可能必须在升高的操作电压下操作，所以栅电极/漏区附近的电场可能变得非常高，从而促使载流子注入到栅极电介质材料中。已认识到，形成完全耗尽的SOI晶体管的沟道区域的硅材料的厚度的适度增加可以有效地降低电荷载流子注入到栅极电介质材料中的可能性，但仍然基本上保持完全耗尽的器件配置。然而，似乎晶体管的沟道区域中的半导体材料的厚度的增加可能导致具有适度薄的栅极电介质材料以及以降低的操作电压操作的晶体管元件的性能显著劣化。
鉴于上述情况，本公开涉及这样的技术：可以对于不同类型的晶体管元件获得完全耗尽的晶体管配置，同时避免或至少减小上述一个或多个问题的影响。
发明内容
以下给出本发明的简化摘要，以提供对本发明的某些方面的基本理解。此摘要并非本发明的详尽概述。它并非旨在识别本发明的关键或核心要素或描绘本发明的范围。其唯一目的是要以简化的形式呈现一些概念，作为稍后讨论的更详细描述的序言。
本公开提供了制造技术，其中可以基于外延生长工艺提供用于形成需要适度高的操作电压的一种类型的晶体管元件的半导体材料，以便在不影响用于制造诸如在适度低的操作电压下操作的晶体管的一种或多种其它类型的晶体管元件的半导体材料的所需厚度的情况下，获得半导体材料的所需基本厚度。因此，可以在基本上没有相互影响的情况下提供用于两种或更多种不同类型的晶体管的具有适当的厚度的基于半导体的材料，其中基于适度高的操作电压操作的晶体管元件的半导体材料的厚度至少基于外延生长工艺而形成，从而提供优异的工艺控制和整体可重复性，以使得晶体管特性的变化可能保持为低的。
本文公开的一个示例性方法涉及半导体器件的形成。所述方法包括在第一器件区域中的掩埋绝缘层上方外延生长第一半导体层的一部分，其中在执行所述外延生长工艺之后所述第一半导体层具有第一厚度。所述方法进一步包括在第二器件区域中的所述掩埋绝缘层上方形成第二厚度的第二半导体层，其中所述第二厚度不同于所述第一厚度。此外，在所述第一半导体层之中和之上形成第一晶体管元件，以及在所述第二半导体层之中和之上形成第二晶体管元件，其中所述第二晶体管元件包括完全耗尽的沟道区域。
本文公开的另外的示例性方法涉及半导体器件的形成。所述方法包括在第一器件区域和第二器件区域上方提供初始半导体层，其中所述初始半导体层形成在掩埋绝缘层的上方。此外，所述方法包括通过至少使用所述初始半导体层的第一部分作为生长模板，在所述第一器件区域中选择性地执行第一外延生长工艺以便形成第一半导体层。所述方法进一步包括在所述第一外延生长工艺之前，通过至少使用所述初始半导体层的第二部分作为生长模板，在所述第二器件区域中执行第二外延生长工艺以便形成第二半导体层。此外，所述方法包括在所述第一半导体层之中和之上形成第一晶体管元件，以及在所述第二半导体层之中和之上形成第二晶体管元件，其中所述第二晶体管元件包括完全耗尽的沟道区域。
本文公开的又一示例性方法涉及半导体器件的形成。所述方法包括在第一器件区域和第二器件区域上方提供初始半导体层，其中所述初始半导体层形成在掩埋绝缘层的上方。此外，在所述第一器件区域中选择性地执行第一外延生长工艺以便形成第一半导体层。所述方法进一步包括在所述第一外延生长工艺之后，在所述第二器件区域中执行第二外延生长工艺以便形成第二半导体层。此外，所述方法包括在所述第一半导体层之中和之上形成第一晶体管元件，以及在所述第二半导体层之中和之上形成第二晶体管元件，其中所述第二晶体管元件包括完全耗尽的沟道区域。
附图说明
通过结合附图参考以下描述，可以理解本公开，其中相同的参考标号表示相同的元件，并且其中：
图1a-1j示意性地示例出根据示例性实施例的通过外延生长来形成用于完全耗尽的晶体管架构的具有不同厚度的半导体层的各个阶段期间的半导体器件的横截面图；
图1k示意性地示例出前述附图的半导体器件的横截面图，其中根据一个示例性实施例，栅极电介质材料的一部分可以在早期制造阶段形成；以及
图2a-2e示意性地示例出根据另外的示例性实施例的基于外延生长工艺形成具有完全耗尽的晶体管架构的半导体器件的各个制造阶段期间的半导体器件的横截面图。
尽管本文公开的主题允许各种变型和替代的形式，但是其具体实施例已通过附图中的例子的方式而示出，并且在此被详细描述。然而，应当理解，这里对具体实施例的描述并非旨在将本发明限制于所公开的特定形式，相反，其目的在于涵盖落入由所附权利要求限定的本发明的精神和范围内的所有变型、等同物和替代物。
具体实施方式
下面描述本发明的各种示例性实施例。为了清楚起见，在本说明书中未描述实际实施的全部特征。当然，将理解，在任何这样的实际实施例的开发中，必须进行大量的实施特定的决定以实现开发者的特定目标，例如遵循系统相关和业务相关的限制，这些限制将从一个实施到另一个实施而变化。此外，将理解，这样的开发努力可能是复杂且耗时的，但是对于受益于本公开的本领域的普通技术人员来说，这将仍是常规的任务。
现在将参考附图描述本公开。为了说明的目的，仅在附图中示意性地描绘出各种结构、系统和装置，以便不使本领域的技术人员公知的细节混淆本发明。然而，包括附图是为了描述和解释本公开的示例性的例子。本文使用的词和短语应被理解和解释为具有与相关领域的技术人员对这些词和短语的理解一致的含义。没有特定的术语或短语的定义(即，不同于本领域的技术人员所理解的普通或常用意义的定义)旨在通过本文中的术语或短语的一致使用来暗示。就术语或短语旨在具有特殊含义(即，本领域的技术人员所理解的含义以外的含义)而言，这种特殊定义应该以为术语或短语直接且明确地提供特殊定义的定义性方式在说明书中明确地阐述。
在示例性实施例中，本公开涉及用于根据复杂的完全耗尽SOI架构提供用于形成晶体管元件的半导体层或基于半导体的材料的工艺技术，其中需要在低操作电压下操作的晶体管元件可以以这样的方式接收半导体层或基于半导体的材料：半导体层厚度的增加将导致电场明显减小，特别是在晶体管栅极边缘/漏区，从而也明显减小了热载流子注入的可能性。
为此，至少要在升高的操作电压下操作的晶体管的适度厚的半导体层可以基于外延生长工艺来形成，外延生长工艺本身确保了优异的工艺可控性，由此与例如通过材料去除(例如通过被氧化的材料部分的氧化以及后续去除)的厚度适应相比，确保了降低的整体晶体管可变性。用于获得相对于厚度的至少两种不同类型的半导体材料的工艺步骤可以被实现到整体工艺流程中，从而在不过度影响其它工艺的情况下总体上获得非常有效的工艺流程，甚至提供优异的处理效率和/或器件特性，例如，就栅极电介质材料的优异界面特性等而言。在本文公开的示例性策略中，可以在早期制造阶段提供具有增加的厚度的半导体材料，该早期制造阶段例如为在限定或调节其中必须实现要在低操作电压下操作的晶体管元件的器件区域的半导体材料之前。以这种方式，在不过度影响后续工艺步骤以及不过度增加整体工艺复杂性的情况下，用于提供具有增加的厚度的一种或多种半导体材料的附加工艺步骤可以被有效地纳入整体工艺流程中。
在本文公开的其它示例性实施例中，用于形成具有增加的厚度的半导体层的外延生长工艺可以在制备/调节用于需要极薄沟道区域以获得所需的性能和晶体管特性的晶体管元件的半导体层或基底材料之后执行。在该策略中，可以在不过度增加整体工艺复杂性的情况下使用多个选项来提高诸如栅极电介质材料的界面质量的整体晶体管特性。
参考图1a-1k和2a-2e，现在将更详细地描述另外的示例性实施例。
图1a示意性地示例出在早期制造阶段中的半导体器件100的横截面图。如所示例的，器件100包括衬底101，衬底101可以表示诸如硅等的任何合适的半导体材料，并且其可以充当用于在其上形成诸如氧化物层、氮化物层或其任何混合物的掩埋绝缘层111的合适的载体材料。应当理解，例如，如果必须至少在材料101的某些区域中建立适当的电子特性，以例如用于提供如上所述的背栅结构等，则衬底101可以以不同的半导体材料的形式而设置。尽管在半导体工业中经常使用硅材料，但是也可以将其它半导体材料用于衬底101。如已在上面讨论的，例如以二氧化硅材料等形式提供的掩埋绝缘层111可以具有适当的厚度，例如在5-50nm的范围内，以便符合完全耗尽的SOI配置的要求。
初始半导体层112可以形成在掩埋绝缘层111上，并且可以具有适合于器件100的进一步处理的厚度。例如，初始半导体层112可以以具有任何所需的晶体取向的形式而提供。尽管经常使用硅作为用于形成复杂半导体器件的基底材料，但是层112可以以诸如硅/锗、硅/碳、锗、III/V半导体材料等的其它材料的形式而提供。层112的厚度可以在约3-10或更大 nm的范围内，这通常可以允许在基本上不修改层112的厚度的情况下制造完全耗尽的晶体管元件。如稍后将解释的，根据本公开，至少初始半导体层112的厚度可以至少在第一器件区域110A中被修改，以获得例如在约8-15nm的范围内的增加的厚度。另一方面，半导体层112的厚度和/或材料特性也可以在第二器件区域110B中被修改，以便在修改之后符合要在半导体层112之中和之上形成的复杂的高性能晶体管元件的要求。此外，在所示的制造阶段中，可以在半导体层112上形成厚度为几纳米的诸如氧化物层的第一电介质层113，然后形成可以以氮化硅材料等形式提供的硬掩模层114。例如，层114的厚度可以在约5-10nm的范围内。
图1a所示的半导体器件100可以基于以下工艺技术形成。衬底101 可以从其中形成有极薄掩埋绝缘层的SOI(绝缘体上半导体)衬底的特定制造商处获得，以及/或者基底SOI衬底可以被进一步处理或可以基于适当的工艺技术而形成，例如，通过注入氧化种(species)并且热处理衬底101，或者通过复杂的晶片切割和键合技术等而形成。之后，可以例如通过热氧化等形成氧化物层113，其中层113的所需厚度以及层112的所需材料消耗程度可以根据工艺和器件要求而调整。因此，可获得广为接受的氧化配方以获得所需的厚度和/或以调整层112的厚度。之后，例如可以通过广为接受的诸如化学气相沉积(CVD)等沉积技术来形成硬掩模层114。
图1b示意性地示例出在进一步的高级制造阶段中的半导体器件100。如所示例的，已对硬掩模层114和层113进行了图案化，以暴露第二器件区域110B上方的初始半导体层112，从而提供采取硬掩模层的剩余部分形式的生长掩模，现在被表示为掩模层114A。类似地，层113的剩余部分现在被称为层113A。这些电介质材料的图案化可以基于广为接受的工艺技术来实现，包括先后执行光刻工艺和诸如反应离子蚀刻工艺的蚀刻工艺，上述工艺可以与可能被需要来基本上暴露半导体层112的表面的额外的工艺步骤结合。在参考图1a-1k所示例的实施例中，要修改第二器件区域110B 中的初始半导体材料，以获得例如相对于电荷载流子迁移率的所需的材料特性，从而为形成复杂的高性能晶体管元件提供必要的先决条件。
在示例性实施例中，可以制备半导体层112的暴露部分以在其上或其中接收硅/锗材料，该材料与基本上纯的硅材料相比呈现优异的电荷载流子迁移率。然而，应当理解，在其它示例性实施例中，可以形成任何其它类型的半导体材料，以便代替或补充第二器件区域110B上方的半导体层112 的暴露部分中的至少一部分。例如，可以在第二器件区域110B中形成硅/ 碳混合物、或多或少纯的锗材料或III/V半导体化合物。由于在示例性实施例中，可以基于外延生长技术来实现所需半导体种的形成，因此可以使半导体层112的暴露部分经历相应的处理以用于去除诸如天然氧化物等的污染物以及用于制备表面以用于随后的选择性外延生长工艺。为此，可使用广为接受的清洁配方来提供所需的表面特性。应当理解，在任何这种用于调整所需半导体材料的后续沉积的整体条件的工艺期间，半导体层112的暴露部分中的一部分可以被去除，如112D所示，以便在外延生长工艺之后并且可能在任何进一步的附加工艺步骤之后，获得所得的半导体材料的所需总厚度。因此，可以在至少不影响被层113A和114A中的一者覆盖的第一器件区域110A的情况下，调整第二器件区域110B中的所需最终厚度和材料组成。
图1c示意性地示例出了用于在初始半导体层112之中和之上形成所需半导体材料的工艺序列期间的半导体器件100，其中最终获得的半导体材料现在被称为材料112B。为此，在一个示例性实施例中，可以应用选择性外延生长工艺120B，其中提供了适当的前体气体并且可以建立适当的沉积气氛，以便基本上选择性地在半导体层112的暴露部分上沉积具有指定分数的锗的硅/锗材料，该暴露部分由此用作生长模板。在半导体材料112B 的生长之后，可以执行进一步的工艺121B，在其期间例如可以通过在氧化环境中执行热处理来获得锗的“冷凝”，从而形成主要由二氧化硅构成的氧化物材料116，同时，锗原子优选地被驱动到半导体材料112B的更深区域中，从而增加半导体材料112B中的整体锗浓度。因此，与选择性外延生长工艺120B之后的情况相比，通过应用冷凝工艺121B，可以获得明显更高的锗浓度。因此，依赖于工艺参数和硅/锗材料的初始沉积厚度，获得最终厚度115B，以符合要基于半导体材料112B而形成的复杂晶体管元件的要求。例如，厚度115B可以在4-8nm的范围内，这可以允许应用具有适度薄的栅极电介质材料的完全耗尽的晶体管元件，以便如上所述用于具有相对低的操作电压的任何此类晶体管的操作。在冷凝工艺121B之后，氧化物层116可以具有10-20nm的厚度。应当理解，在其它示例性实施例中，如稍后将讨论的，氧化物层116可以用作硬掩模或生长掩模，因此可以控制其厚度，以使得其初始厚度与进一步的处理兼容。为此，可以适当地控制选择性外延生长工艺120B的工艺参数，以及特别是后续冷凝工艺 121B的参数，以便获得层116的所需厚度。
图1d示意性地示例出了在制造阶段中的半导体器件100，其中根据示例性实施例，可以在整个表面上形成附加的硬掩模层117，以便在用于在第一器件区域110A上方形成具有所需目标厚度的半导体材料的后续工艺序列中保护第二器件区域110B。硬掩模层117可以使用用于形成氮化硅材料等的前体材料，基于诸如化学气相沉积的广为接受的沉积技术而沉积。例如，层117可以形成为具有3-10nm的厚度。
图1e示意性地示例出了根据另外的示例性实施例的半导体器件100。如在上面已讨论的，可以形成氧化物层116，以符合在用于在第一器件区域110A上方形成适当的半导体材料的以下工艺步骤期间的要求。为此，可以应用适当的选择性蚀刻工艺119，该工艺被适当地设计以从第一器件区域110A上方选择性地去除层114A。例如，可以使用广为接受的选择性蚀刻配方来去除氮化硅材料，同时基本上不会过度影响二氧化硅材料。因此，先前形成的氧化物层116可以用作蚀刻掩模，而第一器件区域110A 上方的层113A可以用作蚀刻停止层。应当理解，层113A和116可以最初形成为具有所需材料特性，即，具体指示适当的厚度，以便符合用于进一步处理的要求。也就是说，在调整初始层厚度时，可以将在下一工艺步骤中的材料去除考虑在内，以使得特别是在用于在第一器件区域110A上方形成具有所需增加的厚度的半导体层的选择性外延生长工艺中，将层116 用作生长掩模。如上所述，增加的厚度可以导致要基于第一器件区域110A 中的半导体材料而形成的复杂晶体管的漏区附近的减小的电场的有利效果，从而如上所述，允许这些晶体管可以基于升高的操作电压而操作。
图1f示例出了图案化工艺118期间的半导体器件100，其中第一器件区域110A上方的半导体层112可能被暴露。例如，可以形成光刻工艺和对应的掩模130以便覆盖第二器件区域110B，并且可以应用蚀刻工艺或一系列蚀刻工艺，以便去除层117(如果在制造工艺的早期被提供)以及至少去除可能与层114(参见图1e)结合的层113A，从而最终暴露或基本暴露半导体层112的表面。应当理解，如果认为适合例如去除表面污染物等的进一步的处理，则也可以去除半导体层112的一定量的材料。此外，可以应用适当的表面制备，其涉及调节层112的表面以用于后续的外延生长工艺，在该工艺期间，将沉积所需的半导体材料。
图1g示意性地示例出了在进一步的高级制造阶段中的器件100。如所示例的，可以执行选择性外延生长工艺120A以沉积诸如硅的所需半导体材料，从而形成与初始半导体层112(参见图1a)的厚度相比具有增加的厚度的半导体层112A。如上所述，应当理解，在选择性外延生长工艺120A 期间，可以沉积被认为适合形成相应的晶体管元件的其它半导体材料，例如，硅/锗、硅/碳、锗、III/V半导体化合物等。之后，可以执行进一步的工艺，以形成可通过湿式化学处理、热氧化和/或自由基氧化来实现的诸如氧化物层122的保护层。为此，优选地在选择性外延生长工艺120A之后不间歇地使器件100暴露于不受控制工艺环境的情况下，可以应用工艺或工艺序列121A。依赖于用于形成保护层122的整体工艺策略，可以获得例如在8-15nm范围内的半导体层112A的目标厚度。例如，在形成半导体层 112A时，很容易将在工艺121A期间的任何材料消耗考虑在内，以便实现所需厚度115A。应当理解，在选择性外延生长工艺120A期间，诸如氮化硅材料的硬掩模层117(如果在早期制造阶段提供了)可以用作生长掩模，而在其它情况下，层116仍可充当生长掩模，其中由于在选择性外延生长工艺120A之前的在先表面制备工艺，层116的厚度减小。在这种情况下，用于形成层122的后续氧化工艺也可能影响层116和并且可能影响半导体材料112B，其中在形成具有目标厚度115B(参见图1c)的层112B时，很容易将半导体层112B的任何此类潜在的材料消耗考虑在内。
图1h示意性地示例出了在其中在整个衬底101上方形成诸如具有约 40-70nm的适当厚度的氮化硅掩模的掩模层123的阶段中的半导体器件 100。适当的沉积技术在本领域中是公认的并且可以容易地被应用于形成掩模层123。应当理解，由半导体材料112A、112B引起的表面形貌基本上不会对进一步的处理产生负面影响，因为依赖于第一和第二器件区域 110A、110B所需的相应厚度值，对应的高度差可以介于3-10nm的范围内，
还应当进一步地理解，在衬底101上方提供两个不同的器件区域仅仅是一个示例性的可能性，并且可以提供多于两个不同的器件区域，例如三个、四个和更多个不同的器件区域，其中可以执行类似的工艺序列，以提供具有相对于各种类型的晶体管元件的材料组成和/或厚度的所需特性的适当的半导体材料。在这种情况下，要考虑到可以被用作生长掩模的某些硬掩模层中的一者或多者可能必须被重复地用作生长掩模，从而导致增加的材料消耗，然而，在最初形成这些硬掩模材料时，很容易考虑到这一点。
图1i示意性地示例出了在进一步的高级制造阶段中的半导体器件 100。如图所示，沟槽隔离结构125A可以形成在第一器件区域110A之中和上方，以便依赖于整体器件要求而限定半导体层112A中的“有源”区域，其中各个有源区域被适当地设定尺寸以用于形成晶体管元件，诸如P 沟道晶体管和N沟道晶体管。类似地，沟槽隔离结构125B可以形成在第二器件区域110B之中和上方，从而根据整体器件要求而限定半导体材料 112B中的多个有源区域。应当理解，沟槽隔离结构125A、125B可以延伸穿过掩埋绝缘层111，从而还提供形成适当掺杂区域的可能性，形成适当掺杂区域用于额外地控制要形成在半导体层112A、112B中的相应有源区域中的沟道区域。此外，应当理解，在图1i所示例的实施例中，沟槽隔离结构125A、125B可以在沉积复杂的高k电介质材料和/或含金属的栅电极材料之前形成，而在其它示例性实施例中，可能在实际应用用于形成沟槽隔离结构125A、125B的工艺序列之前已形成这些材料并对其进行了图案化。还应当理解，在所示的制造阶段中，半导体层112A、112B可以被示出为具有暴露的半导体表面，而在其它阶段中，诸如氧化物材料等的任何适当的保护层仍可以覆盖半导体层112A、112B。
沟槽隔离结构125A、125B可以基于已建立的包括光刻、图案化、沉积、平坦化工艺等工艺技术而形成，以便形成延伸到所需深度，即，至少延伸到掩埋绝缘体层111的相应沟槽，使用诸如氧化物、氮化物等的适当的电介质材料填充沟槽，以及例如通过化学机械抛光(CMP)去除其任何多余的材料，其中也可以包括去除诸如氧化物、氮化物等的任何掩模层，以便最终暴露半导体层112A和/或112B。
如上所述，在形成沟槽隔离结构125A、125B之前或之后，可以应用相应的工艺序列以如上所述形成复杂的栅电极结构作为具有完全耗尽的沟道区域的晶体管的一部分。为此，可以应用适当的工艺，其中诸如氧化物层、氮化物层、氮氧化物层等的栅极电介质基底层被形成具有适当减小的厚度，以便为后续的高级高k电介质层的沉积和形成提供适当的表面条件，由于适度高的物理厚度，这可能提供减小的泄漏电流，同时仍然保持与沟道的高电容耦合，从而获得对下方沟道的优异静电控制。为此，可以结合图案化策略应用诸如物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)等的各个沉积技术，接着执行适当的退火技术以获得诸如P沟道晶体管和N沟道晶体管的相应类型的晶体管的栅极电介质材料的所需材料组成。此外，可以沉积与诸如非晶硅、多晶硅等的“常规”电极材料结合的含金属电极材料，可能与适当的掩模材料结合，然后上述被沉积的材料被图案化为具有30nm或更小的栅极长度的器件所需的尺寸的栅电极结构。
图1j示意性地示例出了在进一步的高级制造阶段中的半导体器件 100。如所示例的，可以如上所述根据工艺策略在半导体层112A、112B上形成栅电极结构140。也就是说，栅极电介质层可以以与复杂的高k电介质材料142结合的基底材料141的形式提供，复杂的高k电介质材料142 进而可以由两个或更多个不同的材料层和材料组成，以便获得所需介电特性。例如，基于铪的材料可以经常被用作高k电介质材料，然而，许多其它材料和组合物在本领域中是公认的，并且可以被使用。可以提供可包括铝、镧等的适当的含金属导电材料143，以便与下方的电介质材料结合地调整诸如功函数等的整体电子特性，从而也确定晶体管元件150A的基本阈值电压。此外，可以提供可能与帽材料(未示出)结合的另外的电极材料144，并且间隔物结构145可以提供敏感材料的横向封装，并且还可以用作用于例如基于离子注入、掺杂半导体材料的选择性沉积等形成漏区和源区152的外形的掩模。可以在漏区和源区152之间形成沟道区域153A，该沟道区域可以表示之前基于选择性外延生长而形成的基本未被掺杂的半导体材料，其中由于层111和针对升高的操作电压和减少的热载流子注入而设计的适合的厚度115A(参见图1g)的垂直限制，可以实现完全耗尽的晶体管配置。
形成在第二器件区域110B之中和上方的晶体管150B可以具有基本类似的与漏区和源区152结合的栅电极结构140，漏区和源区152由沟道区域153B隔开，沟道区域153B基于具有目标厚度115B(例如，参见图1c) 的半导体层112B而形成，该目标厚度与沟道区域153A的厚度相比通常明显更小，以便可以针对高性能晶体管获得完全耗尽的器件配置，该高性能晶体管与晶体管150A相比要求明显更小的操作电压来操作。
晶体管150A、150B可以基于广为接受的工艺策略形成，例如在形成栅电极结构140期间和/或之后通过广为接受的注入技术和/或通过材料沉积等形成漏区和源区152。应当理解，在其它示例性实施例(未示出)中，可以应用升高的漏和源架构，其中漏区和源区152的上表面可以正好位于沟道区域153A、153B与相应的栅电极结构140，即，栅极电介质材料141 之间的界面上方。为此，可以应用广为接受的外延生长技术。
之后，可以通过沉积层间电介质材料以限制晶体管150A、150B，以及随后在需要时形成相应的到漏区和源区152以及栅电极结构140的接触开口来继续处理。在其它工艺策略中，栅电极结构140可以表示占位栅极结构，其可以在非常晚的制造阶段(例如，在沉积层间电介质材料之后) 至少部分地被实际相应的栅极材料替代。为此，可以暴露占位栅电极结构的表面，并且可以应用材料去除工艺以形成对应的栅极开口，其中，如果相应的栅极开口被形成为延伸到并可能进入下方的半导体材料112A和/或 112B，则在其中可以沉积或者可以通过氧化而形成适当的栅极材料。还应当理解，某些栅电极结构140可以在早期制造阶段形成，例如图1j所示，而其它栅电极结构可以在后期制造阶段形成，如前所述。
图1k示意性地示例出了在早期制造阶段(即，在如上所述外延生长具有增加的厚度的半导体材料112A以降低晶体管中的总电场强度之后)中的根据示例性实施例的器件100。在所示的制造阶段中，如上所述，已通过生长技术形成半导体材料112A，而第二半导体层112B同样如上所述，可以被氧化物层116和诸如氮化硅材料的硬掩模层117覆盖。在形成半导体层112A之后，器件可能暴露于氧化环境154中以便形成高质量的氧化物层155，由此可以在形成于半导体材料112A与氧化物层155之间的界面 155S处具有优异的质量和特性。在工艺154期间，可以选择工艺参数以便获得满足要在半导体材料112A上形成的栅电极结构的基底栅极电介质材料的要求的所需厚度155D。为此，可以调整所需厚度155D，同时还将当通过外延生长技术最初形成层112A时的层112A的材料消耗考虑在内。另一方面，半导体层112B被硬掩模层117可靠地保护，而不需要用于提供基底电介质材料155的任何额外的遮蔽步骤。因此，可以实现高效率的整体工艺序列，其中有利地，用于形成基底栅极电介质材料155的任何热预算考量都是不相关的，因为在基底电介质材料155的生长之后将执行诸如离子注入和图案化步骤的任何温度敏感工艺。
在界面155S处形成具有优异特性的电介质材料155之后，可继续进一步的处理，例如，如已经参考图1h所讨论的。应当理解，在实际形成沟槽隔离结构125A、125B之前形成氧化物层155可能需要稍微适应在隔离沟槽中形成氧化物衬里的工艺。也就是说，在沟槽隔离结构的沟槽中形成氧化物衬里时，可以将先前的高质量氧化物材料(即，其厚度)考虑在内，以便不会过度影响电行为，特别是在有源区域与沟槽隔离结构之间的边缘处。也就是说，由高质量氧化物155的生长导致的沟槽隔离结构125A(图 1j)拐角处的电介质材料的形状和结构差异可以通过适应未被填充的沟槽中的氧化物衬里的沉积和/或生长而在随后的隔离结构125A和125B的形成期间被容易地解决。
此外，应注意，由通过氧化物层155的注入导致的高质量氧化物层155 的可能的劣化可以通过任何后续退火工艺而被容易地解决，以便基本上修复任何由注入引起的损害。例如，如上所述，在形成复杂的高k栅极结构 140的过程中，通常需要一个或多个退火工艺，以便调整栅电极结构140 的材料特性，从而也有效地恢复高质量氧化物层155的结构。
参考图2a-2e，现在将描述另外的示例性实施例，其中可以在形成和/ 或制备要求极薄沟道区域的晶体管结构的半导体材料之前形成具有增加的厚度的半导体材料。应当理解，在下面的描述中，已经参考图1a-1k讨论的相同或相似的组件可以由相同的参考标号表示，只是前导数字不同，其中用2代替1。
图2a示意性地示例出了至少具有第一器件区域210A和第二器件区域 210B的半导体器件200的横截面图。诸如硅衬底或任何其它适当的载体材料的衬底201包括掩埋绝缘层211，随后是初始半导体层212。相对于这些组件，如先前在图1a-1k的正文中所述的应用相同标准。在该制造阶段中，衬底201被暴露于氧化环境202下，期间氧化物层213可以形成在半导体层212之中和上方。在工艺202期间，一定程度的材料消耗可能导致层212 的厚度212D减小，同时也与半导体层212中的材料消耗相关，生长氧化物层213以呈现特定厚度213D。在该实施例中，调整层213的厚度213D，以使得将当在第一器件区域210A中形成额外的半导体材料期间使用氧化物层213作为第二器件区域210B上方的生长掩模时可能至少出现的任何另外的材料消耗考虑在内。为此，任何后续工艺步骤中的预期材料消耗可以容易地通过实验等来确定，从而确保初始厚度213D足以适应材料消耗并且还保留足够的材料以用作生长掩模。
图2b示意性地示例出了图案化工艺231期间的半导体器件200，其中基于适当的掩模230，从第一器件区域210A中的半导体层212上方去除层 213，从而形成用于第二器件区域210B的生长掩模。基于光刻和蚀刻技术的各种工艺技术在本领域中是公认的。
图2c示意性地示例出了在进一步的高级阶段中的器件200，其中可以在半导体层212的暴露部分上执行选择性外延生长工艺220A。如上所述，在各个工艺序列期间，层213B可以作为生长掩模，其中将例如由用于制备层212的暴露表面的相应的清洁工艺等造成的层213B的相应材料消耗考虑在内，以便保持层213B的所需厚度以用于下面的生长工艺220A。在生长工艺220A之后，可以执行诸如氧化工艺221A的进一步的工艺，以便获得具有根据上述要在升高的操作电压下操作的晶体管的要求的所需厚度 215A的半导体层212A上方的保护层222。工艺221A可以包括湿式化学清洁处理，期间形成天然氧化物，从而提供层222，而在其它情况下，另外地或替代地，可以形成热生长的氧化物层，或者可以应用基于氧自由基的氧化环境。同样在这种情况下，可以将先前生长的半导体层212A的潜在材料消耗考虑在内，以便精确地将所需目标厚度215A调整例如在 8-15nm的范围内。
图2d示意性地示例出了根据示例性实施例的器件200，其中硬掩模层 217可以形成在包括保护层222的半导体材料212A上方。材料层217可以被以具有适当厚度的氮化硅材料的形式提供，以便在后续外延生长工艺中用作生长掩模。层217可以基于通过光刻及后续适当的选择性蚀刻配方形成的适当掩模233被图案化，上述蚀刻配方可以去除层217和层213B(参见图2c)的暴露部分，从而最终暴露初始半导体层212的表面。之后，可以去除掩模233，并且可以执行用于针对后续外延生长工艺的清洁和制备层212的表面的相应处理。之后，半导体层212可以被修改，例如被部分地去除，以及由不同的材料替代等，如先前关于器件100的例如参考图1b 和1c所讨论的。之后，可以通过根据总体设计和器件要求形成隔离结构、栅电极结构和最终的晶体管元件来继续进一步的处理。
图2e示意性地示例出了在进一步的高级制造阶段中的半导体器件 200，其中晶体管元件250A(在图2e中仅示出一个)形成在第一器件区域 210A之中和上方，而晶体管元件250B(在图2e中仅示出一个)形成在第二器件区域210B之中和上方。晶体管250A、250B可以包括形成在相应的沟道区域253A、253B上方的相应的复杂的栅电极结构240。关于这些组件，应用先前参考器件100所讨论的相同标准。具体而言，用于形成栅电极结构和相应的沟槽隔离结构的各种选项也可以应用于器件200。因此，在形成和/或修改用于沟道区域253B的半导体材料212之前提供用于形成沟道区域253A的具有增加的厚度的半导体材料212A导致工艺复杂性降低。
因此，本公开提供了以下制造技术：其中可以通过选择性地增加基底半导体材料的厚度，从而形成具有增加的厚度的沟道区域，同时仍然保持完全耗尽的器件配置来减少需要在升高的操作电压下操作的晶体管中的显著热载流子注入问题。通过外延生长技术实现厚度的选择性增加，从而提供精确的工艺控制，由此与其它技术相比减少了工艺的可变性。此外，具有增加的厚度的半导体材料的形成基本上不会对“薄”半导体材料产生负面影响，该薄半导体材料可以根据整体器件要求而独立地形成和/或被修改。在一些示例性实施例中，用于形成在“厚”半导体层上的栅电极结构的基底电介质材料可以在早期制造阶段形成，即，在形成沟槽隔离结构之前形成，而不受诸如注入工艺等的后续工艺的热预算的限制。以这种方式，可以实现优异的界面质量，从而导致栅极泄漏减少，噪声特性降低等。此外，本文公开的技术被设计成使得可以使用通常广为接受的工艺步骤和工具。因此，可以形成完全耗尽的SOI晶体管，其中热载流子注入可靠性可以专门针对不同的晶体管类型而设计，例如，针对需要适度高的操作电压的晶体管与需要适度低的操作电压等的晶体管等。半导体材料的厚度以及因此用于高性能晶体管的相应沟道区域的厚度可以在8nm或更小的范围内选择，而半导体材料的厚度以及由此其它晶体管的沟道区域的厚度可以在例如8-15nm的范围内选择。应当理解，本文公开的概念可以容易地应用于多于两种的不同的晶体管类型。此外，本公开的教导与用于形成复杂的平面晶体管的各种工艺策略兼容。例如，栅电极结构可以在早期制造阶段中形成，或者可以在非常高级的阶段基于占位符电极结构来确定。类似地，本公开内容不限于形成漏区和源区的任何具体概念，也不会对实现诸如应变工程等的进一步的先进概念存在任何限制。
上面公开的特定实施例仅是示例性的，因为本发明可以通过对于获益于此处的教导的本领域的技术人员显而易见的不同但等效的方式进行变型和实践。例如，上面提出的工艺步骤可以以不同的顺序执行。此外，除了以下权利要求中所述以外，本文所示的结构或设计的细节不受任何限制。因此，显而易见的是，上述公开的特定实施例可以被改变或变型，并且所有这些变化都被认为在本发明的范围和精神内。需要指出，本说明书和所附权利要求中使用诸如“第一”、“第二”、“第三”或“第四”的术语来描述各种工艺或结构只是用作对这些步骤/结构的简略参考，并不一定暗示以该有序的顺序执行/形成这样的步骤/结构。当然，取决于准确的权利要求语言，可能需要也可能不需要这些工艺的有序的顺序。因此，本文寻求的保护在下面的权利要求中提出。

Claims (15)

1.一种形成半导体器件的方法，所述方法包括：
在第一器件区域中的掩埋绝缘层上方外延生长第一半导体层的一部分，在执行外延生长工艺之后所述第一半导体层具有第一厚度；
在第二器件区域中的所述掩埋绝缘层上方形成第二厚度的第二半导体层，所述第二厚度不同于所述第一厚度，其中形成所述第二半导体层包括在外延生长所述第一半导体层的所述部分之前，外延生长所述第二半导体层的一部分以获得所述第二厚度；
在形成所述第二半导体层之后并在外延生长所述第一半导体层的所述部分之前，形成覆盖所述第二器件区域但暴露所述第一器件区域的掩模层，其中外延生长所述第一半导体层的所述部分包括通过使用所述掩模层选择性地外延生长所述第一半导体层的所述部分；
在所述第一半导体层之中和之上形成第一晶体管元件；以及
在所述第二半导体层之中和之上形成第二晶体管元件，所述第二晶体管元件包括完全耗尽的沟道区域。
2.根据权利要求1所述的方法，其中形成所述掩模层包括：氧化所述第一和第二器件区域中的半导体材料以便调整所述第一和第二半导体层的初始层厚度，以及去除所述第一器件区域上方的氧化部分。
3.根据权利要求2所述的方法，进一步包括：形成覆盖所述第一器件区域但暴露所述第二器件区域的硬掩模，以及处理所述第二半导体层以便获得所述第二厚度。
4.根据权利要求1所述的方法，其中外延生长所述第二半导体层的一部分包括生长化合物半导体材料。
5.根据权利要求4所述的方法，其中所述化合物半导体材料包括锗。
6.根据权利要求1所述的方法，进一步包括在所述第二半导体层上形成帽层。
7.根据权利要求6所述的方法，其中形成所述帽层包括通过在氧化环境中执行热处理来调整所述第二半导体层中的原子种的比。
8.根据权利要求1所述的方法，进一步包括在所述第一半导体层上热生长具有用于形成所述第一晶体管元件的栅电极结构所需的厚度的氧化物层。
9.一种形成半导体器件的方法，所述方法包括：
在第一器件区域和第二器件区域上方提供初始半导体层，所述初始半导体层形成在掩埋绝缘层的上方；
通过至少使用所述初始半导体层的第一部分作为生长模板，在所述第一器件区域中选择性地执行第一外延生长工艺以便形成第一半导体层；
在所述第一外延生长工艺之前，通过至少使用所述初始半导体层的第二部分作为生长模板，在所述第二器件区域中执行第二外延生长工艺以便形成第二半导体层；
在所述第二外延生长工艺之后以及在执行所述第一外延生长工艺之前，在所述第二器件区域上方形成硬掩模层；
在所述第一半导体层之中和之上形成第一晶体管元件；以及
在所述第二半导体层之中和之上形成第二晶体管元件，所述第二晶体管元件包括完全耗尽的沟道区域。
10.根据权利要求9所述的方法，进一步包括在所述第一半导体层上形成保护性氧化物层。
11.根据权利要求9所述的方法，进一步包括在使用所述硬掩模层作为生长掩模的同时，在所述第一半导体层上热生长氧化物层，所述氧化物层具有用于形成所述第一晶体管元件的栅电极结构所需的厚度。
12.一种形成半导体器件的方法，所述方法包括：
在第一器件区域和第二器件区域上方提供初始半导体层，所述初始半导体层形成在掩埋绝缘层的上方；
在所述第一器件区域中选择性地执行第一外延生长工艺以便形成第一半导体层；
形成覆盖所述第一器件区域但暴露所述第二器件区域的掩模层；
在所述第一外延生长工艺之后，通过使用所述掩模层在所述第二器件区域中执行第二外延生长工艺以便形成第二半导体层；
在所述第一半导体层之中和之上形成第一晶体管元件；以及
在所述第二半导体层之中和之上形成第二晶体管元件，所述第二晶体管元件包括完全耗尽的沟道区域。
13.根据权利要求12所述的方法，进一步包括：在所述初始半导体层上形成氧化物层，图案化所述氧化物层以便暴露所述第一器件区域中的所述初始半导体层，以及通过使用所述第二器件区域中的所述氧化物层作为生长掩模来执行所述第一外延生长工艺。
14.根据权利要求13所述的方法，其中在所述初始半导体层上形成氧化物层包括调整所述氧化物层的厚度以便在所述第一外延生长工艺之前执行预清洁工艺之后，在所述第二器件区域中保留所述氧化物层的一部分。
15.根据权利要求12所述的方法，其中所述第二半导体层的厚度为10nm或更小。
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