CN1722436A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN1722436A
CN1722436A CN200510086137.4A CN200510086137A CN1722436A CN 1722436 A CN1722436 A CN 1722436A CN 200510086137 A CN200510086137 A CN 200510086137A CN 1722436 A CN1722436 A CN 1722436A
Authority
CN
China
Prior art keywords
isolation
area
semiconductor device
voltage
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200510086137.4A
Other languages
English (en)
Other versions
CN100565878C (zh
Inventor
张启宣
刘俊秀
黄宗义
陈忠义
宋自强
黄志博
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN1722436A publication Critical patent/CN1722436A/zh
Application granted granted Critical
Publication of CN100565878C publication Critical patent/CN100565878C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82385—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7391—Gated diode structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Local Oxidation Of Silicon (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明是提供一种半导体装置，具体为一种内含高电压MOS的半导体装置以及其制造方法。该半导体装置是包括一基板，该基板上具有彼此分离的低电压装置区域与高电压装置区域。该半导体装置亦包括数个内含绝缘体的隔离区域，并且该等隔离区域当中至少一个是形成于该高电压区域内的其中一个阱内。该高电压区域内由主动区至隔离区域的过渡角是大于一预定角，在某些实施例中，是与垂直线的夹角大于40度。该等隔离区域可利用浅沟槽绝缘技术形成；该等隔离区域亦可利用硅局部氧化技术所形成的场氧化物来制造。

Description

半导体装置
技术领域
本发明是有关于内含功率晶体管(Power Transistor)的半导体装置的制造，尤其有关于内含至少一高电压横向DMOS晶体管的集成电路的制造，其中该高电压横向DMOS晶体管是具有一隔离区域于一源极区和一漏极区之间。
背景技术
在半导体技术中，即使元件尺寸持续缩减，仍希望晶体管的性能可更为增进。更者，也希望能制造出结合低、高、中电压应用范围的集成电路半导体装置。举例来说，在移动电话领域内，不仅希望一集成电路(IC)使用逻辑功能的半导体元件，并且也希望该集成电路还能包含显示器的驱动电路(比方是LCD驱动电路)。此类集成电路通常称作系统单晶片(System on a Chip；SOIC或SOC或SoC)。尽管这类集成电路包含采用非常低电压(比方是1.8V或2.5V)来操作的逻辑晶体管，但是位于相同集成电路上的其它晶体管是因高电压应用而设计的，因此是以高电压来操作，并且往往漏极至源极的压差可能有30V甚至40V之高。这类高电压晶体管元件比逻辑电路中的逻辑晶体管或周边晶体管有能力负载更多的电流。
在如移动电话或无线电路中，高电压晶体管之中的一种重要型式是横向扩散(Lateral Diffuesed)MOS或称LDMOS晶体管。举例来说，美国专利案号No.6,265,752(其于2001年7月24号获证，亦让与给本发明的同一受让人)。该专利是描述一种在N+掩埋层(Buried Layer)上的外延阱(Epitaxial Well)内所形成的横向DMOS装置。“专利752”中所提及的高电压晶体管是包括一源极形成于一第一阱区域内，一栅极覆盖于该第一阱区域与一具相反掺杂类型的第二阱区域之上，以及一氧化物形成于该第二阱所封住的区域内，并且该氧化物将该栅极其余部位与该第二阱内的源极隔绝开来。这种高电压晶体管，亦即功率晶体管，有能力负荷30V、40V或甚至更高的操作电压，因此特别适用于驱动显示器，比方是液晶显示器(Liquid Crystal Displays；LCDs)，汽车应用等等场合。
在现有技术中，这类单一硅基板内同时具有低与高电压MOS两种元件的SOC集成电路尤其会产生一个问题：这类集成电路内的高电压LDMOS晶体管的Id(漏极电流)对应Vg(栅极电压)电压电流特性曲线上，通常会显现一个“小丘(Hump)”，亦即一种不连续性。这种出现于Id-Vg曲线上的“小丘”是不受欢迎的电性特征，因为它会导致整个装置的性能无法满足要求或甚至不被接受。换言之，实际上装置操作会偏离了预期或设计目标。
在现今CMOS的SOC技术中，浅沟槽隔离(Shallow trenchIsolation；STI)正成为一种建立氧化物隔离区域的典型方法。由于氧化物隔离区域使硅基板内的主动区间彼此电性上相隔离，因此容许众多不同种类的晶体管可合并至单一晶片内。在内含众多种类晶体管的高结合度电路的制作过程中，可利用非对称的半导体制程来为集成电路内的这些不同区域进行处理，方法包括通过将一区域以一氧化物、硬屏蔽(Hard Mask)或光致抗蚀剂涂层(Photoresist Costing)加以覆盖，而利用其它制程步骤来处理另一个区域。如此可使具有不同掺杂分布(Doping Profile)、不同介电质材料以及以不同蚀刻制程处理的装置形成于单一基板上并成为一个以上的集成电路。此外，氧化物的图案密度(Oxide PatternDensity)，即一给定基板区域内主动区数量相对氧化物隔离区域数量的比率，亦随着装置种类而变化。尽管浅沟槽隔离(STI)正快速演变为隔离方法的趋势，诸如硅局部氧化(Local Oxidation ofSilicon；LOCOS)、快速热氧化(Rapid Thermal Oxidation)或TEOS等其它种种方法亦可作为在主动区之间形成氧化物隔离区域的隔离方法。
一篇名为“深次微米CMOS技术中先进隔离方案的宽度边缘效应分析(Analysis of Width Edge Effects in AdvancedIsolation Schemes for Deep Submicron CMOS Technologies)”(由P.Sallagoity等人所撰，发表于IEEE Transactions onElectron Devices，Vol.43，November 1996，第1900至1906页)的论文描述可能导致Id-Vg特性曲线中“小丘”的数种原因。该论文乃对位于主动区域和隔离区域交会处的陡峭过渡角(transition angle)加以探究。该论文的结论是：对某些装置来说，如果装置内的主动区到氧化物隔离区域的转变太过突然，则主动区过渡到隔离区域的交界处会产生一种角落寄生效应(CornerParasitic Effect)。在此效应影响下，与该交界处紧邻的晶体管内的次临界电流(sub-threshold current)将会增加。这意谓的是，当晶体管的栅极电压增加，但尚未达到原先设计要让漏极电流开始流动的临界电压(Threshold Voltage)的时候，次临界电流会因受到位于隔离区域角落的寄生晶体管影响而开始流动。在这种形成于沟道内过渡区域的寄生或“转角效应”晶体管影响下，装置会较早导通(在栅极电压Vg高于装置临界电压之前就导通)，并且所产生的电流会在漏极电流对应栅极电压的电压电流特性图(Id对应Vg曲线)上引起前述的“小丘”。图1a与图1b是分别显示具有“小丘”以及不具“小丘”的Id-Vg曲线。
使用任何种类的隔离材料都可观察到这种突然的隔离过渡现象，包括使用场氧化层(Field Oxide)、LOCOS或浅沟槽隔离(STI)作为隔离方案中的氧化物。然而，使用STI沟槽的装置会在主动区过渡至隔离区的交界处产生最为陡峭的过渡角。人们能观察到，现今隔离技术所制造的装置都具有较大的角落效应。原因正如以上所述，是因为STI正快速成为隔离方案的主流。
有鉴于此，存在一种高电压晶体管的制造方法与装置的需求，希望其所制造的高压晶体管的不会产生现有技术中不受欢迎的次临界电流问题，亦即希望Id-Vg电性特征不显现出“小丘”。而且，制造这种高电压晶体管的制程必须与制造其它种装置的典型半导体制程兼容，如此才能制造结合高电压晶体管与低电压晶体管的SoC或SoIC之类的集成电路装置。本发明所提供的种种不同方法与装置能满足此需求。
发明内容
本发明的种种不同的实施例为横向扩散MOS(LDMOS)高电压晶体管提供一种制程与结构，其中该横向扩散高电压晶体管所使用的隔离区域，乃具有受到控制的主动区至隔离区过渡角。
本发明是这样实现的：
本发明提供一种半导体装置，所述半导体装置包括：一半导体基板；第一隔离区域，其是形成于该基板内的一低电压装置区域内并且具有侧壁，该等第一隔离区域的侧壁与垂直线间的夹角是第一过渡角；以及第二隔离区域，其是形成于该基板内的一高电压装置区域内并且具有侧壁，该等第二隔离区域的侧壁与垂直线间的夹角是第二过渡角，该第二过渡角是大于该第一过渡角。
本发明所述的半导体装置，更包括：至少一个高电压晶体管装置，其形成于该高电压装置区域内并且具有一源极区，一漏极区和一栅极区，其中该栅极区是位于该等第二隔离区域当中之一上，其中该漏极区域是位于该等第二隔离区域当中之一的邻近区域。
本发明所述的半导体装置，该栅极区与该等第二隔离区域当中之一的重叠是小于3微米。
本发明所述的半导体装置，该栅极区是包括一栅极氧化物，其中该栅极氧化物的厚度是大于300埃。
本发明所述的半导体装置，该第二过渡角是大于约40度。
本发明所述的半导体装置，该第一过渡角与该第二过渡角间的差异大于约25度。
本发明所述的半导体装置，该第一与第二隔离区域是浅沟槽隔离区域。
本发明所述的半导体装置，该第一与第二隔离区域是硅局部氧化(LOCOS)区域。
本发明所述的半导体装置，上面位有该栅极区的该第二隔离区域是与该漏极区的一漏极紧邻。
本发明所述的半导体装置，该高电压区域是包括一P型金属氧化物半导体场效应晶体管(PMOS)装置，并且其中该等第二隔离区域当中之一是位于该P型金属氧化物半导体场效应晶体管装置的P阱内。
本发明所述的半导体装置，该高电压区域是包括一N型金属氧化物半导体场效应晶体管(NMOS)装置，并且其中该等第二隔离区域当中之一是位于该N型金属氧化物半导体场效应晶体管装置的N阱内。
本发明所述的半导体装置，该基板表面于该等第二隔离区域当中之一的上转角处是大体上为圆滑形状。
本发明所述的半导体装置，该等第二隔离区域更包括一沟槽氧化物及该栅极区是包括一栅极介电质，其中该沟槽氧化物的上表面高度是大体上高于该基板和该栅极介电质的介面。
本发明所述的半导体装置，该第二隔离区域内的沟槽氧化物与该基板和该高电压晶体管装置内的栅极介电质的介面之间的高度差大于约50埃。
本发明所述的半导体装置，该第二隔离区域内的沟槽氧化物与该基板和该高电压晶体管装置内栅极介电质的介面之间的高度差大于约100埃。
在本发明所提供结构的第一较佳实施例是包括：一掩埋层形成于一基板上，数个掺杂半导体阱形成于该掩埋层上面所沉积的外延层(Epitaxial layer)上。数个隔离区域形成，其可为浅沟隔离区域或LOCOS区域，并且其中一个隔离区域是形成于一将用作漏极的半导体阱之内。一构成栅介电质和栅极的材料沉积于该基板上。一制作布线(Patterning)步骤实行以形成一栅极与一栅介电质，其中该栅极乃覆盖于该栅介电质上，并且该栅介电质是位于一沟道区域上，且此沟道区域为在漏极区阱的一部分中。接点区域形成以完成一源极区及漏极区。该高电压漏极阱内的氧化物隔离区域的过渡角是不同于基底内其它地区内隔离区域的过渡角，而且较不陡峭。
在另一较佳实施例内，形成一横向DMOS晶体管。首先，一掩埋层是提供于一基板上，数个掺杂半导体阱是形成于该掩埋层上所沉积的外延层上。数个LOCOS隔离区域形成，并且其中一个LOCOS隔离区域是形成于一将被作为漏极区的半导体阱内。一构成栅介电质和栅极的材料沉积于该基板上。经由一制作布线(Patterning)步骤以形成一栅极与一栅介电质，其中该栅极乃覆盖于该栅介电质上，并且该栅介电质是位于部分在漏极区域阱与另一阱的沟道区域之上。接点区域形成于该两阱内以完成一源极区及漏极区。该高电压漏极阱内的LOCOS隔离区域的过渡角是不同于基底内其它地区内隔离区域的过渡角，而且较不陡峭。
在另一较佳实施例内，一集成电路是由包含高电压与低电压晶体管所形成。在被指定为高电压区域的半岛体基板区内形成一N型掩埋层。一P型半导体材料以外延方式沉积并覆盖在该N型掩埋层之上。数个高电压阱形成在该高电压区域之内，并且数个低电压阱形成于该基板内其余区域内，其中该等高电压或低电压阱是为N型或P型掺杂以形成N型阱或P型阱。浅沟槽隔离(STI)区域形成于该高电压区域内与低电压区域内，在某些被指定为漏极区域的高电压阱内的浅沟槽隔离(STI)的过渡角是小于或不陡于其它隔离区域的过渡角。一栅介电质材料沉积于该高电压区域与低电压区域两者内的基板上面，一栅极材料沉积于该栅介电质材料上面，一保护用掩膜(Mask)沉积于该栅极上。在为该掩膜施行制作布线步骤以及经由一异向(anisotropic)蚀刻制程后，该栅极和栅极介电质的结构完成。其中该蚀刻制程是在整个栅极介电质材料实施以完成该装置的栅极区与该栅极介电质区。所产生的结构之后是更进一步接受传统的制程步骤。该传统步骤包括：加入侧壁间隔层(Sidewall Spacers)以及自对准(Self-Aligned)的源极与漏极，目的是在该低电压区域内形成一完整的MOS晶体管。其中该侧壁间隔层是覆盖于该栅极的侧壁上以及该介电质底部以下的一部分区域上。该高电压区域接收注入(Implants)以于源极阱内形成一源极接点(Contact)并在漏极阱内形成一漏极接点。之后，依集成电路所需达到的特定功能而定，利用传统的层间介电绝缘层(interlevel dielectric insulation)、通孔(Vias)以及金属层(Metallization Layers)使集成电路上的不同装置彼此耦接，整个集成电路装置于是完成。
在本发明所提供制造集成电路的较佳方法内，一非对称半导体制程被加以运用。供高电压晶体管使用的隔离区域是通过一蚀刻制程形成，并且该蚀刻制程使该隔离沟槽产生放松(Relaxed)的过渡角。然而，蚀刻同时该低电压区域是受到遮蔽。在该高电压晶体管所使用的隔离沟槽形成后，该集成电路内的低电压区域始曝露于外，并之后接受一不同的蚀刻制程以形成具有较陡峭过渡角的隔离区域沟槽。
本发明的较佳实施例可供LCD驱动的特殊应用使用，比方是可于移动电话、无线和汽车等高电压晶体管与低电压晶体管设置于同一集成电路装置内的应用场合使用。
本发明另一较佳实施例是制造一种系统单晶片(SOC或SOIC)，比方是驱动LCD的集成电路装置。该单晶片系统是包括高电压晶体管与低电压晶体管。该等高电压晶体管在隔离区域内具有一放松的过渡角，而该低电压晶体管在隔离区域内则具有陡峭的过渡角。较佳上，该等高电压晶体管所形成的区域内的隔离氧化物与垂直线相夹的过渡角是高于约40度，而该低电压晶体管所形成区域内的隔离氧化物与垂直线相夹的过渡角是小于约25度。
附图说明
图1a显示一晶体管的Id-Vg曲线，其具有现有功率晶体管的特征“小丘”；
图1b显示一晶体管的Id-Vg曲线，其无“小丘”出现；
图2显示本发明所提供一半导体基板一部分剖面图，其具有一高电压LDMOS晶体管于一高电压区域内、以及一低电压MOS晶体管对于一低电压区域内；
图3显示一半导体基板于隔离沟槽形成前的剖面图，其具有一N型掩埋层、一外延层以及位于该外延层内的数个阱；
图4显示一图3的基板在一焊垫氧化物和一氮化物形成后，以及一光致抗蚀剂层在制作布线并用作一蚀刻掩膜后的剖面图；
图5显示图4的基板于高电压区域接受蚀刻而形成沟槽后的剖面图；
图6显示一基板的典型剖面图，该基板具有一隔离区以及该隔离区具有一过渡角；
图7显示图5的基板于沟槽隔离区域沉积一沟槽充填用的绝缘体后的剖面图；
图8显示图7的基板于高电压区域内的浅沟槽隔离区域完成后并上面沉积一光致抗蚀剂层之后的剖面图；
图9显示图8的基板于低电压区域接受蚀刻而形成沟槽后的剖面图；
图10显示图9的基板于低电压区域内的隔离沟槽完成后的剖面图；
图11显示图10的基板于于低电压区域中的沟槽隔离区域沉积一沟槽充填用的绝缘体后的剖面图；
图12显示图11的基板于高电压区域与低电压区域内的浅沟槽隔离沟槽完成后的剖面图；
图13显示本发明所提供另一种基板实施例的剖面图，其所包含的隔离区域是利用硅局部氧化技术所形成的场氧化层来构成；
图14显示图13的基板在一焊垫氧化物和一氮化物形成后，以及接受一蚀刻程序以为一高电压区域内的光致抗蚀剂层制作布线后的剖面图；
图15显示图14的基板于高电压区域内的LOCOS隔离区域形成后的剖面图；
图16显示图15的基板于低电压区域区域内的LOCOS隔离区域已形成并接受剩余需完成高电压与低电压晶体管步骤后的剖面图。
具体实施方式
图2是显示一集成电路内一部分的简化剖面图，该图是仅用作示意因而未以等比例显示。该集成电路具有一个范例高电压晶体管于一高电压区域内，以及两个范例低电压晶体管于一低电压区域内。高电压晶体管或低电压晶体管在实际电路内可能会有许多个，比方是数千个。在下述制造该集成电路的过程中，在有必要时，以非对对称的方式，使用光致抗蚀剂或氮化物制成的硬掩膜来处理该高电压和低电压区域；然而，都尽量为高电压和低电压两区域施行单一的处理步骤。许多制造步骤都可能在一个或其它区域内实行，而同时剩余区域会利用一屏蔽或涂覆物保护住。这种非对称的制程技术使制造物理结构具有相当差异的装置成为可能，比方是不同的掺杂浓度，不同氧化物或氮化物厚度，也可利用不同的蚀刻制程来达到多种选择性，诸如此类。因此，相较低电压装置而言，尽管皆提供于同一集成电路上，高电压装置却能够拥有相当不同的崩溃电压(Breakdown Voltage)、临界电压、以及电流覆载能力。这种非对称制程为具本领域技术人员所熟知。
图2是显示一集成电路内基板100的剖面图。该基板100举例来说，可为一P型并具有<100>晶向(Crystal Orientation)的半导体基板。如本领域技术人员所熟知的是，其它的材料亦可加以使用，比方是砷化镓(GaAs)或其它种类的半导体，并且也可拥有多种不同的晶向。此外，该基板亦可以是一种绝缘层上覆硅(Silicon-on-Insulator；SOI)的基板。本领域技术人员亦熟知的是，整个说明书内都可用N型基板替代图2内的P型基板。需了解到，此处描述的许多实施例内的特定结构内都可使用P型和/或N型半导体，这是传统上为人所熟知的事情。
晶体管101是形成于高电压阱105、129和110内。这些高压阱105、129和110，举例来说，是形成于N型掩埋阱102上的一个P型外延层103内。使用N型掩埋层102是较佳情况，然而如本技术领域人员所熟知，在一替代的实施例内可将它省略。晶体管101是一种形成于高电压阱内的高电压LDMOS晶体管，该等高压阱是通过在外延层103内实行传统注入步骤而形成。P型外延层103的典型厚度范围是3至6微米。典型上高电压N型阱105、110是以1×1012至1×1013(atoms/cm3)的浓度范围掺杂磷(Phosphorous)而形成，而典型上高电压P型阱129是以1×1012至1×1013(atoms/cm3)的浓度范围掺杂硼(Boron)而形成。当然，具本领域技术人员皆能领略到，这些该电压阱的掺杂极性(Polarity)可以反向。意思是，可将N型阱105、110以P型阱取代，而将P型阱129以N型阱取代，并且这些阱皆可利用传统步骤来制造。
晶体管101具有一源极区107与一漏极区108，其中源极区107将会是N+布植区，而漏极区108将会是P+布植区，并且这两个区域皆将会接收接点(Contancts)(图中未显示)，并且可能会为了达到更佳的电性表现，接受一金属硅化(silicidation)的处理步骤以降低片电阻(Sheet Resistance)(此选择性金属硅化物亦未显示于图中)。漏极108亦位于该等浅沟槽隔离区104当中之一旁。栅极111是属多晶硅(Polysilicon)或金属材质，并且也可接受金属硅化步骤以使电阻降低，而该金属硅化物也未显示于图中。栅极介电质109是覆盖于浅沟隔离区104之上，以完成整个LDMOS晶体管101结构。栅极介电质109的厚度是大于300埃。栅极111位于浅沟槽隔离区104当中之一的上方。栅极111与其下的浅沟槽绝缘区104当中之一的重叠是小于约3微米。
图中显示出，晶体管101所使用的高电压阱中具有浅沟槽隔离区104。该等浅沟槽隔离区104可利用下述的传统硅蚀刻和充填制程的步骤来制造得到。然而，必须控制与垂直线相夹的过渡角以使装置性能有所改善。之后将更细述相关的制程细节，其中与垂直线相夹的过渡角的制造方式是不同于装置其它地区内隔离区域的制造方式，并且具有较大的角度。并且，在浅沟槽隔离区104上方角落的基板表面是一圆滑形状。并且，同样在浅沟槽隔离区104上角落的隔离介电质层的下表面是低于高电压LDMOS装置101的栅极介电质109。并且，浅沟槽隔离区104氧化物的上表面的高度是高于高电压LDMOS装置101内基板与栅极介电质层109的交界。浅沟槽隔离区104氧化物的上表面与高电压LDMOS装置101内基板和栅极介电质层109的交界的高度差异大于约50埃。在一第二实施例内，浅沟槽隔离区104氧化物上表面与高电压LDMOS装置101内基板和栅极介电质层109的交界的高度差异大于约100埃。在一第三实施例内，浅沟槽隔离区104氧化物上表面与高电压LDMOS装置101内基板和栅极介电质层109的交界的高度差异大于约500埃。另外，高电压区域包括一PMOS晶体管，而浅沟槽隔离区104当中之一是位于该PMOS装置的P阱之内。并且，该高电压区域包括一NMOS区域，而浅沟槽隔离区104当中之一是位于该NMOS装置的N阱之内。
在与该范例高电压装置101分离的一个低电压装置区域内，晶体管120和130是利用传统制程步骤而形成。P型基板100上是包括一低电压N型阱122和一P型阱132。此两低电压阱彼此之间以及与装置内其它区域之间的电性隔离作用，乃利用浅沟槽隔离区119达成。之后将描述利用硅蚀刻以及充填隔离等技术以制造浅沟槽隔离区119的细节。一栅介电质并形成，方法亦利用自对准(Self-Aligned)的栅极技术。此栅介电质的厚度约小于40埃，并且其上方还设置着一栅极。该栅极举例来说，可为多晶硅或金属的材质，并且也可能接收一金属硅化程序来使电阻减少以使增进性能。该栅极之后接受一制定布线程序，并用作一自对准的掩膜，以供P型沟道装置和N型沟道装置内源极和漏极的注入制程使用。晶体管120是一种形成于N型阱内的P型沟道装置，而晶体管130是一种形成于P型阱内的N型沟道装置。因此，两者可形成一个彼此连接的CMOS对。举例来说，如果两者的栅极彼此耦接成为一共同输入端，则为本领域技术人员熟知的是，其可以组成一种CMOS逻辑反相器。该栅极之后更接受一氧化步骤以建立介电质材质的侧壁间隔层，比方是氧化物层或氮化物层，用以进一步改善随后制造的层(未显示)的性能与极性。另外，低电压装置120与130的栅极长度是小于约0.2微米。
浅沟槽隔离区119与高电压晶体管101内的浅沟槽隔离区104相似，但其边缘与垂直线所夹的过渡角较为陡峭，意思是，与垂直线间的夹角小于浅沟槽隔离区119的过渡角。这样的结构能提供种种优于现有STI区域的不同利益，这些利益当中包括高和低电压晶体管的性能会有所增进，细节将于以下进一步详细描述。
以下将更近一步描述本发明结构的形成方法与过程。对本发明与其实施例来说，重点是形成具有某种过渡角的隔离区域。因此，以下将详述隔离区域的制造过程。反之，高电压和低电压晶体管内种种不同的阱、源极和漏极区、介电质层、栅极与其随后的层间介电质绝缘层和金属层等等的制造步骤和程序皆为本领域技术人员所熟知的传统半导体制程，并且可预期到这些步骤和程序可以等同或替代程序来予以替换。
图3是显示半导体基板100在一些传统半导体制程的初始步骤完成后但尚未有任何隔离区域形成时的结构。在图3中，基板100是一P型基板或一SOI结构上的P型半导体层，其是用以提供制造本电路的基本材料。掩埋层102是一N型掩埋层，已于先前传统制程步骤中形成于该基板之上，并且典型上是使用于高电压装置中。举例来说，“专利752”所描述的LDMOS晶体管是形成于掩埋层上方的阱内，文中并描述可形成图3的掩埋层和阱的范例程序。本范例的基板100乃一具有晶向<100>的单晶结构。掩埋层102的形成过程乃先为一光致抗蚀剂掩膜制作布线，然后利用如磷或砷类的N型掺杂物来扩散或布植，并使用一热程序来迫使磷或锰深入，结果产生具有1×1019或1×1020(atoms/cm3)掺杂浓度的N型掩埋层。一P型外延阱103随后成长或沉积于该N掩埋层102之上，其是用以提供该半导体层的上方部分，并且厚度是介于3至6微米之间。本范例是提供N型掺杂的高电压N阱105与110，以及P型掺杂的高电压阱129。该等高压阱105、110与129乃利用离子布植和热扩散步骤而形成。注意到，所形成的高电压P型阱129通过N型阱105、110以及N型掩埋层120而被隔离起来。
同样地，本实施例亦提供低电压阱122与132，而低电压阱122是掺杂成N型阱，而低电压阱132是掺杂成P型阱。如具本领域技术人员所熟知的是，这些阱传统上亦利用离子布值和热扩散步骤来形成。
图3显示基板100的上面沉积着一薄焊垫氧化物层203与一氮化物层205。沉积方法可以是典型的沉积程序，比方是化学气相沉积法(Chemical Vapor Deposition)、等离子加强沉积(Plasma Enhanced Deposition)，或是任何其它在本领域内为人熟知的覆盖沉积(Blanket Deposition)之类的方法，比方是降压CVD(Reduced Pressure CVD)法等等。由Lin等人所提出的美国专利案号6,784,077(让与给本发明相同的受让人，在此列为参考文献)是提供STI隔离区域的范例制造程序。普遍来说，焊垫氧化物层，如焊垫氧化物层203，是通过一热成长技术而形成。之后上面并沉积一层氮化物层205。该氮化物层205将成为随后为了在硅外延层内形成沟槽而进行的蚀刻步骤中的掩膜层。由于典型使用的氯蚀刻可能伤害或去除传统光致抗蚀剂层，因此沟槽乃在硅外延层内而非光致抗蚀剂层内形成。在沉积完氮化物层205后，一光致抗蚀剂层207利用一涂覆器(比方是本领域熟知的自旋向上涂覆器(Spin-On Coater))而沉积在氮化物层205上。
在一较佳实施例内，举例来说，可能于一包含氧蒸气的环境内以900至100的摄氏温度长成二氧化硅层203，其厚度范围介于100至500埃之间，之后再可进行氮化硅(Silicon Nitride)层205的沉积步骤。沉积方法可利用种种本领域内为人熟知的技术。举例来说，在一较佳实施例内可使用化学气相沉积法或低压CVD法。或着，等离子增强气相沉积法即PECVD法，亦可用来形成厚度介于1000至2500埃的氮化硅层205。在一本发明结构的给定制造程序中，更厚或更薄的氮化物层205都可能被加以使用。
图4是显示集成电路在氮化物层205和焊垫氧化物层203在接受制作布线步骤后并为了形成供硅蚀刻过程用的硬掩膜而利用微影(Photolithography)技术接受蚀刻后的结构。为了能使集成电路从图3的过渡结构转变为图4的结构，需为光致抗蚀剂层207制作布线，并将光致抗蚀剂层207作为一蚀刻掩膜以供之后实行的氮化物层205蚀刻程序与焊垫氧化物层203蚀刻程序使用。氮化物层205乃利用诸如反应式离子蚀刻(Reactive Ion Etching；RIE)的异向(Anisotropic Etch)蚀刻步骤来蚀刻掉，并在蚀刻过程中使用如氯(Chlorine；CL2)、氯化硼(HBr)或四氟化碳(CF4)的蚀刻剂。而蚀刻二氧化硅层203过程中，典型上则使用三氟甲烷(CHF3)的蚀刻剂。注意到，在结合该高电压和低电压装置的集成电路的制造过程中，此处采用的是非对称制程。亦即过程中将低电压区域保持覆盖以使其受到保护，并未将低电压区域内的氮化物层和氧化物层予以移除。本发明一较佳实施例的一部分是随后于低电压区域进行的硅蚀刻步骤不同于高电压区域，因此必须以不同的处理步骤来实行。
图5是描绘仅有高电压区域完成硅蚀刻处理后的集成电路。典型上，在一使用RIE蚀刻的异向蚀刻程序的处理室中，举例来说，乃利用氯(Cl2)气来进行硅蚀刻的处理程序。在另外可能替代的实施例内，则利用六氟化硫(SF6)作为主动蚀刻剂。并且已经确定改变主动蚀刻剂的使用剂量，可对沟槽的侧壁斜率加以控制。在一较佳实施例内，为了制造一种Id-Vg特征曲线无现有技术中“小丘”的高电压LDMOS晶体管，已经确定若侧壁和一垂直参考线所夹的过渡角大于约40度的情况下，可获得较好的结果。在一较佳实施例内，通过改变蚀刻处方、给定制程的制程参数与氧化物的图案密度，以及之后为产生沟槽的过渡角进行量测，可确定控制过渡角的所需程序。此外，还有种种不同的方法可供选择使用，包括所谓的“侧壁渐弱(Sidewall Taper)”步骤。其是在一第一异向的硅蚀刻程序之后，再实行一第二较同向(Isotropic)的硅蚀刻步骤。该第二较同向的硅蚀刻步骤可在RIE室内利用较高压来达成。如具本领域技术人员所熟知的是，该第二较同向的硅蚀刻步骤可使侧壁从原先的较陡峭的角度转为较不陡峭的角度，因而可减缓侧壁的斜率。还有其它方法可供使用来调整或控制过渡角。
图6是显示此处所描述的过渡角以使其意义能更容易被了解。在图6中，一半导体基板500乃具有一表面，并且其左侧具有一主动区501，而右侧具有一浅沟槽隔离区503。一垂直参考线是用虚线表示，而过渡角θ是形成于沟槽隔离区503的侧壁表面与垂直线中间所夹的角度。图5所显示的θ角正是本发明所称的隔离区域的“过渡角”。普遍来说，在本发明的实施例中，大体上所希望达到的结构是高电压区域隔离区域的过渡角比低电压区域隔离区域的过渡角较不陡峭，也就是角度较大。
现在回到制程的讨论。图7是显示于下一过渡步骤的基板100。在硅沟槽形成后，光致抗蚀剂涂层207被移除，典型上乃利用等离子氧灰化法(Plasma Oxygen Ashing)。现在将利用一化学气相沉积(CVD)绝缘体或高密度等离子(High Density Plasma；HDP)所沉积的绝缘体来填入高电压地区的沟槽。其它的过渡步骤亦可实施却不使本发明的功用受损。举例来说，“专利077”是描述一种额外在沟槽间形成一种画线器(Liner)以改善隔离区域的步骤，而此步骤可与具此种用途的本发明一同实行。沟槽氧化物209乃沉积为具有5000到8000埃的厚度，并将图6中的沟槽完全填满而覆盖在氮化物层205的上面。在另一较佳实施例内，高电压和低电压沟槽的蚀刻步骤乃在同一时间进行。并且，随后进行的氧化物沉积和CMP程序也在高电压和低电压区域内同时实施。该实施例使用的是典型的沟槽蚀刻程序和氧化物沉积厚度。本发明的关键处在于对蚀刻处方加以调整，以使高电压区域和低电压区域内的沟槽隔离区域的过渡角可满足所欲达到的不同需求。
在使用氧化物充填高电压区域的沟槽后，仍需要形成低电压区域的沟槽。由于要使低电压区域具有不同的过渡角，在此实施例中，乃首先采用一CMP步骤或类似程序将多余的充填用氧化物从低电压区域移除，然而必须将氮化物构成的硬掩膜205保留。如上所述，可能实行在同一时间内蚀刻高电压沟槽和低电压沟槽的步骤。
图8是显示于下一过渡步骤的集成电路结构。化学机械研磨法(Chemical Mechanical Polishing；CMP)乃在基板上各处实施，因此充填用的氧化物被磨平，并从高电压区域的浅沟槽隔离区104以外的所有地区内移除。之后，基板100上乃旋渡(SpinCoat)着一层光致抗蚀剂层211。该光致抗蚀剂层211乃利用光来制作布线以形成制造低电压区域内的隔离沟槽时的掩膜，然而，如图7所示，此时高电压区域是保持覆盖而受到保护。
图9是显示基板100在硅氮化物205与硅氧化物203均从低电压区域移除后的结构。再一次，氮化物和氧化物的蚀刻步骤可分别利用传统熟知的程序来实施。举例来说，氮化物205可利用异向的RIE加以蚀刻，期间使用氯气或四氯化碳作为蚀刻剂，而之后焊垫氧化物203的蚀刻过程则可利用CHF3作为蚀刻剂。图9所示的范例乃有三个开口形成，其是用以建立一种供低电压区域内三个隔离区域使用的蚀刻掩膜。同样地，图9内低电压区域的浅沟槽隔离区域119亦需要硅蚀刻程序。然而，此蚀刻程序所用的处方有所变更。对低电压区域而言，其图案密度典型上乃高于高电压区域，并且所需考量因素和高电压区域不同。因此，实施传统异向蚀刻法的期间乃使用较高浓度的氯气来达成较陡峭的侧壁分布，并且所产生隔离区的过渡角θ比高电压区域的过渡角小得多。举例来说，可能会低到0度，而大体上是低于25度。
在结合低、中、高晶体管的制造程序的一较佳实施例中，已确定的是，当高电压区域内隔离区的过渡角大于约40度，以及当低和中电压区域内隔离沟槽的过渡角小于约40度，并且较佳上，高电压区域和低电压区域内的过渡角差异约25度或更大的时候，所有元件可以达到最佳性能。这些较佳实施例皆可利用传统的制程步骤来达成，并且使用不同的蚀刻处方来制造低电压区域中的隔离沟槽，因而可确定过渡角受到控制并位于所欲达到的范围内。
图10是显示基板100在高电压区域和低电压区域内的STI皆完成后的结构。在图11内，光致抗蚀剂层211已被移除，方法同样可利用传统工具，比方是等离子灰化。而低电压区域内隔离区域内，用以充填隔离沟槽119的氧化物214也已沉积。沉积方法举例来说，是利用CVD或高密度等离子沉积法。如同上述，沉积后的充填用氧化物214同样位于于氮化物层和先前形成的氧化物层上面。
在氧化物沉积程序完成之后，传统的CMP程序是将基板100表面的氧化物移除。之后继续执行CMP来移除氮化物硬掩膜205和焊垫氧化物层203以完成基板100内的隔离区。如图12所示，低电压区和高电压区内的浅沟槽隔离区104、119都已经完成。沟槽深度大约为1000至5000埃，或较深或较浅。在一范例内，所完成的STI沟槽约具有2000埃的深度。蚀刻时的沟槽深度大约为3000至8000埃。当整个制程完成后，最后的沟槽范围约为1000至6000埃。
图12中的θ角是高地压区域内浅沟槽隔离区104的过渡角，较佳上大于约40度。图12中的θ′角是低地压区域内浅沟槽隔离区104的过渡角，其在一较佳实施例内小于约25度。
于是，该较佳实施例包含一高电压区域，该高电压区域具有数个隔离氧化物区域，而该隔离氧化物的过渡角是与垂直线的夹角大于约40度。然而，在一低电压区域中的隔离氧化物区的过渡角是小于高电压区域的过渡角，并较佳上小于约25度。在一较佳实施例中，高电压区域与低电压区域的过度角间的差别是大于约25度。
尽管以上已描述了特定的步骤和范例实施例，任何上述实施例所显示步骤的变更或替代方案皆算是本发明的一部分。举例来说，在以上所描述的步骤中，为了在高电压区域和低电压区域中获得氮化物蚀刻、氧化物蚀刻或硅蚀刻所需掩膜而分别实施的微影步骤，可能合并成单一步骤。同样，为了在高电压区域和低电压区域中获得一种硅蚀刻时所用的硬掩膜而分别实施的氮化物蚀刻和氧化物蚀刻，也可能合并成单一步骤。同样，为了将高电压区域和低电压区域中的浅沟槽绝缘区填满而分别实施的充填用氧化物的沉积步骤，也可能合并成为单一步骤。同样，上述描述的方法是先于高电压区域形成沟槽，之后再于低电压区域形成沟槽。然而，无须要求如此，任何的处理顺序都可加以使用，并且许多种类的变更都算是本发明的一部分。
再参考回图2，其显示最后的完整集成电路结构。由图12的完整浅沟隔离结构转变到图2的完整的集成电路结构中间所剩余的处理步骤均可为本领域技术人员熟知的传统步骤，因此在此不再提供这些处理步骤。在有需要时，仍使用到非对称的制程步骤。举例来说，高电压晶体管101的栅氧化物的厚度可高达100埃左右，但低电压晶体管120和130的栅氧化物的厚度却可小得多，因此在高电压和低电压区域中的沉积程序可能非常不同。此外，源极和漏极以与栅极的布植浓度和深度在高电压区域和低电压区域内都可能不相同。利用掩膜所形成的光致抗蚀剂以及利用传统步骤所沉积的氮化物和氧化物，在非对称制程实施的时候，都可用来形成覆盖高电压和低电压区域而彼此堆叠的涂层，以使两种装置的制造程序可结合为单一程序流。
图12显示本发明其中一种结构的较佳实施例，其是包含浅沟槽绝缘层(STI)于高电压区域与低电压区域中。然而，一第二结构的较佳实施例可能使用一LOCOS(硅局部氧化)方法来形成隔离氧化物区域，并同时控制由主动区到隔离区的过渡角以使高电压区域隔离区的过渡角大于低电压区域内隔离区的过渡角。以下将详述和描绘此实施例。
图13是显示基板100具有一外延层103形成于一掩埋层102上方，并且高电压区域内的N型阱105、110予P型阱129以及低电压区域内的N型阱122和P型阱132皆形成后的结构。在图13中，一焊垫氧化物层213是形成于基板100上。一氮化物层215是形成于焊垫氧化物层213上并用作一氧化掩膜。一光致抗蚀剂层221是形成于焊垫氧化物层213和氮化物层215之上，并且光致抗蚀剂层221被制作布线以提供氮化物层215所需的蚀刻掩膜。
图14是显示基板100在经过氮化物层215的蚀刻步骤后的结构。如同上述，氮化物层215是异向地移除。然而，这次焊垫氧化物层213是保留下来以供随后进行的LOCOS步骤使用。同样，由于内含低电压N型阱122与高电压P型阱132的低电压区域必须分开处理以控制隔离区域的过渡角，因此这区域仍维持以氮化物层215覆盖的状态。
图15显示图14的基板100在高电压区域经过LOCOS步骤处理而形成隔离区域后的结构。在一范例实施例内，光致抗蚀剂层215被移除。并且在一清洁步骤后，基板100会在一含氧环境中接受一热氧化程序处理，因而图15中基板内的LOCOS区231形成。由此生成的场氧化物可能会具有3000至8000埃的厚度，并且为本领域所熟知事情是，场氧化物可能会消耗部分位于它下面的硅，因而其范围可延伸至基板之内。在氧化程序实施过后，乃利用典型程序移除氮化物层215与焊垫氧化物层213，比方是利用热磷溶剂来移除该氮化物层215，之后再利用稀释氟化氢(HF)或缓冲氧化物蚀刻(Buffered Oxide Etch)浸泡液来移除焊垫氧化物层213。在另一较佳实施例内，高电压和低电压区的LOCOS区231、235乃利用一种氧化物定义掩膜来形成，过程比方是类似先前形成STI的范例。
图16是显示于高电压区域和低电压区域的LOCOS氧化程序皆完成后的基板100的结构。由图15的结构转变到图16的完整隔离结构之间所需进行的步骤同样可利用非对称的制程步骤。这次是利用一硅氮化物掩膜保护住高地压地区，而使低电压区域接收该LOCOS程序。这两个隔离LOCOS程序，其中一个处理高电压区域中的P阱105、129和N阱110，而另一个处理低电压阱中的N阱122和P阱132，皆是在受控制的情况下进行，以使高电压区域内隔离氧化物的过渡角大于约40度，举例而言，在典型上如上述般是大于45度；反之，低电压区域的过渡角较为陡峭，亦即具有较小的角度，典型上是小于约25度。此外，高电压区域和低电压区域的过渡角之间的差异约25度或更大。LOCOS隔离区的边缘过渡角在一般情况中比STI隔离区大。在本发明中，就LOCOS隔离区而言，边缘过度角必须大于40度。此角度的控制方法可通过调整焊垫氧化物层和氮化物层的厚度以确定最终的“鸟嘴(BirdBeak)长度”来进行。同样，在一较佳实施例内，低电压区域的过渡角可能介于0到25度之间，并且高电压与低电压区域的过渡角的角度差异可约为25度。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
100：半导体基板
101：高电压LDMOS晶体管装置
102：N型掩埋层
103：外延层
104：浅沟槽隔离区
105：高电压N型阱
107：源极区
108：漏极区
109：栅极介电质
110：高电压N型阱
111：栅极
119：浅沟槽隔离区
120：低电压晶体管
122：低电压N型阱
130：低电压晶体管
132：低电压P型阱
203：焊垫氧化物层
205：氮化物层
207：光致抗蚀剂层
209：沟槽氧化物
211：光致抗蚀剂层
213：焊垫氧化物
214：氧化物
215：氮化物
221：光致抗蚀剂层
231：LOCOS区
235：LOCOS区
500：半导体基板
501：主动区
502：浅沟槽隔离区
θ：过渡角
θ′：过渡角

Claims (15)

1、一种半导体装置，所述半导体装置包括：
一半导体基板；
第一隔离区域，其是形成于该基板内的一低电压装置区域内并且具有侧壁，该第一隔离区域的侧壁与垂直线间的夹角是第一过渡角；以及
第二隔离区域，其是形成于该基板内的一高电压装置区域内并且具有侧壁，该第二隔离区域的侧壁与垂直线间的夹角是第二过渡角，该第二过渡角是大于该第一过渡角。
2、根据权利要求1所述的半导体装置，其特征在于更包括：
至少一个高电压晶体管装置，其形成于该高电压装置区域内并且具有一源极区，一漏极区和一栅极区，其中该栅极区是位于该第二隔离区域当中之一上，其中该漏极区域是位于该第二隔离区域当中之一的邻近区域。
3、根据权利要求2所述的半导体装置，其特征在于：该栅极区与该第二隔离区域当中之一的重叠是小于3微米。
4、根据权利要求2所述的半导体装置，其特征在于：该栅极区是包括一栅极氧化物，其中该栅极氧化物的厚度是大于300埃。
5、根据权利要求1所述的半导体装置，其特征在于：该第二过渡角是大于40度。
6、根据权利要求1所述的半导体装置，其特征在于：该第一过渡角与该第二过渡角间的差异大于25度。
7、根据权利要求1所述的半导体装置，其特征在于：该第一与第二隔离区域是浅沟槽隔离区域。
8、根据权利要求1所述的半导体装置，其特征在于：该第一与第二隔离区域是硅局部氧化区域。
9、根据权利要求2所述的半导体装置，其特征在于：上面位有该栅极区的该第二隔离区域是与该漏极区的一漏极紧邻。
10、根据权利要求2所述的半导体装置，其特征在于：该高电压区域是包括一P型金属氧化物半导体场效应晶体管装置，并且其中该第二隔离区域当中之一是位于该P型金属氧化物半导体场效应晶体管装置的P阱内。
11、根据权利要求2所述的半导体装置，其特征在于：该高电压区域是包括一N型金属氧化物半导体场效应晶体管装置，并且其中该第二隔离区域当中之一是位于该N型金属氧化物半导体场效应晶体管装置的N阱内。
12、根据权利要求2所述的半导体装置，其特征在于：该基板表面于该第二隔离区域当中之一的上转角处是为圆滑形状。
13、根据权利要求2所述的半导体装置，其特征在于：该第二隔离区域更包括一沟槽氧化物及该栅极区是包括一栅极介电质，其中该沟槽氧化物的上表面高度是高于该基板和该栅极介电质的介面。
14、根据权利要求13所述的半导体装置，其特征在于：该第二隔离区域内的沟槽氧化物与该基板和该高电压晶体管装置内的栅极介电质的介面之间的高度差大于50埃。
15、根据权利要求13所述的半导体装置，其特征在于：该第二隔离区域内的沟槽氧化物与该基板和该高电压晶体管装置内栅极介电质的介面之间的高度差大于100埃。
CNB2005100861374A 2004-07-12 2005-07-12 半导体装置 Active CN100565878C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US58767704P 2004-07-12 2004-07-12
US60/587,677 2004-07-12
US11/122,635 2005-05-05

Publications (2)

Publication Number Publication Date
CN1722436A true CN1722436A (zh) 2006-01-18
CN100565878C CN100565878C (zh) 2009-12-02

Family

ID=35912555

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100861374A Active CN100565878C (zh) 2004-07-12 2005-07-12 半导体装置

Country Status (4)

Country Link
US (1) US7205630B2 (zh)
JP (1) JP4736114B2 (zh)
CN (1) CN100565878C (zh)
TW (1) TWI261907B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103178115A (zh) * 2011-12-22 2013-06-26 精工电子有限公司 半导体装置及其制造方法
CN105336737A (zh) * 2014-07-16 2016-02-17 中芯国际集成电路制造(上海)有限公司 半导体器件、半导体器件的制作方法及lcd驱动芯片

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100684428B1 (ko) * 2004-12-29 2007-02-16 동부일렉트로닉스 주식회사 낮은 온저항을 갖는 고전압 트랜지스터 및 이의 제조 방법
US7838937B1 (en) * 2005-09-23 2010-11-23 Cypress Semiconductor Corporation Circuits providing ESD protection to high voltage laterally diffused metal oxide semiconductor (LDMOS) transistors
KR100685885B1 (ko) * 2005-10-28 2007-02-26 동부일렉트로닉스 주식회사 반도체 소자의 격리영역 형성방법
US7514761B2 (en) * 2005-11-08 2009-04-07 Himax Technologies, Inc. Triple operation voltage device
JP4890838B2 (ja) * 2005-11-17 2012-03-07 ルネサスエレクトロニクス株式会社 半導体集積回路のレイアウト設計方法、及びレイアウト設計ツール
US7372104B2 (en) * 2005-12-12 2008-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage CMOS devices
KR100698086B1 (ko) * 2005-12-29 2007-03-23 동부일렉트로닉스 주식회사 반도체소자의 제조방법
US20070273001A1 (en) * 2006-05-24 2007-11-29 Jung-Ching Chen System on chip and method for manufacturing the same
US7768068B1 (en) 2006-06-05 2010-08-03 Cypress Semiconductor Corporation Drain extended MOS transistor with increased breakdown voltage
US20080073745A1 (en) * 2006-09-25 2008-03-27 Chien-Shao Tang High-voltage MOS device improvement by forming implantation regions
US7667241B1 (en) 2006-09-26 2010-02-23 Cypress Semiconductor Corporation Electrostatic discharge protection device
KR100760917B1 (ko) * 2006-10-27 2007-09-21 동부일렉트로닉스 주식회사 고전압 반도체 소자의 제조방법
JP4421629B2 (ja) * 2007-04-25 2010-02-24 株式会社東芝 半導体装置の製造方法
US8737027B1 (en) 2007-07-27 2014-05-27 Cypress Semiconductor Corporation ESD protection device with charge collections regions
US7960222B1 (en) 2007-11-21 2011-06-14 National Semiconductor Corporation System and method for manufacturing double EPI N-type lateral diffusion metal oxide semiconductor transistors
US8283727B1 (en) 2008-05-02 2012-10-09 Cypress Semiconductor Corporation Circuit with electrostatic discharge protection
US8143673B1 (en) 2008-05-02 2012-03-27 Cypress Semiconductor Corporation Circuit with electrostatic discharge protection
US8378422B2 (en) * 2009-02-06 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Electrostatic discharge protection device comprising a plurality of highly doped areas within a well
US9184097B2 (en) * 2009-03-12 2015-11-10 System General Corporation Semiconductor devices and formation methods thereof
KR20110117326A (ko) * 2010-04-21 2011-10-27 매그나칩 반도체 유한회사 반도체 장치 및 그 제조방법
TWI455287B (zh) 2010-11-04 2014-10-01 Sinopower Semiconductor Inc 功率半導體元件之終端結構及其製作方法
US8629514B2 (en) * 2011-01-18 2014-01-14 Wafertech, Llc Methods and structures for customized STI structures in semiconductor devices
US20120273883A1 (en) * 2011-04-28 2012-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage devices and methods for forming the same
US8552525B2 (en) * 2011-07-01 2013-10-08 Micron Technology, Inc. Semiconductor structures and devices and methods of forming the same
TWI434418B (zh) * 2011-08-16 2014-04-11 Richtek Technology Corp 高壓元件及其製造方法
KR101291751B1 (ko) * 2011-12-29 2013-07-31 주식회사 동부하이텍 반도체 소자와 그 제조 방법
CN103208519B (zh) * 2012-01-12 2015-12-09 上海华虹宏力半导体制造有限公司 与5伏cmos工艺兼容的nldmos结构及其制法
US9362272B2 (en) 2012-11-01 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Lateral MOSFET
US9012979B2 (en) * 2013-03-12 2015-04-21 Dongbu Hitek Co., Ltd. Semiconductor device having an isolation region separating a lateral double diffused metal oxide semiconductor (LDMOS) from a high voltage circuit region
US9583564B2 (en) * 2013-03-15 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structure
EP3076425A4 (en) * 2013-11-27 2017-09-27 Renesas Electronics Corporation Semiconductor device
US9842903B2 (en) * 2014-10-20 2017-12-12 Globalfoundries Singapore Pte. Ltd. Integrated circuits with laterally diffused metal oxide semiconductor structures and methods for fabricating the same
CN107611121B (zh) * 2016-07-11 2020-12-29 联华电子股份有限公司 用于静电放电保护的半导体结构
KR101822016B1 (ko) * 2016-09-13 2018-01-26 매그나칩반도체 유한회사 Dmos 트랜지스터 및 cmos 트랜지스터 제조 방법
TWI650866B (zh) * 2017-08-30 2019-02-11 立錡科技股份有限公司 高壓元件及其製造方法
CN109473427B (zh) * 2017-09-08 2020-06-30 立锜科技股份有限公司 高压元件及其制造方法
US10741560B2 (en) * 2017-10-26 2020-08-11 International Business Machines Corporation High resistance readout FET for cognitive device
CN108847423B (zh) * 2018-05-30 2022-10-21 矽力杰半导体技术(杭州)有限公司 半导体器件及其制造方法
CN113257804B (zh) * 2020-02-13 2022-06-24 联芯集成电路制造(厦门)有限公司 制造半导体装置的方法
CN111668186A (zh) 2020-06-08 2020-09-15 矽力杰半导体技术(杭州)有限公司 半导体器件及其制造方法
US11569368B2 (en) 2020-06-11 2023-01-31 Atomera Incorporated Method for making semiconductor device including a superlattice and providing reduced gate leakage
TWI789780B (zh) * 2020-06-11 2023-01-11 美商安托梅拉公司 包含超晶格且提供低閘極漏電之半導體元件及相關方法
US11469302B2 (en) * 2020-06-11 2022-10-11 Atomera Incorporated Semiconductor device including a superlattice and providing reduced gate leakage
CN114188409A (zh) * 2020-09-15 2022-03-15 联华电子股份有限公司 半导体装置以及其制作方法
US11417739B2 (en) 2020-10-13 2022-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Contacts for semiconductor devices and methods of forming the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0462875A (ja) * 1990-06-25 1992-02-27 Seiko Instr Inc 半導体装置
JPH07130725A (ja) * 1993-10-29 1995-05-19 Sony Corp 半導体装置及びその素子分離膜の形成方法
JP3853916B2 (ja) * 1997-07-31 2006-12-06 沖電気工業株式会社 半導体装置の製造方法
JPH1174339A (ja) * 1997-08-28 1999-03-16 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6040597A (en) * 1998-02-13 2000-03-21 Advanced Micro Devices, Inc. Isolation boundaries in flash memory cores
JP4158219B2 (ja) * 1998-02-27 2008-10-01 株式会社デンソー 半導体装置の製造方法
JP3509552B2 (ja) * 1998-04-30 2004-03-22 株式会社デンソー 半導体装置
US6080637A (en) 1998-12-07 2000-06-27 Taiwan Semiconductor Manufacturing Company Shallow trench isolation technology to eliminate a kink effect
JP4270670B2 (ja) * 1999-08-30 2009-06-03 株式会社東芝 半導体装置及び不揮発性半導体記憶装置の製造方法
KR100466196B1 (ko) * 2002-07-18 2005-01-13 주식회사 하이닉스반도체 플래시 메모리 제조방법
US6784077B1 (en) 2002-10-15 2004-08-31 Taiwan Semiconductor Manufacturing Co. Ltd. Shallow trench isolation process
JP2004311891A (ja) * 2003-04-10 2004-11-04 Seiko Instruments Inc 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103178115A (zh) * 2011-12-22 2013-06-26 精工电子有限公司 半导体装置及其制造方法
CN105336737A (zh) * 2014-07-16 2016-02-17 中芯国际集成电路制造(上海)有限公司 半导体器件、半导体器件的制作方法及lcd驱动芯片
CN105336737B (zh) * 2014-07-16 2019-09-10 中芯国际集成电路制造(上海)有限公司 半导体器件、半导体器件的制作方法及lcd驱动芯片

Also Published As

Publication number Publication date
JP2006032958A (ja) 2006-02-02
US20060006462A1 (en) 2006-01-12
US7205630B2 (en) 2007-04-17
TW200605313A (en) 2006-02-01
CN100565878C (zh) 2009-12-02
JP4736114B2 (ja) 2011-07-27
TWI261907B (en) 2006-09-11

Similar Documents

Publication Publication Date Title
CN1722436A (zh) 半导体装置
US10541326B2 (en) Multiple shielding trench gate FET
CN103189987B (zh) 混合型有源-场间隙延伸漏极mos晶体管
US6404011B2 (en) Semiconductor power integrated circuit
JP4204389B2 (ja) 高電圧縦型ｄｍｏｓトランジスタ及びその製造方法
CN1205658C (zh) 具有多厚度栅极氧化层的槽型半导体器件的制造方法
US8134204B2 (en) DEMOS transistors with STI and compensated well in drain
CN1219328C (zh) 具有改善了注入剂的场效应晶体管及其制造方法
CN1208823C (zh) 浅沟隔离半导体及其制造
JP4741187B2 (ja) ドープカラムを含む高電圧電力ｍｏｓｆｅｔ
CN1725507A (zh) 半导体装置及其制造方法
US20110198689A1 (en) Semiconductor devices containing trench mosfets with superjunctions
KR20030054758A (ko) 전력 집적회로 소자의 제조 방법
CN1941412A (zh) 平面超薄绝缘体上半导体沟道mosfet及其制造方法
CN1395316A (zh) 半导体器件及其制造方法
JP2005514785A (ja) ドーピング源でもあるエッチャントガスを用いてトレンチをエッチングすることで形成されるドープカラムを含む電圧維持領域を有する高電圧電力ｍｏｓｆｅｔ
TW201322451A (zh) 功率半導體元件之邊緣終端結構
CN1691325A (zh) 半导体电路及其制作方法
CN1875475A (zh) 形成具有不同高度的升高的漏极与源极区域的晶体管的先进方法
CN1825566A (zh) 半导体装置的制造方法
US9111992B2 (en) Semiconductor device including an n-well structure
CN1490881A (zh) 镶嵌栅极多台面式金氧半场效应晶体管及其制造方法
CN1706045A (zh) 包含电容器及较佳平面式晶体管的集成电路装置及制造方法
US8648416B1 (en) LDMOS sense transistor structure for current sensing at high voltage
CN1557023A (zh) 用于包覆栅金属氧化物半导体场效应晶体管的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant